[go: up one dir, main page]

KR20140106402A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR20140106402A
KR20140106402A KR1020140015775A KR20140015775A KR20140106402A KR 20140106402 A KR20140106402 A KR 20140106402A KR 1020140015775 A KR1020140015775 A KR 1020140015775A KR 20140015775 A KR20140015775 A KR 20140015775A KR 20140106402 A KR20140106402 A KR 20140106402A
Authority
KR
South Korea
Prior art keywords
substrate
dummy substrate
back surface
film
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020140015775A
Other languages
English (en)
Other versions
KR101597602B1 (ko
Inventor
토시카즈 타니오카
요이치로 타루이
카즈오 고바야시
히데아키 유키
요수케 세토구치
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20140106402A publication Critical patent/KR20140106402A/ko
Application granted granted Critical
Publication of KR101597602B1 publication Critical patent/KR101597602B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67276—Production flow monitoring, e.g. for increasing throughput
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Automation & Control Theory (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

배치식 장치로 더미 기판과 복수의 처리 기판을 서로 간격을 두어서 적층한 상태에서 열처리하는 경우에, 더미 기판에 근접하는 처리 기판이 다른 처리 기판과 다른 전기적 특성으로 되는 것을 억제한다. 본 발명의 반도체장치의 제조방법은, (b) 더미 기판(22)의 이면과 복수의 반도체 기판(31∼35)의 이면에, 열산화처리 또는 열처리의 온도에 견디고, 산화 또는 환원 가스종의 더미 기판 및 상기 복수의 반도체 기판의 이면에 도달하는 양이 충분히 적어지는 막두께를 갖는 무기막(22f, 31f∼35f)을 형성하는 공정과, (c) 더미 기판(22)과 복수의 반도체 기판(31∼35)을 표면을 동일한 방향을 향해 서로 간격을 두어서 적층하도록 배치하는 공정과, (d) 공정 (b) 및 (c)의 후, 산화 가스 분위기 또는 환원 가스 분위기 내에서 반도체 기판(31∼35) 표면의 열산화처리 또는 포스트어닐을 행하는 공정을 구비한다.

Description

반도체장치의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 반도체 기판의 열처리 공정에 관한 것이다.
반도체 기판을 배치(batch)식 장치로 열처리하는 경우, 수직 방향으로 배치한 복수의 제품 기판의 상단의 바로 위에, 슬롯의 공간을 없애고 열분포를 균일하게 하기 위한 보충 기판(이하, 더미 기판이라고 칭한다)이나 프로세스를 관리하기 위한 모니터 기판을 설치하는 것이 일반적이다(특허문헌 1 참조). 예를 들면, 열산화공정이나 CVD(Chemical Vapor Deposition)공정에서는, 성막한 막두께를 확인하기 위한 모니터 기판을 설치하는 일이 있다. 더미 기판이나 모니터 기판에는 제품 기판과 같은 재료를 사용해도 된다. 그러나, 제품 기판의 재료가 탄화 규소(이하, SiC라고 칭한다)인 경우, 더미 기판이나 모니터 기판에는 실리콘(이하, Si이라고 칭한다) 기판 등의 보다 저렴한 기판을 사용하는 것이 일반적이다.
일본국 특개 2009-117646호 공보
그렇지만, 이면에 무기막이 형성된 제품 기판의 열산화를 행하는 경우, 더미 기판의 이면에 무기막이 형성되어 있지 않으면, 해당 이면에서 분위기 가스와의 반응에 의해 부생성물이 생긴다. 그 때문에, 더미 기판의 바로 아래에 배치되는 제품 기판과 그 밖의 기판에서, 그것의 표면이 노출되는 분위기 가스에 차이가 생겨, 다른 전기적 특성으로 되어 버린다고 하는 문제가 있었다.
본 발명은, 상기한 문제를 감안하여, 배치식 장치로 더미 기판과 복수의 처리 기판을 서로 간격을 두어 적층한 상태에서 열처리하는 경우에, 더미 기판에 근접하는 처리 기판이 다른 처리 기판과 다른 전기적 특성으로 되는 것을 억제한다.
본 발명의 반도체장치의 제조방법은, (a) 더미 기판 및 복수의 반도체 기판을 준비하는 공정과, (b) 더미 기판의 이면과 복수의 반도체 기판의 이면에, 열산화처리 또는 열처리의 온도에 견디고, 산화 또는 환원 가스종의 더미 기판 및 복수의 반도체 기판의 이면에 도달하는 양이 충분히 적어지는 막두께를 갖는 무기막을 형성하는 공정과, (c) 더미 기판과 복수의 반도체 기판을 표면을 동일한 방향을 향해 서로 간격을 두어서 적층하도록 배치하는 공정과, (d) 공정 (b) 및 (c)의 후, 산화 가스 분위기 또는 환원 가스 분위기 내에서 반도체 기판 표면의 열산화처리 또는 포스트어닐(post annealing)을 행하는 공정을 구비한다.
본 발명의 반도체장치의 제조방법은, (a) 더미 기판 및 복수의 반도체 기판을 준비하는 공정과, (b) 더미 기판의 이면과 복수의 반도체 기판의 이면에, 열산화처리 또는 열처리의 온도에 견디고, 산화 또는 환원 가스종의 복수의 반도체 기판의 이면에 도달하는 양이 충분히 적어지는 막두께를 갖는 무기막을 형성하는 공정과, (c) 더미 기판과 복수의 반도체 기판을 표면을 동일한 방향을 향해 서로 간격을 두어서 적층하도록 배치하는 공정과, (d) 공정 (b) 및 (c)의 후, 산화 가스 분위기 또는 환원 가스 분위기 내에서 반도체 기판 표면의 열산화처리 또는 포스트어닐을 행하는 공정을 구비한다. 더미 기판 및 반도체 기판 각각의 이면에 무기막을 형성함으로써, 가열처리시의 분위기 가스가 각 기판의 이면에서 소비되지 않으므로, 각 기판의 표면에 있어서의 분위기 가스의 소비량이 균일하게 되어, 전기적 특성이 균일해진다.
도 1은 본 발명의 반도체장치의 제조방법을 도시한 도면이다.
도 2는 본 발명의 반도체장치의 제조방법에 의해 제조되는 반도체장치의 단면도다.
도 3은 본 발명의 반도체장치의 제조방법에 의한 반도체장치의 제조공정을 나타낸 단면도다.
도 4는 본 발명의 반도체장치의 제조방법에 의한 반도체장치의 제조공정을 타낸 단면도다.
도 5는 본 발명의 반도체장치의 제조방법에 의한 반도체장치의 제조공정을 나타낸 단면도다.
도 6은 본 발명의 반도체장치의 제조방법에 의한 반도체장치의 제조공정을 나타낸 단면도다.
도 7은 본 발명의 반도체장치의 제조방법에 의한 반도체장치의 제조공정을 나타낸 단면도다.
도 8은 본 발명의 반도체장치의 제조방법에 의한 반도체장치의 제조공정을 나타낸 단면도다.
도 9는 본 발명의 반도체장치의 제조방법에 의한 반도체장치의 제조공정을 나타낸 단면도다.
도 10은 전제기술의 반도체장치의 제조방법을 도시한 도면이다.
도 11은 전제기술의 반도체장치의 제조방법을 도시한 도면이다.
도 12는 전제기술의 반도체장치의 제조방법에 의해 제조된 반도체장치의 전기적 특성을 도시한 도면이다.
도 13은 전제기술의 반도체장치의 제조방법에 의해 제조된 반도체장치의 산화막 두께를 도시한 도면이다.
<A. 실시형태 1>
도 10은, 전제기술의 반도체장치의 제조방법을 나타낸 도면으로, 열처리 공정에 있어서의 반도체 기판의 배치를 나타내고 있다. 도 10에 있어서, 열처리를 행하는 반도체 기판인 제품 기판(31∼35)은, 로(20) 내부의 보트(21)에 있어서 서로 틈을 두어 수직 방향으로 적층해서 설치되어 있다. 그중에서 최상단에 설치된 제품 기판 31 위에는, 틈을 두어 더미 기판(22)이 설치되어 있다. 여기에서는 더미 기판(22) 대신에 모니터 기판이 설치되어도 되고, 더미 기판(22)이 모니터 기판을 겸해도 된다.
도 11은, 전제기술의 반도체장치의 제조방법을 나타낸 도면으로, 도 10에 나타낸 기판 배치에서 제품 기판(31∼35)의 열처리를 행하는 장면의 일례로서, MOSFET에 있어서 게이트 절연막의 포스트어닐 공정에 있어서의 기판 배치를 나타내고 있다. 도 11에서는 도 10에 나타낸 로(20)의 도시를 생략하고 있다. 여기에서, 제품 기판(31∼35)은 SiC 기판, 더미 기판(22)은 Si 기판으로 한다. 제품 기판(31∼35)의 이면측에는 약 1㎛의 산화막(31f∼35f)이 형성되는 한편, 더미 기판(22)의 이면측에는 아무것도 성막되어 있지 않다. 또한, 제품 기판(31∼35)의 표면측에는 약 50nm의 게이트 절연막(도시 생략)이 형성되어 있다.
도 12는, 전제기술의 반도체장치의 제조방법에 의해 제조된 반도체장치의 전기적 특성을 나타낸 도면으로, 도 11에 나타낸 기판 배치에서 게이트 절연막의 포스트어닐 공정을 거쳐 형성된, SiC-MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 드레인 전류 Id-게이트 전압 Vg 특성을 나타내고 있다. 여기에서는, WET(H2/O2 혼합) 분위기에서 포스트어닐을 행하는 것으로 한다. WET 분위기에서의 포스트어닐은, 드레인 전류가 상승하는 전압(임계전압)을 높게 하기 위해 행하는 프로세스이다. 이때, 제품 기판 31로부터 형성된 SiC-MOSFET를 제품(1)로 표시하고, 이하 마찬가지로, 제품 기판 32∼35로부터 형성된 SiC-MOSFET를 제품(2)∼(5)로 표시한다.
도 12로부터, 더미 기판(22)의 바로 아래에 설치된 제품(1)의 임계전압은 제품(2)∼(5)에 비교해서 낮아, 전기 특성의 분포 어긋남이 제품(1)에 생기고 있는 것을 알 수 있다. 출원인은 이 이유를 아래와 같이 고찰하였다.
도 11의 영역 A에서는, Si 기판(더미 기판(22))의 이면과 SiC 기판(제품 기판 31)의 표면에서 WET 분위기 가스가 소비되는 것에 대해, 도 11의 영역 B에서는, SiC 기판(제품 기판 33)의 이면과 SiC 기판(제품 기판 34)의 표면에서 WET 분위기 가스가 소비된다. Si 기판(더미 기판(22))의 이면에서는 열산화에 의해 WET 분위기 가스가 소비되어, 반응 부생성물이 생기는 것에 대해, SiC 기판(제품 기판 33)의 이면측에는 두꺼운 산화막 33f가 형성되어 있으므로, 열확산해서 SiC 기판과 반응하는 WET 분위기 가스는 무시할 수 있다. 이 차이가 제품(1)의 분포 어긋남을 초래한 원인이라고 고찰하였다.
따라서, 더미 기판(22)의 이면에서 WET 분위기 가스가 소비되지 않도록 하면 제품(1)의 분포 어긋남은 해소한다고 생각하여, 검증을 행하였다. 본 발명에서는, 도 1에 나타낸 것과 같이, 더미 기판(22)의 이면측에 수 ㎛의 무기막 22f(SiO2)를 성막하는 것 이외에는 도 11과 동일한 기판 배치에 있어서 열처리를 행하였다. 그러자, 제품(1)의 분포 어긋남은 해소되었다.
여기에서는, 더미 기판(22)과 제품 기판(31∼35)에서 재료가 다른 경우의 분포 어긋남에 대해 고찰하였다. 재료가 다르면 반응 속도와 반응 부생성물이 다르기 때문에, 재료가 같은 경우와 비교해서 도 11의 영역 A, B에 있어서의 분위기 가스의 차이가 커져, 본 발명의 효과가 크다.
그러나, 더미 기판(22)이 제품 기판(31∼35)과 동일한 재료인 경우에도 같은 문제가 생긴다. 특히, 산화 속도의 면방위 의존성이 큰 경우에는 분포 어긋남이 커져, 본 발명의 효과가 크다. 예를 들면, 4H-SiC의 경우, (000-1)면의 산화 속도는 (0001)면의 10배 정도 크다. 이면이 (000-1)면으로서, 이면에 아무것도 형성되지 않은 더미 기판을 사용하여, 이면에 수 ㎛의 절연막을 형성한 제품을 열처리한 경우, 도 11의 영역 A, B에 있어서의 가스 분위기의 차이가 커진다. 더미 기판(22)을 제품 기판(31∼35)과 동일한 SiC 기판으로 하고, 제품 기판 35의 바로 아래에 제품 기판 36(도시 생략)을 추가하는 이외에는 도 11과 동일한 기판 배치에 있어서, 100% O2 분위기에서 열산화에 의해 형성된 산화막의 막두께를 도 13에 나타낸다. 도 13에서는 도 12와 마찬가지로, 제품 기판 31로부터 형성된 SiC-MOSFET를 제품(1)로 표시하고, 이하 마찬가지로, 제품 기판 32∼36으로부터 형성된 SiC-MOSFET를 제품(2)∼(6)로 표시한다.
도 13으로부터, 더미 기판(22)의 바로 아래에 설치한 제품(1)에 있어서의 산화막 두께가 제품(2)∼(6)에 비해 크다는 것을 알 수 있다. 이 현상도, 도 12의 현상과 동일한 모델로 설명할 수 있다. 즉, SiC 기판(더미 기판(22))의 이면에서 열산화반응이 생겨, CO나 CO2 반응 생성물이 발생함으로써 가스 분위기가 변화하여, 산화 속도가 증대하였기 때문이다.
이상의 고찰에 근거하여, 본 발명에서는 이면에 수 ㎛의 산화막이 형성된 SiC 기판을 더미 기판(22)으로 사용한 바, 제품(1)의 분포 어긋남은 해소되었다.
상기에서는, 이면에 산화막이 형성된 SiC 기판을 산화계 가스(WET 분위기, O2 분위기)에서 열처리하는 예를 나타내었지만, 도 11에 나타낸 영역 A, B에서 소비되는 가스와 부생성되는 가스가 다른 상황이 발생하기만 하면, 기판의 종류나 기판의 이면의 막의 유무에 상관없이 분포 어긋남이 발생할 수 있다.
또한, 산화계 가스로 열처리하는 예를 나타내었지만, 환원계 가스 등 기판과 반응하는 가스로 열처리하는 경우에도, 상기한 분포 어긋남의 문제가 생길 수 있다.
따라서, 본 발명에서는 더미 기판이나 제품의 이면에, 산화계 가스나 환원계 가스 등과 반응하기 어렵고, 내고온성이 있는 무기막을 형성함으로써, 제품이 되는 반도체장치의 분포 어긋남을 억제한다.
<A-1. MOSFET>
본 발명의 반도체장치의 제조방법을, MOSFET의 게이트 절연막 형성공정에 적용한 예를 이하에서 설명한다. 제품 기판인 반도체 기판은 SiC 기판으로 하지만, Si, GaN, GaAs 등, 다른 기판이어도 된다. 또한, 더미 기판의 재료는 반도체 기판과 동일해도 달라도 된다. 더구나, 작성하는 디바이스는 MOSFET 이외에, pn 다이오드, SBD(Schottky Barrier diode), BJT(Bipolar Junction Transistor), JFET(Junction FET), IGBT(Insulated Gate Bipolar Transistor) 등, 다른 디바이스이어도 된다. 또한, 게이트 절연막 형성공정 이외에, 금속 전극의 열처리공정 등, 배치식 장치로 열처리하는 다른 공정에 본 발명을 적용해도 된다.
도 2는, 본 발명의 반도체장치의 제조방법에 의해 제조되는 종형의 MOSFET(100)의 단면 모식도다. MOSFET(100)은, 도 1에 나타낸 제품 기판(31∼35)으로부터 제조되는 탄화 규소 반도체장치이다. 도 2a는 셀 내부를, 도 2b는 셀 외주부를 나타내고 있다. 이하, 제1도전형을 n형, 제2도전형을 p형으로 하여 설명하지만, 반대의 도전형이어도 된다.
MOSFET(100)은, SiC 기판(1), SiC 드리프트층(2), 베이스 영역(3), 소스 영역(4), 게이트 절연막(5), 게이트 배선(6), 소스 전극(7), 드레인 전극(8), 층간 절연막(9), 게이트 전극(10)을 구비하고 있다. SiC 기판(1)은, 제1주면(표면)의 면방위가 (0001)면이고, 4H의 폴리타입을 갖는 n형이고 저저항의 기판이다. SiC 드리프트층(2)은, SiC 기판(1)의 제1주면 위에 형성된다. 베이스 영역(3)은 SiC 드리프트층(2)의 표면층에 선택적으로 형성되고, p형 불순물로서 알루미늄(Al)을 함유한다. 소스 영역(4)은 셀 내부에 있어서 베이스 영역(3)의 표면층에 선택적으로 형성되고, n형 불순물로서 질소(N)를 함유한다.
게이트 절연막(5)은, 소스 영역(4), 베이스 영역(3), 및 근접하는 2개의 소스 영역(4)에 끼워진 SiC 드리프트층(2) 위에 걸쳐서 형성된다. 게이트 절연막(5) 위에는 게이트 배선(6)이 형성된다. 게이트 절연막(5)이 형성되어 있지 않은 소스 영역(4)의 표면에는 소스 전극(7)이 형성된다. 또한, SiC 기판(1)의 제1주면과 반대측의 제2주면, 즉 이면에는 드레인 전극(8)이 형성된다. 게이트 배선(6)과 소스 전극(7)은 층간 절연막(9)으로 분리된다. 게이트 배선(6)은 셀 내부로부터 셀 외주까지 루팅되어, 셀 외주에서 게이트 전극(10)과 콘택을 형성한다.
<A-2. 제조공정>
도 3∼도 99는, MOSFET(100)의 제조공정을 나타낸 단면도다. 이하, 도 3∼도 9에 따라 MOSFET(100)의 제조공정을 설명한다.
우선, SiC 기판(1)의 제1주면(표면) 위에, CVD법에 의해 SiC 드리프트층(2)을 에피택셜성장시킨다(도 3). SiC 드리프트층(2)의 n형 불순물 농도는 1×1015cm-3∼1×1017cm-3, 두께는 5∼50㎛로 한다.
다음에, SiC 드리프트층(2)의 표면에 마스크(41)를 형성하고, 마스크(41)를 사용해서 SiC 드리프트층(2)에 p형 불순물인 Al을 이온주입한다(도 4). 이때, Al의 이온주입의 깊이는 SiC 드리프트층(2)의 두께를 초과하지 않는 0.5∼3㎛ 정도로 한다. 또한, 이온주입된 Al의 불순물 농도는, 1×1017cm-3∼1×1019cm-3의 범위에서 SiC 드리프트층(2)의 n형 불순물 농도보다 많은 것으로 한다. 여기에서, SiC 드리프트층(2)의 Al이 이온 주입된 영역에서 p형으로 되는 영역이 베이스 영역(3)이 된다.
다음에, 마스크(41)를 제거한 후, SiC 드리프트층(2)의 표면에 마스크(42)를 형성하고, 마스크(42)를 사용해서 SiC 드리프트층(2)의 표면에, n형 불순물인 N을 이온주입한다(도 5). N의 이온주입 깊이는 베이스 영역(3)의 두께보다 얕게 한다. 또한, 이온주입한 N의 불순물 농도는, 1×1018cm-3∼1×1021cm-3의 범위에서 베이스 영역(3)의 p형 불순물 농도를 초과하는 것으로 한다. SiC 드리프트층(2) 내부의 N이 주입된 영역 중 n형을 표시하는 영역이 소스 영역(4)이 된다. 마스크(42)를 제거후, 열처리 장치에 의해, 아르곤(Ar) 가스 등의 불활성 가스 분위기 중에서 1300∼1900℃, 30초∼1시간의 어닐을 행하여, 이온주입된 N, Al을 활성화시킨다.
다음에, 층간 절연막(9)을 CVD법에 의해 성막한다(도 6). 층간 절연막(9)은, 후공정에서 형성하는 게이트 배선(6)을 칩 외주부까지 루팅하여, 게이트 전극과 콘택을 취하기 위한 것이다. 그것의 막두께는, 게이트 용량에 영향을 주지 않고 스위칭이나 서지 등으로 파괴하기 어려운 1∼3㎛로 하는 것이 바람직하다. 층간 절연막(9)의 재료는 BPSG, PSG, TEOS(Tetra Ethyl Ortho Silicate) 등을 사용한다. 층간 절연막(9)은, SiC 기판(1)의 표면측과 이면측에 성막된다. 성막후, 패터닝과 드라이 에칭에 의해 셀 내부에 있어서 표면측의 층간 절연막(9)을 제거하고, 셀 외주부에 있어서도 표면측의 원하는 위치의 층간 절연막(9)을 제거한다. 한편, SiC 기판(1)의 이면측에 형성된 층간 절연막(9)은 남겨 두고, 산화(환원) 가스와의 반응성이 낮은, 즉 내고온성을 갖는 무기막으로서 사용함으로써, 무기막을 별도 성막하는 공정은 불필요하다. 여기에서, 산화(환원) 가스와의 반응성이 낮다고 하는 것은, 열산화처리나 열처리의 온도를 견디어내고, 산화 또는 환원 가스종의 SiC 기판(1)의 이면에 도달하는 양이 충분히 적어지는 것 뿐인 막두께를 갖는 것을 의미하고 있다. 열처리의 온도에도 따르지만, 1㎛의 층간 절연막(9)을 열확산하는 가스량은 거의 무시할 수 있다.
이때, 층간 절연막을 형성하는 공정이 디바이스 제조 프로세스에 없는 경우에는, 별도, 산화(환원) 가스와의 반응성이 낮은 내고온성을 갖는 무기막을 SiC 기판(1)의 이면에 성막한다. 이 무기막은 CVD법이나 열산화 등에 의해 성막하고, 재료로서는, 금속 산화막, PSG 등의 절연막이나, 질화막(SiNx)을 사용한다. 무기막에 질화막을 사용하는 경우, 디바이스의 게이트 구조가 SiO2/SiNx/SiC이면, 즉, 게이트 절연막(5)이 질화막과 실리콘 산화막의 2층 구조인 경우에는, 재차 질화막을 형성할 필요가 없다. 산화(환원) 가스가 열확산하여도 SiC 기판(1)의 이면에 거의 도달하지 않도록, 무기막의 두께를 결정한다. 산화(환원) 가스종에도 따르지만, 1300℃ 이하의 열처리이면 무기막의 두께는 1㎛ 이상 있으면 충분하다. 이상의 조건에서 SiC 기판(1)의 표면측과 이면측에 무기막을 성막한 후, 표면측의 무기막을 웨트에칭이나 트라이에칭으로 제거한다.
다음에, 도 1과 같이 SiC 기판(1)을 열처리 장치 내에 설치한다. 여기에서, SiC 기판(1)은 도 1의 제품 기판(31∼35)에 해당한다. 복수의 SiC 기판(1) 중 최상단의 SiC 기판(1) 위에는, 미리 이면측에 내고온성을 갖는 무기막 22f가 성막된 더미 기판(22)을 설치한다. 그리고, 1200∼1300℃의 O2 분위기에서 열산화하여, 게이트 절연막(5)으로 되는 SiO2막을 형성한다(도 7). 열산화는 WET 분위기, O2 분위기, 또는 산화 질소(NO, N2O) 분위기 등의 산화계 가스 분위기에서 실시한다. 이어서, SiO2/SiC의 계면준위를 저감하기 위한 포스트어닐도, 마찬가지로 도 1의 기판 배치에서 실시한다. 포스트어닐은, WET 분위기나 산화 질소(NO, N2O) 분위기, POCl3 분위기 등의 산화 가스 분위기나, H2 가스나 NH3 가스 등의 환원 가스 분위기에서 실시한다
그후, 게이트 절연막(5) 위에, 도전성을 갖는 다결정 규소막을 감압 CVD법에 의해 형성하고, 이것을 패터닝함으로써 게이트 배선(6)을 형성한다. 그후, CVD 장치로 1.0∼3.0㎛ 정도의 층간 절연막(9)을 형성해서 게이트 배선(6)을 덮는다. 그후, SiC 기판(1)의 이면에 성막된 층간 절연막(9)이나 다결정 규소막을 웨트에치나 드라이에치로 제거한다(도 8). 이때, 디바이스 제조 프로세스에 층간 절연막의 형성공정이 없고 별도의 무기막을 성막한 경우에는, 여기에서 SiC 기판(1)의 이면에 성막된 무기막을 제거한다.
다음에, 패터닝 및 드라이에칭에 의해, 소스 전극을 형성할 영역의 층간 절연막(9)을 제거한다. 또한, 소스 전극을 형성할 영역에 실리사이드층을 형성한 후, 패터닝 및 드라이에칭에 의해, 게이트 배선(6)과 콘택을 취하는 영역의 층간 절연막(9)을 제거한다(도 9).
그리고, 소스 영역(4) 및 게이트 배선(6)과 각각 전기적으로 접속하는 소스 전극(7) 및 게이트 전극(10)을 형성한다. 이것들은, Al 합금 등을 스퍼터링법으로 기판의 표면 전체면에 성막한 후, 패터닝과 웨트에칭에 의해 형성한다. 최후에, SiC 기판(1)의 이면측에 드레인 전극(8)을 형성하여, 도 2에 나타낸 종형의 MOSFET(100)이 완성된다. 여기에서, 드레인 전극(8)의 재료로는 Al 합금 등을 들 수 있다.
<A-3. 변형예>
열처리를 행하는 것에 있어서, 미리 더미 기판(22)의 이면에는 무기막 22f를 형성하였지만, 표면에는 무기막을 형성하지 않아도 된다. 그렇게 하면, 더미 기판(22)의 표면을 사용해서 막두께 등의 모니터가 가능하여, 더미 기판(22)을 모니터 기판으로서도 사용할 수 있다. 이 경우, 더미 기판(22)과는 별도의 모니터 기판을 동일 배치식 장치 내에 설치할 필요가 없으므로, 처리 매수가 증가하여 생산성이 향상된다.
또한, 석영 글래스를 재료로 하는 더미 기판(22)을 사용하면, 석영 글래스 자체가 산화 가스 분위기나 환원 가스 분위기와의 반응성이 낮기 때문에, 이면에 무기막을 형성할 필요가 없다. 또한, 무기막을 형성하는 경우와 달리, 반복해서 사용하는 것이 가능하다.
<A-4. 효과>
본 발명의 반도체장치의 제조방법은, (a) 더미 기판(22) 및 복수의 반도체 기판(31∼35)을 준비하는 공정과, (b) 더미 기판(22)의 이면과 복수의 제품 기판(31∼35)(반도체 기판)의 이면에, 열산화처리 또는 열처리의 온도에 견디고, 산화 또는 환원 가스종의 복수의 반도체 기판의 이면에 도달하는 양이 충분히 적어지는 막두께를 갖는 무기막 22f, 31f∼35f를 형성하는 공정과, (c) 더미 기판(22)과 복수의 제품 기판(31∼35)을 표면을 동일한 방향을 향해 서로 간격을 두어서 적층하도록 배치하는 공정과, (d) 공정 (b) 및 (c)의 후, 산화 가스 분위기 또는 환원 가스 분위기 내에서 반도체 기판 31∼35 표면의 열산화처리 또는 포스트어닐을 행하는 공정을 구비한다. 더미 기판(22) 및 제품 기판(31∼35) 각각의 이면에 무기막을 형성함으로써, 가열처리시의 분위기 가스가 각 기판 22,31∼35의 이면에서 소비되지 않으므로, 제품 기판(31∼35)의 표면에 있어서의 분위기 가스의 소비량이 균일하게 되어, 전기적 특성이 균일해진다.
또한, 공정 (b)는, 무기막으로서, 열산화막, CVD 산화막, 금속 산화막 ,또는 PSG 중 어느 한 개의 절연막을 형성하는 공정이다. 따라서, 층간 절연막 등, 반도체프로세스에 있어서 통상의 절연막 형성공정을 이용해서 무기막을 형성할 수 있다. 또는, 공정 (b)은, 무기막으로서 질화막을 형성하는 공정이다. 게이트 절연막(5)이 질화막과 실리콘 산화막의 2층 구조인 경우에는, 반도체 프로세스에 있어서 통상의 질화막 형성공정을 이용해서 무기막을 형성할 수 있다.
또한, 더미 기판(22)은 제품 기판(31∼35)과 다른 재료의 기판인 경우에는, 더미 기판(22)의 이면에 무기막을 형성하는 것에 의한 분포 격차의 저감 효과가 크다. 더미 기판(22)이 제품 기판 21∼35와 동일 재료의 기판이라도, 제품 기판(31∼35)의 표면과 이면에서 열산화 속도가 다른 경우에는, 더미 기판(22)의 이면에 무기막을 형성하는 것에 의한 분포 격차의 저감 효과가 크다.
공정 (a)는, 더미 기판(22)의 이면에만 무기막 22f를 형성하는 공정이므로, 더미 기판(22)을 프로세스 관리용의 막두께 등의 모니터 기판으로서 이용할 수 있고, 별도의 모니터 기판이 불필요하게 되므로, 생산성이 향상된다.
또한, 석영 글래스로 이루어진 더미 기판(22)을 사용하면, 석영 글래스 자체가 산화 가스 분위기나 환원 가스 분위기와의 반응성이 낮기 때문에, 이면에 무기막을 형성할 필요가 없고, 반복해서 사용하는 것이 가능하다.
이때, 본 발명은, 그 발명의 범위 내에 있어서, 실시형태를 적절히, 변형, 생략하는 것이 가능하다.
1 SiC 기판, 2 SiC 드리프트층, 3 베이스 영역, 4 소스 영역, 5 게이트 절연막, 6 게이트 배선, 7 소스 전극, 8 드레인 전극, 9 층간 절연막, 10 게이트 전극, 20 로, 21 보트, 22 더미 기판, 31, 32, 33, 34, 35, 36 제품 기판, 22f, 31f, 32f, 33f, 34f, 35f, 36f 무기막, 41, 42 마스크, 100 MOSFET.

Claims (6)

  1. (a) 더미 기판 및 복수의 반도체 기판을 준비하는 공정과,
    (b) 상기 더미 기판의 이면과 상기 복수의 반도체 기판의 이면에, 열산화처리 또는 열처리의 온도에 견디고, 산화 또는 환원 가스종의 상기 더미 기판 및 상기 복수의 반도체 기판의 이면에 도달하는 양이 충분히 적어지는 막두께를 갖는 무기막을 형성하는 공정과,
    (c) 상기 더미 기판과 상기 복수의 반도체 기판을 표면을 동일한 방향을 향해 서로 간격을 두어서 적층하도록 배치하는 공정과,
    (d) 상기 공정 (b) 및 (c)의 후, 산화 가스 분위기 또는 환원 가스 분위기 내에서 상기 반도체 기판 표면의 열산화처리 또는 포스트어닐을 행하는 공정을 구비한 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 공정 (b)는, 상기 무기막으로서, 열산화막, CVD 산화막, 금속 산화막, 혹은 PSG 중 어느 한 개의 절연막, 또는 질화막을 형성하는 공정인, 반도체장치의 제조방법.
  3. 제 1항에 있어서,
    상기 더미 기판은 상기 반도체 기판과 다른 재료의 기판인, 반도체장치의 제조방법.
  4. 제 1항에 있어서,
    상기 더미 기판은 상기 반도체 기판과 동일 재료의 기판이고,
    상기 반도체 기판의 표면과 이면에서는 열산화 속도가 다른, 반도체장치의 제조방법.
  5. 제 1항에 있어서,
    상기 공정 (a)는, 상기 더미 기판의 이면에만 상기 무기막을 형성하는 공정인, 반도체장치의 제조방법.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 공정 (a)는, 석영 글래스로 이루어진 상기 더미 기판을 준비하는 공정이고, 상기 공정 (b) 대신에,
    (e) 상기 복수의 반도체 기판의 이면에, 열산화처리 또는 열처리의 온도에 견디고, 산화 또는 환원 가스종의 상기 복수의 반도체 기판의 이면에 도달하는 양이 충분히 적어지는 막두께를 갖는 무기막을 형성하는 공정을 구비한, 반도체장치의 제조방법.
KR1020140015775A 2013-02-26 2014-02-12 반도체장치의 제조방법 Expired - Fee Related KR101597602B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2013-035300 2013-02-26
JP2013035300A JP5955246B2 (ja) 2013-02-26 2013-02-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20140106402A true KR20140106402A (ko) 2014-09-03
KR101597602B1 KR101597602B1 (ko) 2016-02-25

Family

ID=51349534

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140015775A Expired - Fee Related KR101597602B1 (ko) 2013-02-26 2014-02-12 반도체장치의 제조방법

Country Status (5)

Country Link
US (1) US9159585B2 (ko)
JP (1) JP5955246B2 (ko)
KR (1) KR101597602B1 (ko)
CN (1) CN104008969B (ko)
DE (1) DE102013225320B4 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014117780B4 (de) 2014-12-03 2018-06-21 Infineon Technologies Ag Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
DE102014119465B3 (de) 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
JP7154772B2 (ja) * 2018-02-16 2022-10-18 株式会社豊田中央研究所 炭化珪素半導体装置の製造方法
DE102018103973B4 (de) 2018-02-22 2020-12-03 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement
DE102019111308A1 (de) 2018-05-07 2019-11-07 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
DE102018124740A1 (de) 2018-10-08 2020-04-09 Infineon Technologies Ag Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements
US10586845B1 (en) 2018-11-16 2020-03-10 Infineon Technologies Ag SiC trench transistor device and methods of manufacturing thereof
US10903322B2 (en) 2018-11-16 2021-01-26 Infineon Technologies Ag SiC power semiconductor device with integrated body diode
US10985248B2 (en) 2018-11-16 2021-04-20 Infineon Technologies Ag SiC power semiconductor device with integrated Schottky junction
JP7236947B2 (ja) * 2019-07-11 2023-03-10 三菱電機株式会社 ＳｉＣ半導体装置の製造方法
JP7563844B2 (ja) * 2020-11-06 2024-10-08 東京エレクトロン株式会社 熱処理装置及びダミー基板の処理方法
JP7565885B2 (ja) * 2021-07-27 2024-10-11 三菱電機株式会社 半導体装置の製造方法および半導体製造装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004152920A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置の製造方法及び半導体製造工程の管理方法
KR20060064672A (ko) * 2004-03-11 2006-06-13 가부시키가이샤 히다치 고쿠사이 덴키 기판 처리 장치 및 반도체 장치의 제조 방법
KR20080106014A (ko) * 2007-05-31 2008-12-04 후지쯔 마이크로일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법
JP2009117646A (ja) 2007-11-07 2009-05-28 Hitachi Kokusai Electric Inc 基板処理装置及びベーキング方法
US20120252225A1 (en) * 2011-03-29 2012-10-04 Chunlong Li Semiconductor fabrication method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS586136A (ja) * 1981-07-02 1983-01-13 Nec Corp 半導体ウエ−ハの熱処理法
JPH03224228A (ja) * 1990-01-30 1991-10-03 Fujitsu Ltd 半導体装置の製造方法
JPH0799157A (ja) * 1993-09-29 1995-04-11 Hitachi Ltd 成膜方法および装置
JPH07254591A (ja) 1994-03-16 1995-10-03 Toshiba Corp 熱処理装置
JP2000260718A (ja) * 1999-03-10 2000-09-22 Sony Corp ポリシリコンｃｖｄ膜の成膜方法
TW538499B (en) * 2002-06-10 2003-06-21 Taiwan Semiconductor Mfg Boat with constant backside emissivity to wafers
JP4386837B2 (ja) 2002-09-27 2009-12-16 株式会社日立国際電気 熱処理装置、半導体装置の製造方法及び基板の製造方法
US7972703B2 (en) 2005-03-03 2011-07-05 Ferrotec (Usa) Corporation Baffle wafers and randomly oriented polycrystalline silicon used therefor
JP5239697B2 (ja) * 2008-09-29 2013-07-17 セイコーエプソン株式会社 半導体装置の製造方法、熱酸化処理方法及び熱酸化処理装置
JP2010147265A (ja) * 2008-12-19 2010-07-01 Hitachi Kokusai Electric Inc 半導体装置の製造方法
CN102723272B (zh) * 2011-03-29 2015-02-25 中国科学院微电子研究所 半导体制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004152920A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置の製造方法及び半導体製造工程の管理方法
KR20060064672A (ko) * 2004-03-11 2006-06-13 가부시키가이샤 히다치 고쿠사이 덴키 기판 처리 장치 및 반도체 장치의 제조 방법
KR20080106014A (ko) * 2007-05-31 2008-12-04 후지쯔 마이크로일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법
JP2009117646A (ja) 2007-11-07 2009-05-28 Hitachi Kokusai Electric Inc 基板処理装置及びベーキング方法
US20120252225A1 (en) * 2011-03-29 2012-10-04 Chunlong Li Semiconductor fabrication method

Also Published As

Publication number Publication date
CN104008969A (zh) 2014-08-27
JP5955246B2 (ja) 2016-07-20
DE102013225320B4 (de) 2019-06-19
US20140242815A1 (en) 2014-08-28
KR101597602B1 (ko) 2016-02-25
JP2014165348A (ja) 2014-09-08
US9159585B2 (en) 2015-10-13
DE102013225320A1 (de) 2014-08-28
CN104008969B (zh) 2017-06-16

Similar Documents

Publication Publication Date Title
KR101597602B1 (ko) 반도체장치의 제조방법
US20150287598A1 (en) Semiconductor device and method for manufacturing same
US8564017B2 (en) Silicon carbide semiconductor device and method for manufacturing same
JP6222771B2 (ja) 炭化珪素半導体装置の製造方法
JP2012064727A (ja) 半導体素子
KR20130109168A (ko) 탄화규소 반도체 장치의 제조 방법
WO2014046073A1 (ja) 炭化珪素半導体装置およびその製造方法
JP5659882B2 (ja) 半導体装置の製造方法
JP2011060901A (ja) 半導体装置および半導体装置の製造方法
CN104282766A (zh) 一种新型碳化硅mosfet及其制造方法
JP6208106B2 (ja) 半導体装置及びその製造方法
US10032894B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
KR20130141339A (ko) 반도체 장치의 제조 방법
JP2015204409A (ja) 炭化珪素半導体装置およびその製造方法
WO2015045628A1 (ja) 炭化珪素半導体装置の製造方法
US9806167B2 (en) Method for manufacturing silicon carbide semiconductor device
JP5526493B2 (ja) トレンチゲート型半導体装置およびその製造方法
JP2013074052A (ja) 窒化物半導体装置およびその製造方法
WO2014061373A1 (ja) 半導体装置およびその製造方法
JP2017147471A (ja) 半導体装置
CN104319292A (zh) 一种新型碳化硅mosfet及其制造方法
JP2017168681A (ja) 半導体装置および半導体装置の製造方法
JP2024162734A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN116169184A (zh) 碳化硅半导体装置的制造方法以及碳化硅半导体装置
WO2019198167A1 (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20140212

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20150702

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20160103

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20160219

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20160222

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20190201

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20190201

Start annual number: 4

End annual number: 4

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20201201