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KR20130096990A - 반도체 장치 - Google Patents

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KR20130096990A
KR20130096990A KR1020120018652A KR20120018652A KR20130096990A KR 20130096990 A KR20130096990 A KR 20130096990A KR 1020120018652 A KR1020120018652 A KR 1020120018652A KR 20120018652 A KR20120018652 A KR 20120018652A KR 20130096990 A KR20130096990 A KR 20130096990A
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KR
South Korea
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wiring pattern
layer
semiconductor device
solder bump
passivation layer
Prior art date
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Withdrawn
Application number
KR1020120018652A
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English (en)
Inventor
황선관
박병률
정현수
천진호
최길현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120018652A priority Critical patent/KR20130096990A/ko
Priority to US13/753,774 priority patent/US20130221519A1/en
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 집적 회로부가 형성된 기판; 상기 기판 상에서 상기 집적 회로부와 전기적으로 연결되는 메인 솔더 범프; 및 상기 기판 상에서 상기 집적 회로부와 전기적으로 연결되지 않으며, 그 하부에 형성된 배선 패턴의 폭보다 작은 폭을 갖는 더미 솔더 범프를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는, 더미 솔더 범프(dummy solder bump)를 구비하는 반도체 장치에 관한 것이다.
반도체 장치는 패드를 통해 내부의 회로 기능을 외부 전자 장치로 확장한다. 주로 와이어 본딩을 통해 반도체 장치의 패드를 외부의 인쇄회로기판에 연결하였으나, 반도체 장치의 소형화 및 처리 속도 증가에 따라 반도체 장치의 패드 위에 형성된 솔더 범프(solder bump)를 통해 인쇄 회로 기판으로 직접 연결하는 방식이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 더미 솔더 범프를 구비하는 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 집적 회로부가 형성된 기판; 상기 기판 상에서 상기 집적 회로부와 전기적으로 연결되는 메인 솔더 범프; 및 상기 기판 상에서 상기 집적 회로부와 전기적으로 연결되지 않으며, 그 하부에 형성된 배선 패턴의 폭보다 작은 폭을 갖는 더미 솔더 범프를 포함한다.
예시적인 실시예들에 있어서, 상기 더미 솔더 범프의 하부는 실질적으로 평탄할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 솔더 범프는 순차적으로 적층된 필라 및 리플로우 솔더층을 포함하고, 상기 필라는 실질적으로 수직한 측벽을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 더미 솔더 범프는 상기 배선 패턴과 수직적으로 오버랩(overlap)될 수 있다.
예시적인 실시예들에 있어서, 상기 집적 회로부를 덮는 층간 절연막; 및 상기 층간 절연막 상에 형성되는 패드를 더 포함하고, 상기 배선 패턴은 상기 층간 절연막 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막 상에서 상기 패드의 일부 및 상기 배선 패턴을 덮는 패시베이션층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 패시베이션층은 상기 배선 패턴 전면을 덮고, 상기 더미 솔더 범프는 상기 패시베이션층 상부에 형성도리 수 있다.
예시적인 실시예들에 있어서, 그 상부에 상기 더미 솔더 패턴이 형성되는 상기 패시베이션층 부분의 상면은 실질적으로 평탄할 수 있다.
예시적인 실시예들에 있어서, 상기 패시베이션층은 상기 패드의 일부 및 상기 배선 패턴의 일부를 노출하며, 상기 노출된 패드 부분 상에 상기 메인 솔더 범프가 형성되고, 상기 노출된 배선 패턴 부분 상에 상기 더미 솔더 범프가 형성될 수 있다.
예시적인 실시예들에 있어서, 상부에 상기 더미 솔더 패턴이 형성되는 상기 배선 패턴 부분의 상면은 실질적으로 평탄할 수 있다.
예시적인 실시예들에 있어서, 상기 배선 패턴은 소정의 간격으로 이격된 두 개의 배선 라인으로 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 집적 회로부가 형성된 기판; 상기 기판 상에서 상기 집적 회로부를 덮는 층간 절연막; 상기 층간 절연막 상에 형성되며, 상기 집적 회로부와 전기적으로 연결되는 배선 패턴 및 패드; 상기 층간 절연막 상부에서 상기 패드 및 상기 배선 패턴을 덮는 패시베이션층; 상기 패드를 통해 상기 집적 회로부와 전기적으로 연결되는 메인 솔더 범프; 및 그 하부에 배선 패턴이 형성되지 않은 상기 패시베이션층 부분 상의 더미 솔더 범프를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 솔더 범프의 하부는 실질적으로 평탄할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 솔더 범프의 측벽은 실질적으로 수직할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 솔더 범프 하부의 패시베이션층은 배선 패턴 상부의 패시베이션층보다 평탄화도가 클 수 있다.
본 발명에 따른 상기 반도체 장치는 더미 솔더 범프 하부의 패시베이션층이 상기 더미 솔더 범프가 형성되지 않은 패시베이션층 부분보다 단차가 적어, 더미 솔더 범프의 필라 측벽이 수직하게 형성될 수 있고, 더미 솔더 범프의 높이가 균일하게 형성될 수 있다. 따라서, 상기 반도체 장치는 신뢰성이 우수하다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 포함하는 반도체 장치 패키지를 나타내는 단면도이다.
도 2는 도 1의 반도체 장치를 나타내는 평면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 8a 내지 도 8i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치(100)를 포함하는 반도체 장치 패키지(10)를 나타내는 단면도이다. 도 2는 도 1의 반도체 장치(100)를 나타내는 평면도이다.
도 1 및 도 2를 참조하면, 반도체 장치 패키지(10)는 인쇄 회로 기판(printed circuit board: PCB)(11)에 연결된 반도체 장치(100), 솔더볼(12) 및 밀봉재(13)를 포함한다.
반도체 장치(100)는 상부에 집적 회로부(도시되지 않음)가 형성된 기판(110), 기판(110) 상에 형성된 메인 솔더 범프(108a) 및 더미 솔더 범프(108b)를 포함한다. 반도체 장치(100)는 메인 솔더 범프(108a) 및 더미 솔더 범프(108b)를 통하여 인쇄 회로 기판(11)에 연결된다.
반도체 장치(100)의 상기 집적 회로부는 메모리, 로직, 마이크로 프로세서, 아날로그 소자, 디지털 시그널 프로세서(digital signal processor), 시스템-온-칩(System On Chip) 등 다양한 기능을 수행하는 소자들일 수 있다. 도 1에는 반도체 장치(100) 한 개만을 도시하였으나, 반도체 패키지(10)는 복수의 반도체 장치들(100)이 적층된 구조를 포함할 수 있다. 예를 들어, 반도체 장치(100)는 적어도 두 개의 메모리 장치들을 포함할 수 있고, 반도체 장치(100)는 마이크로 컨트롤러(Micro-controller) 장치 및 적어도 하나의 메모리 장치를 모두 포함할 수도 있다.
메인 솔더 범프(108a)는 기판(110)의 하부면 상에서 소정의 영역(메인 솔더 범프 형성 영역(I)으로 정의한다)에 매트릭스(matrix) 형상으로 배열될 수 있다. 도 2에서는 예시적으로 기판(110)의 중심부에 배열된 메인 솔더 범프(108a)를 도시하였으나, 메인 솔더 범프(108a)의 위치가 이에 한정되는 것은 아니다. 메인 솔더 범프(108a)는 인쇄 회로 기판(11)으로부터 반도체 장치(100)에 입출력 신호를 제공할 수 있다.
더미 솔더 범프(180b)는 기판(110)의 하부면 상에서 소정의 영역(더미 솔더 범프 형성 영역(II)으로 정의한다)에 다양한 형상으로 배열할 수 있다. 더미 솔더 범프(180b)는 메인 솔더 범프(180a)와 유사한 높이 및 폭을 가지도록 형성될 수 있다. 도 2에서는 예시적으로 메인 솔더 범프(180a)가 기판(110)의 중심부 상에 매트릭스 형상으로 배열하고, 더미 솔더 범프(180b)는 메인 솔더 범프(180a)보다 바깥쪽에서, 메인 솔더 범프(180a)를 둘러싸는 형상으로 배열하는 것을 도시하였다. 그러나, 이와는 달리, 메인 솔더 범프(180a) 및 더미 솔더 범프(180b)는 기판(110)의 에지(edge) 부분에 매트릭스 형상으로 배열될 수도 있다. 더미 솔더 범프(180b)는 반도체 장치(100)와 인쇄 회로 기판(11) 사이의 전기적 연결을 제공하지 않는다.
반도체 패키지(10)가 복수의 반도체 장치들(100)이 적층된 구조를 포함하는 경우, 기판(110)에 TSV(through silicon via)(도시되지 않음)가 형성된 복수의 기판들(110)을 적층하여 형성된 복수의 스택들을 포함할 수도 있다. 메인 솔더 범프(108a) 및 더미 솔더 범프(108b)가 상기 복수의 스택들 사이에 형성될 수 있다. 메인 솔더 범프(108a)는 상기 TSV에 연결되어 상기 복수의 스택들 상에 형성된 트랜지스터, 메모리 장치 등의 집적 회로부에 입출력 신호를 제공할 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치(100)의 일부 구성을 나타내는 단면도이다.
도 3을 참조하면, 기판(110)은 메인 솔더 범프 형성 영역(I) 및 더미 솔더 범프 형성 영역(II)으로 구분된다. 기판(110) 상에 다이오드, 트랜지스터, 메모리 장치 등의 집적 회로부(112)가 형성되고, 제1 층간 절연막(114)이 집적 회로부(112)를 커버한다. 한편, 제1 층간 절연막(114) 상에는 집적 회로부(112)와 전기적으로 연결되는 내부 배선 패턴들(122) 및 콘택 플러그들(124)이 더 형성된다. 제2 층간 절연막(120)이 내부 배선 패턴들(122) 및 콘택 플러그들(124)을 덮으며 제1 층간 절연막(114) 상에 형성된다. 예를 들면, 제1 층간 절연막(114) 상에 복수의 절연층들(도시되지 않음)이 형성되고, 상기 절연층들이 다층으로 형성된 복수의 내부 배선 패턴들(122) 및 콘택 플러그들(124)을 커버하도록 형성될 수 있고, 상기 복수의 절연층들을 제2 층간 절연막(120)으로 정의할 수 있다.
메인 솔더 범프 형성 영역(I)의 제2 층간 절연막(120) 상에 패드(132)가 형성된다. 패드(132)는 집적 회로부(112)와 전기적으로 연결되도록 제2 층간 절연막(120) 내부의 상기 내부 배선 패턴들(122) 및 콘택 플러그들(124)과 서로 연결될 수 있다. 패드(132)는 집적 회로부(112)에 입출력 신호(input/output signal)를 인가하는 입출력 패드(input/output pad: I/O pad)로 기능할 수 있다.
더미 솔더 범프 형성 영역(II)의 제2 층간 절연막(120) 상에 제1 배선 패턴(134) 및 제2 배선 패턴(136)이 형성된다. 제1 배선 패턴(134) 및 제2 배선 패턴(136)은 제2 층간 절연막(120) 내부에 형성된 내부 배선 패턴들(122) 및 콘택 플러그들(124)을 통하여 기판(110) 상에 형성된 집적 회로부(112)와 전기적으로 연결될 수 있다.
제1 배선 패턴(134)은 그 상부에 더미 솔더 범프(180b)가 형성되지 않는 제2 층간 절연막(120) 부분 상에 형성된다. 제1 배선 패턴(134)은 집적 회로부(112)의 종류 및 설계에 따라 다양한 패턴으로 형성될 수 있다. 예를 들면, 제1 배선 패턴(134)은 제1 폭(W1)을 가지며 이격되는 복수 개의 라인 형상으로 배열될 수 있다.
제2 배선 패턴(136)은 그 상부에 더미 솔더 범프(180b)가 형성되는 제2 층간 절연막(120) 부분 상에 형성된다. 제2 배선 패턴(136)은 제2 폭(W2)을 가지도록 형성될 수 있다. 상기 제2 폭(W2)은 더미 솔더 범프(180b)의 제2 필라(170b)의 폭(W3)보다 크게 형성될 수 있다. 또한 제2 폭(W2)은 더미 솔더 범프(180b)의 제2 필라(170b)의 폭(W3)과 거의 동일하게 형성되거나 제2 폭(W2)이 제2 필라(170b)의 폭(W3)보다 약간 크거나 작을 수도 있다. 상기 제2 폭(W2)은 제1 배선 패턴(134)의 상기 제1 폭(W1)보다 클 수 있다. 예시적인 실시예들에 있어서, 제2 배선 패턴(136)의 상기 제2 폭(W2)은 수 내지 수십 마이크로미터로 형성될 수 있다.
제2 층간 절연막(120) 상에 패드(132), 제1 배선 패턴(134) 및 제2 배선 패턴(136)을 덮는 패시베이션층(passivation layer)(140)이 형성된다. 패시베이션층(140)은 패드(132)의 에지 부분을 덮으며, 패드(132) 상면 일부분을 노출할 수 있다. 패시베이션층(140)은 제1 및 제2 배선 패턴들(134, 136)의 상면 전면을 커버하여 제1 및 제2 배선 패턴들(134, 136)의 상면이 노출되지 않는다. 패시베이션층(140)은 실리콘 질화물 또는 폴리이미드(polyimide)를 포함할 수 있다. 한편, 제1 배선 패턴(134) 상부의 패시베이션층(140)은 약간 단차(step)가 있는 울퉁불퉁한 상면을 가지며, 제2 배선 패턴(136) 상부의 패시베이션층(140)은 상대적으로 넓은 영역에서 평탄한 상면을 가진다. 제1 배선 패턴(134)이 소정의 간격으로 이격되는 복수 개의 라인 형상으로 형성되고, 패시베이션층(140)을 형성하는 공정에서 상기 복수 개의 라인들 사이의 공간을 매립하며 형성된다. 따라서, 상기 라인들의 상부에서의 패시베이션층(140)은 상기 라인들 사이에서의 패시베이션층(140)보다 높이가 약간 높게 형성될 수 있으므로, 제1 배선 패턴(134) 상부의 패시베이션층(140)은 약간 단차가 있는 상면을 가질 수 있다. 한편, 제2 배선 패턴(136)은 상대적으로 폭이 넓게 형성되므로, 제2 배선 패턴(136) 상부의 패시베이션층(140)은 비교적 평탄한 상면을 갖는다.
패드(132) 및 패시베이션층(140)의 측벽 상에 제1 배리어층(barrier layer)(150a)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 배리어층(150a)은 크롬(Cr), 니켈(Ni), 티타늄(Ti) 또는 티타늄 텅스텐(TiW)을 포함할 수 있다. 제1 배리어층(150a)은 예를 들면, 500~4000Å 범위의 두께로 형성될 수 있다.
제2 배선 패턴(136) 상부에 형성되는 패시베이션층(140) 상에 제2 배리어층(150b)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 배리어층(150b)은 크롬, 니켈, 티타늄 또는 티타늄 텅스텐을 포함할 수 있다. 제2 배리어층(150b)은 예를 들면, 500~4000Å 범위의 두께로 형성될 수 있다. 한편, 제2 배선 패턴(136)의 상기 제2 폭(W2)이 비교적 넓게 형성됨에 따라, 제2 배선 패턴(136) 상부의 패시베이션층(140)은 단차 발생 없이 상대적으로 평탄하게 형성된다. 따라서, 제2 배리어층(150b) 역시 패시베이션층(140)의 평탄한 영역 상부에서 평탄하게 형성된다.
한편, 제1 및 제2 배리어층들(150a, 150b) 상에 각각 제1 시드층(155a) 및 제2 시드층(155b)이 형성된다. 제1 및 제2 시드층들(155a, 155b)은 구리, 니켈, 금 등을 포함할 수 있다.
제1 및 제2 배리어층들(150a, 150b)은 각각 제1 및 제2 시드층들(155a, 155b)을 이루는 물질이 하부로 확산되는 것을 방지할 수 있다.
제1 시드층(155a) 상에 순차적으로 적층된 제1 필라(170a) 및 제1 리플로우 솔더층(175a')을 포함하는 메인 솔더 범프(180a)가 형성된다. 예시적인 실시예들에 있어서, 제1 필라(170a)는 구리, 니켈, 금 또는 이들의 합금을 포함할 수 있다. 제1 리플로우 솔더층(175a')은 주석(Sn) 및 은(Ag)의 합금일 수 있고, 주석(Sn) 만으로 형성될 수도 있고, 필요에 따라 구리(Cu), 팔라듐(Pd), 비스무트(Bi), 안티몬(Sb) 등이 첨가될 수 있다. 제1 필라(170a)는 수직 방향의 단면이 원형 또는 타원형일 수 있고, 제1 리플로우 솔더층(175a')은 제1 필라(170a) 측벽에 대하여 일부분이 돌출되도록 형성되며, 예를 들면, 반구(hemisphere) 형상으로 형성될 수 있다.
제2 시드층(155b) 상에 순차적으로 적층된 제2 필라(170b) 및 제2 리플로우 솔더층(175b')을 포함하는 더미 솔더 범프(180b)가 형성된다. 제2 필라(170b)의 폭(W3)은 하부에 형성된 제2 배선 패턴(136)의 제2 폭(W2)보다 작게 형성될 수 있다. 또한, 제2 필라(170b)의 전체 면이 제2 배선 패턴(136)과 수직적으로 오버랩(overlap)되게 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 필라(170b)는 구리, 니켈, 금 또는 이들의 합금을 포함할 수 있다. 제2 리플로우 솔더층(175b')은 주석 및 은의 합금일 수 있고, 필요에 따라 구리, 팔라듐, 비스무트, 안티몬 등이 첨가될 수 있다.
제2 필라(170b)는 상대적으로 평탄한 제2 배리어층(150b) 및 제2 시드층(155b) 상부에 형성되며, 제2 필라(170b)의 측벽은 제2 시드층(155b) 상면으로부터 수직한 프로파일을 가질 수 있다. 즉, 제2 필라(170b)는 전체 높이에 걸쳐 균일한 폭을 가지도록 형성될 수 있다. 제2 필라(170b)의 형성 공정에서 포토레지스트 공정에 의해 개구부(도시되지 않음)를 형성한 후, 상기 개구부 내에 제2 필라(170b)를 채워 넣는다. 상기 개구부의 측벽이 수직한 프로파일을 가지며 전체 높이에 따라 균일하게 형성되는 경우, 상기 개구부 내에 형성되는 제2 필라(170b)의 높이를 조절하기 용이하고, 제2 필라(170b)의 높이를 균일하게 형성할 수 있다. 따라서, 제2 필라(170b)의 부피 및 높이가 균일하게 형성될 수 있다.
더미 솔더 범프(180b)의 상면은 메인 솔더 범프(180a)의 상면과 실질적으로 동일한 레벨 상에 있도록 형성되거나, 약간 낮은 레벨에 위치하도록 형성될 수 있다. 더미 솔더 범프(180b)의 높이가 메인 솔더 범프(180a)의 높이와 유사한 경우, 메인 솔더 범프(180a)에 집중되는 응력을 분산시킬 수 있다. 더미 솔더 범프(180b)의 높이가 메인 솔더 범프(180a)의 높이보다 너무 큰 경우, 더미 솔더 범프(180b)에 의하여 메인 솔더 범프(180a)의 전기적 접속이 끊어질 수 있고, 더미 솔더 범프(180b)의 높이가 메인 솔더 범프(180a)의 높이보다 너무 작은 경우, 상기 응력 분산의 효과가 감소될 수 있다. 따라서, 더미 솔더 범프(180b)의 높이가 메인 솔더 범프(180a)의 높이와 유사한 경우, 반도체 장치(100)의 신뢰성이 향상될 수 있다.
본 발명에 따르면, 더미 솔더 범프(180b) 하부의 패시베이션층(140)은 더미 솔더 범프(180b)가 형성되지 않은 패시베이션층(140) 부분보다 단차가 적어, 더미 솔더 범프(180b)의 제2 필라(170b) 측벽이 수직하게 형성될 수 있고, 더미 솔더 범프(180b)의 높이가 균일하게 형성될 수 있다. 따라서, 상기 반도체 장치(100)는 신뢰성이 우수하다.
도 4는 예시적인 실시예들에 따른 반도체 장치(200)를 나타내는 단면도이다. 도 4는 배선 패턴(234)의 구조를 제외하면 도 3을 참조로 설명한 반도체 장치(100)와 유사하다.
도 4를 참조하면, 기판(210) 상에 집적 회로부(212) 및 제1 층간 절연막(214)이 형성되고, 제1 층간 절연막(214) 상에 복수의 내부 배선 패턴들(222) 및 콘택 플러그들(224)을 덮는 제2 층간 절연막(220)이 형성된다.
메인 솔더 범프 형성 영역(I)의 제2 층간 절연막(220) 상에 패드(232)가 형성되고, 더미 솔더 범프 형성 영역(II)의 제2 층간 절연막(220) 상에 제1 배선 패턴(234)이 형성된다. 패드(232)는 집적 회로부(212)와 연결되며 입출력 단자로 사용될 수 있다. 제1 배선 패턴(234)은 소정의 폭 및 간격을 갖는 라인 형상으로 배열될 수 있다. 상부에 더미 솔더 범프(280b)가 형성되는 영역에 제1 배선 패턴(234)이 형성되지 않는다.
패드(232) 에지 부분 및 제1 배선 패턴(234)을 덮는 패시베이션층(240)이 층간 절연막(220) 상에 형성된다. 패시베이션층(240)은 패드(232) 상면 일부를 노출할 수 있고, 제1 배선 패턴(234) 상면 전면을 커버한다. 패시베이션층(140)은 제1 배선 패턴(234) 상부에서 약간 단차가 있는 울퉁불퉁한 상면을 가질 수 있고, 제1 배선 패턴(234)이 형성되지 않는 영역 상부에서 단차가 없는 평탄한 상면을 가질 수 있다.
제1 배리어층(250a)은 패시베이션층(240)에 의해 노출된 패드(232) 상면 및 패시베이션층(240) 측벽 상에 형성되고, 제2 배리어층(250b)은 상부에 더미 솔더 범프(280b)가 형성되는 패시베이션층(240) 부분 상에 형성된다.
제1 시드층(255a) 및 제2 시드층(255b)이 제1 배리어층(250a) 및 제2 배리어층(250b) 상에 각각 형성된다.
제1 시드층(255a) 상에 순차적으로 적층된 제1 필라(270a) 및 제1 리플로우 솔더층(275a')을 포함하는 메인 솔더 범프(280a)가 형성된다.
제2 시드층(255b) 상에 순차적으로 적층된 제2 필라(270b) 및 제2 리플로우 솔더층(275b')을 포함하는 더미 솔더 범프(280b)가 형성된다. 더미 솔더 범프(280b)는 하부에 제1 배선 패턴(234)이 형성되지 않고, 하부에 단차가 없는 평탄한 패시베이션층(240) 상에 형성된다. 즉, 더미 솔더 범프(280b)는 제1 배선 패턴(234)과 오버랩되지 않을 수 있다. 제2 필라(270b)의 측벽은 수직한 프로파일을 가질 수 있다.
본 발명에 따르면, 더미 솔더 범프(280b) 하부의 패시베이션층(240)은 더미 솔더 범프(280b)가 형성되지 않은 패시베이션층(240) 부분보다 단차가 적어, 더미 솔더 범프(280b)의 제2 필라(270b) 측벽이 수직하게 형성될 수 있고, 더미 솔더 범프(280b)의 높이가 균일하게 형성될 수 있다. 따라서, 상기 반도체 장치(200)는 신뢰성이 우수하다.
도 5는 예시적인 실시예들에 따른 반도체 장치(300)를 나타내는 단면도이다. 도 5는 배선 패턴들(334, 336)의 구조를 제외하면 도 3을 참조로 설명한 반도체 장치(100)와 유사하다.
도 5를 참조하면, 기판(310) 상에 집적 회로부(312) 및 제1 층간 절연막(314)이 형성되고, 제1 층간 절연막(314) 상에 복수의 내부 배선 패턴들(322) 및 콘택 플러그들(324)을 덮는 제2 층간 절연막(320)이 형성된다.
메인 솔더 범프 형성 영역(I)의 제2 층간 절연막(320) 상에 패드(332)가 형성되고, 더미 솔더 범프 형성 영역(II)의 제2 층간 절연막(320) 상에 제1 배선 패턴(334) 및 제2 배선 패턴(336)이 형성된다. 패드(332)는 집적 회로부(312)와 연결되며 입출력 단자로 사용될 수 있다. 제1 배선 패턴(334)은 소정의 폭 및 간격을 갖는 라인 형상으로 배열될 수 있다. 상부에 더미 솔더 범프(380b)가 형성되는 영역에 제2 배선 패턴(336)이 형성된다. 제2 배선 패턴(336)은 제1 배선 패턴(334)의 폭보다 넓은 폭을 가지는 복수 개의 라인 형상으로 형성될 수 있다. 예를 들면, 제2 배선 패턴(336)은 두 개의 분리된 배선 라인들(336a, 336b)로 이루어질 수 있다. 제2 배선 패턴(336)의 두 개의 분리된 배선 라인들(336a, 336b)은 소정의 간격으로 이격될 수 있다. 두 개의 배선 라인들(336a, 336b) 사이의 간격은 제1 배선 패턴(334)의 간격보다 작거나 유사하게 형성될 수 있다.
패드(332) 에지 부분, 제1 배선 패턴(334) 및 제2 배선 패턴(336)을 덮는 패시베이션층(340)이 제2 층간 절연막(320) 상에 형성된다. 패시베이션층(340)은 패드(332) 상면 일부를 노출할 수 있고, 제1 배선 패턴(334) 및 제2 배선 패턴(236) 상면 전면을 커버한다. 패시베이션층(340)은 제1 배선 패턴(334) 상부에서 약간 단차가 있는 울퉁불퉁한 상면을 가질 수 있고, 제2 배선 패턴(336) 상부에서 단차가 없는 평탄한 상면을 가질 수 있다.
제1 배리어층(350a)은 패시베이션층(340)에 의해 노출된 패드(332) 상면 및 패시베이션층(340) 측벽 상에 형성되고, 제2 배리어층(350b)은 제2 배선 패턴(336) 상부에 형성된다.
제1 시드층(355a) 및 제2 시드층(355b)은 제1 배리어층(350a) 및 제2 배리어층(350b) 상에 각각 형성된다.
제1 시드층(355a) 상에 순차적으로 적층된 제1 필라(370a) 및 제1 리플로우 솔더층(375a')을 포함하는 메인 솔더 범프(380a)가 형성된다.
제2 시드층(355b) 상에 순차적으로 적층된 제2 필라(370b) 및 제2 리플로우 솔더층(375b')을 포함하는 더미 솔더 범프(380b)가 형성된다. 더미 솔더 범프(380b)는 제2 배선 패턴(336) 상부의 평탄한 패시베이션층(340) 상에 형성된다. 제2 필라(370b)의 측벽은 수직한 프로파일을 가질 수 있다.
본 발명에 따르면, 더미 솔더 범프(380b) 하부의 패시베이션층(340)은 더미 솔더 범프(380b)가 형성되지 않은 패시베이션층(340) 부분보다 단차가 적어, 더미 솔더 범프(380b)의 제2 필라(370b) 측벽이 수직하게 형성될 수 있고, 더미 솔더 범프(380b)의 높이가 균일하게 형성될 수 있다. 따라서, 상기 반도체 장치(300)는 신뢰성이 우수하다.
도 6은 예시적인 실시예들에 따른 반도체 장치(400)를 나타내는 단면도이다. 도 6은 더미 솔더 범프(480b) 하부에 패시베이션층(440)이 형성되지 않는 것을 제외하면 도 3을 참조로 설명한 반도체 장치(100)와 유사하다.
도 6을 참조하면, 기판(410) 상에 집적 회로부(412) 및 제1 층간 절연막(414)이 형성되고, 제1 층간 절연막(414) 상에 복수의 내부 배선 패턴들(422) 및 콘택 플러그들(424)을 덮는 제2 층간 절연막(420)이 형성된다.
메인 솔더 범프 형성 영역(I)의 제2 층간 절연막(420) 상에 패드(432)가 형성되고, 더미 솔더 범프 형성 영역(II)의 제2 층간 절연막(420) 상에 제1 배선 패턴(434) 및 제2 배선 패턴(436)이 형성된다. 패드(432)는 집적 회로부(412)와 연결되며 입출력 단자로 사용될 수 있다. 제1 배선 패턴(434)은 제1 폭(W1)을 가지며 이격되는 복수 개의 라인 형상으로 배열될 수 있다. 상부에 더미 솔더 범프(480b)가 형성되는 영역에 제2 배선 패턴(436)이 형성된다. 제2 배선 패턴(436)은 집적 회로부(412)와 전기적으로 연결되지 않는다. 제2 배선 패턴(436)은 제2 폭(W2)을 가지도록 형성될 수 있다. 상기 제2 폭(W2)은 더미 솔더 범프(480b)의 폭보다 크게 형성될 수 있다. 상기 제2 폭(W2)은 제1 배선 패턴(434)의 상기 제1 폭(W1)보다 클 수 있다.
패드(432) 에지 부분, 제2 배선 패턴(436)의 일부 및 제1 배선 패턴(434)을 패시베이션층(440)이 제2 층간 절연막(420) 상에 형성된다. 패시베이션층(440)은 패드(432) 상면 일부 및 제2 배선 패턴(436) 상면 일부를 노출할 수 있고, 제1 배선 패턴(434) 상면 전면을 커버한다.
제1 배리어층(450a)은 패시베이션층(440)에 의해 노출된 패드(432) 상면 및 패시베이션층(440) 측벽 상에 형성되고, 제2 배리어층(450b)은 패시베이션층(440)에 의해 노출된 제2 배선 패턴(436) 상면 및 패시베이션층(440) 측벽 상에 형성된다.
제1 시드층(455a) 및 제2 시드층(455b)은 제1 배리어층(450a) 및 제2 배리어층(450b) 상에 각각 형성된다.
제1 시드층(455a) 상에 순차적으로 적층된 제1 필라(470a) 및 제1 리플로우 솔더층(475a')을 포함하는 메인 솔더 범프(480a)가 형성된다.
제2 시드층(455b) 상에 순차적으로 적층된 제2 필라(470b) 및 제2 리플로우 솔더층(475b')을 포함하는 더미 솔더 범프(480b)가 형성된다. 더미 솔더 범프(480b)는 평탄한 제2 배선 패턴(436) 상부에 형성된다. 제2 필라(470b)의 측벽은 수직한 프로파일을 가질 수 있다.
본 발명에 따르면, 더미 솔더 범프(480b)의 하부에 패시베이션층(440)이 형성되지 않으며, 더미 솔더 범프(480b)는 패시베이션층(440)에 의해 노출된 제2 배선 패턴(436) 상부에 형성된다. 더미 솔더 범프(480b)의 폭(W3)은 그 하부의 제2 배선 패턴(436)의 제2 폭(W2)보다 작으므로, 더미 솔더 범프(480b)의 하부 영역은 단차가 적다. 따라서, 더미 솔더 범프(480b)의 제2 필라(470b) 측벽이 수직하게 형성될 수 있고, 더미 솔더 범프(480b)의 높이가 균일하게 형성될 수 있다. 따라서, 상기 반도체 장치(400)는 신뢰성이 우수하다.
도 7은 예시적인 실시예들에 따른 반도체 장치(500)를 나타내는 단면도이다. 도 7은 더미 솔더 범프(580b) 하부에 패시베이션층(540)이 형성되지 않는 것을 제외하면 도 5를 참조로 설명한 반도체 장치(300)와 유사하다.
도 7을 참조하면, 기판(510) 상에 집적 회로부(512) 및 제1 층간 절연막(514)이 형성되고, 제1 층간 절연막(514) 상에 복수의 내부 배선 패턴들(522) 및 콘택 플러그들(524)을 덮는 제2 층간 절연막(520)이 형성된다.
메인 솔더 범프 형성 영역(I)의 제2 층간 절연막(520) 상에 패드(532)가 형성되고, 더미 솔더 범프 형성 영역(II)의 제2 층간 절연막(520) 상에 제1 배선 패턴(534) 및 제2 배선 패턴(536)이 형성된다. 패드(532)는 집적 회로부(512)와 연결되며 입출력 단자로 사용될 수 있다. 제1 배선 패턴(534)은 소정의 폭 및 간격을 갖는 라인 형상으로 배열될 수 있다. 상부에 더미 솔더 범프(580b)가 형성되는 영역에 제2 배선 패턴(536)이 형성된다. 제2 배선 패턴(536)은 집적 회로부(512)와 전기적으로 연결되지 않는다. 제2 배선 패턴(536)은 제1 배선 패턴(534)의 폭보다 넓은 폭을 가지는 복수 개의 라인 형상으로 형성될 수 있다. 예를 들면, 제2 배선 패턴(536)은 두 개의 분리된 배선 라인들(536a, 336b)로 이루어질 수 있다. 제2 배선 패턴(536)의 두 개의 분리된 배선 라인들(536a, 336b)은 소정의 간격으로 이격될 수 있다. 두 개의 배선 라인들(536a, 336b) 사이의 간격은 제1 배선 패턴(534)의 간격보다 작거나 유사하게 형성될 수 있다.
패드(532) 에지 부분, 제2 배선 패턴(536)의 일부 및 제1 배선 패턴(534)을 덮는 패시베이션층(540)이 제2 층간 절연막(520) 상에 형성된다. 패시베이션층(540)은 패드(532) 상면 일부를 노출할 수 있고, 제2 배선 패턴(536) 상면 일부를 노출할 수 있다. 패시베이션층(540)은 제1 배선 패턴(534)의 상면 전면을 커버한다.
제1 배리어층(550a)은 패시베이션층(540)에 의해 노출된 패드(532) 상면 및 패시베이션층(540) 측벽 상에 형성되고, 제2 배리어층(550b)은 노출된 제2 배선 패턴(536) 상면 및 패시베이션층(540) 측벽 상에 형성된다.
제1 시드층(555a) 및 제2 시드층(555b)은 제1 배리어층(550a) 및 제2 배리어층(550b) 상에 각각 형성된다.
제1 시드층(555a) 상에 순차적으로 적층된 제1 필라(570a) 및 제1 리플로우 솔더층(575a')을 포함하는 메인 솔더 범프(580a)가 형성된다.
제2 시드층(555b) 상에 순차적으로 적층된 제2 필라(570b) 및 제2 리플로우 솔더층(575b')을 포함하는 더미 솔더 범프(580b)가 형성된다. 더미 솔더 범프(580b)는 평탄한 제2 배선 패턴(536) 상부에 형성된다. 제2 필라(570b)의 측벽은 수직한 프로파일을 가질 수 있다.
본 발명에 따르면, 더미 솔더 범프(580b)의 하부에 패시베이션층(540)이 형성되지 않으며, 더미 솔더 범프(580b)는 패시베이션층(540)에 의해 노출된 제2 배선 패턴(536) 상부에 형성된다. 따라서, 더미 솔더 범프(580b)의 하부 영역은 단차가 적고, 더미 솔더 범프(580b)의 제2 필라(570b) 측벽이 수직하게 형성될 수 있다. 또한, 더미 솔더 범프(580b)의 높이가 균일하게 형성될 수 있다. 따라서, 상기 반도체 장치(500)는 신뢰성이 우수하다.
도 8a 내지 도 8i는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 메인 솔더 범프 형성 영역(I) 및 더미 솔더 범프 형성 영역(II)으로 구분되는 기판(110) 상에 트랜지스터, 메모리 장치 등을 포함하는 집적 회로부(112)가 제공된다. 집적 회로부(112)를 덮는 제1 층간 절연막(114)이 기판(110) 상에 더 형성될 수 있다. 제1 층간 절연막(114) 상에는 집적 회로부(112)와 전기적으로 연결되는 내부 배선 패턴들(122) 및 콘택 플러그들(124)이 더 형성된다. 제2 층간 절연막(120)이 내부 배선 패턴들(122) 및 콘택 플러그들(124)을 덮으며 제1 층간 절연막(114) 상에 형성된다. 예를 들면, 제1 층간 절연막(114) 상에 복수의 절연층들(도시되지 않음)이 형성되고, 상기 절연층들이 다층으로 형성된 복수의 내부 배선 패턴들(122) 및 콘택 플러그들(124)을 커버하도록 형성될 수 있고, 상기 복수의 절연층들을 제2 층간 절연막(120)으로 정의할 수 있다.
이후, 메인 솔더 범프 형성 영역(I)의 제2 층간 절연막(120) 상에 패드(132)를 형성하고, 더미 솔더 범프 형성 영역(II)의 제2 층간 절연막(120) 상에 제1 배선 패턴(134) 및 제2 배선 패턴(136)을 형성한다. 예를 들면, 제2 층간 절연막(120) 상에 도전층(도시되지 않음)을 형성한 후, 상기 도전층을 패터닝함으로써 패드(132), 제1 배선 패턴(134) 및 제2 배선 패턴(136)을 형성할 수 있다.
패드(132)는 내부 배선 패턴들(122) 및 콘택 플러그들(124)과 전기적으로 연결될 수 있다. 패드(132)는 그 상부에 후속 공정에서 메인 솔더 범프(도 8i의 180a)가 형성될 수 있도록 넓은 폭으로 형성된다. 예를 들면, 패드(132)는 수 내지 수십 마이크로미터의 폭을 가질 수 있다.
제1 배선 패턴(134)은 제2 층간 절연막(120) 상에서 소정의 패턴으로 형성될 수 있다. 예를 들면, 제1 배선 패턴(134)은 제1 폭(W1)을 가지며 이격되고, 라인 형상으로 제2 층간 절연막(120) 상에서 일 방향으로 연장될 수 있다. 또한, 제1 배선 패턴(134)의 제1 폭(W1)은 패드(132)의 폭보다 작게 형성될 수 있다.
제2 배선 패턴(136)은 그 상부에 더미 솔더 범프(180b)가 형성되는 제2 층간 절연막(120) 부분 상에 형성될 수 있다. 제2 배선 패턴(136)은 제2 폭(W2)을 가지며, 상기 제2 폭(W2)은 그 상부에 후속 공정에서 형성되는 더미 솔더 범프(180b)의 제2 필라(170b)의 폭(W3)보다 크게 형성될 수 있다. 상기 제2 폭(W2)은 제1 배선 패턴(134)의 상기 제1 폭(W1)보다 클 수 있다. 예시적인 실시예들에 있어서, 제2 배선 패턴(136)의 상기 제2 폭(W2)은 패드(132)의 폭과 유사하게 형성될 수 있다. 예를 들면, 제2 배선 패턴(136)는 수 내지 수십 마이크로미터의 상기 제2 폭(W2)을 가지도록 형성될 수 있다.
도 8b를 참조하면, 제2 층간 절연막(120) 상에 패드(132), 제1 배선 패턴(134) 및 제2 배선 패턴(136)을 덮는 절연층(도시되지 않음)을 형성한 후, 패드(132) 상부의 상기 절연층을 제거함으로써 패드(132)의 에지 부분, 제1 배선 패턴(134) 및 제2 배선 패턴(136)을 덮는 패시베이션층(140)을 형성한다. 패시베이션층(140)은 실리콘 질화물 또는 폴리이미드를 사용하여 형성할 수 있다.
제1 배선 패턴(134) 상부에서 패시베이션층(140)은 약간의 단차를 가지며 울퉁불퉁한 상면을 가질 수 있다. 제2 배선 패턴(136) 상부에서 패시베이션층(140)은 평탄한 상면을 가질 수 있다. 예를 들어, 제1 배선 패턴(134)이 소정의 간격으로 이격되는 복수 개의 라인 형상으로 형성되고, 패시베이션층(140)을 형성하는 공정에서 상기 복수 개의 라인들 사이의 공간을 매립하며 형성된다. 따라서, 상기 라인들의 상부에서의 패시베이션층(140)은 상기 라인들 사이에서의 패시베이션층(140)보다 높이가 약간 높게 형성될 수 있으므로, 제1 배선 패턴(134) 상부의 패시베이션층(140)은 약간 단차가 있는 상면을 가질 수 있다. 한편, 제2 배선 패턴(136)은 상대적으로 폭이 넓게 형성되므로, 제2 배선 패턴(136) 상부의 패시베이션층(140)은 비교적 평탄한 상면을 갖는다.
도 8c를 참조하면, 패시베이션층(140) 및 패드(132) 상에 배리어층(150)을 형성한다. 예시적인 실시예들에 있어서, 배리어층(150)은 크롬, 니켈, 티타늄, 티타늄 텅스텐 또는 이들의 조합을 사용하여 형성될 수 있다. 배리어층(150)은 스퍼터링(sputtering) 공정, 물리 기상 증착(physical vapor deposition: PVD) 공정 또는 화학 기상 증착(chemical vapor deposition: CVD) 공정에 의하여 형성할 수 있다. 예시적인 실시예들에 있어서, 배리어층(150)은 1000 내지 4000Å 범위의 두께를 가지도록 형성될 수 있다.
이후, 배리어층(150) 상에 시드층(155)을 형성한다. 예시적인 실시예들에 있어서, 시드층(155)은 구리, 니켈, 금 또는 이들의 조합을 사용하여 형성될 수 있다. 시드층(155)은 스퍼터링 공정, PVD 공정 또는 CVD 공정에 의하여 형성할 수 있다. 예시적인 실시예들에 있어서, 시드층(155)은 1000 내지 4000Å 범위의 두께를 가지도록 형성될 수 있다.
배리어층(150)은 시드층(155)을 이루는 물질이 하부로 확산되는 것을 방지할 수 있다. 또한, 배리어층(150)은 시드층(155)이 하부의 패드(132) 또는 패시베이션층(140) 상에 접착되도록 하는 접착층의 기능을 할 수 있다.
도 8d를 참조하면, 시드층(155) 상에 포토레지스트 패턴(160)을 형성한다. 포토레지스트 패턴(160)에 시드층(155)의 일부분을 노출시키는 제1 개구부(161a) 및 제2 개구부(161b)가 형성될 수 있다. 제1 개구부(161a)는 패드(132) 상부의 시드층(155) 부분을 노출할 수 있다. 제2 개구부(161b)는 제2 배선 패턴(136) 상부의 시드층(155) 부분을 노출할 수 있다. 제1 개구부(161a) 및 제2 개구부(161b)는 제3 폭(W3)을 가지도록 형성될 수 있다. 한편, 이와는 달리, 제1 개구부(161a) 및 제2 개구부(161b)의 폭이 서로 다르게 형성될 수도 있다.
제1 개구부(161a) 및 제2 개구부(161b)는 각각 기판(110)의 상면에 수직한 방향으로 실질적으로 원형, 타원형 또는 직사각형 등의 단면을 가지도록 형성될 수 있다. 패드(132)가 복수 개로 형성된 경우, 제1 개구부(161a)는 패드(132)의 개수에 대응되도록 복수 개가 형성될 수 있다. 한편, 제2 개구부(161b)는 패드(132)의 개수와 무관하게 복수 개로 형성될 수 있다. 후술하겠으나, 후속 공정에서 제1 개구부(161a) 내에는 메인 솔더 범프(도 8i의 180a)가 형성되고, 제2 개구부(161b) 내에는 더미 솔더 범프(도 8i 의 180b)가 형성된다.
한편, 제2 개구부(161b)는 하부에 제2 배선 패턴(136)이 형성된 패시베이션층(140) 부분 상에 형성된다. 제1 배선 패턴(134) 상부에 제2 개구부(161b)를 형성하는 경우, 제1 배선 패턴(134)이 제2 개구부(161b)보다 작은 폭과 간격으로 복수 개로 배치되므로 제1 배선 패턴(134) 상부에서 패시베이션층(140)에 약간의 단차가 발생할 수 있다. 따라서, 제2 개구부(161b)를 패터닝하기 위한 포토레지스트 공정에서 하부막의 단차에 의해 패터닝 공정이 용이하지 않을 수 있고, 제2 개구부(161b)의 측벽 프로파일이 수직하지 않을 수 있다. 예를 들면, 포토레지스트 패턴(160) 중 상부에 형성되는 제2 개구부(161b) 입구의 폭보다 포토레지스트 패턴(160) 중 하부에 형성되는 제2 개구부(161b) 저면의 폭이 더 크게 형성될 수 있다. 또한, 제2 개구부(161b) 측벽 중앙부에서 리세스(recess) 또는 볼록부(convex portion) 등이 형성될 수도 있다. 이와 같이 제2 개구부(161b)의 수직 프로파일이 균일하지 못한 경우 제2 개구부(161b)의 부피는 산포를 가지며 불균일하게 형성될 수 있다. 또한, 제2 개구부(161b) 내부를 채우기 위한 후속의 도금 공정에서 도금되는 높이도 불균일하여 산포가 발생할 수 있고, 더미 솔더 범프(180b)의 높이가 너무 크거나 너무 작게 형성될 수 있다. 그러나, 제2 배선 패턴(136) 상부에 제2 개구부(161b)를 형성하는 경우, 패시베이션층(140)이 평탄하게 형성되므로 포토레지스트 공정에서 우수한 측벽 프로파일을 가질 수 있고, 제2 개구부(161b)는 전체 높이에 걸쳐 균일한 폭을 가질 수 있다.
도 8e를 참조하면, 포토레지스트 패턴(160)의 제1 및 제2 개구부(161a, 161b)에 의해 노출된 시드층(155) 상에 제1 필라(170a) 및 제2 필라(170b)를 각각 형성한다.
제1 및 제2 필라들(170a, 170b)은 전기 도금 공정(Electroplating) 또는 무전해 도금 공정(Electroless-plating)을 사용하여 형성할 수 있다. 예를 들면, 포토레지스트 패턴(160)이 형성된 기판(110)을 배스(bath) 내에 담그고, 시드층(155)으로부터 제1 및 제2 필라들(170a, 170b)을 성장시키는 전기 도금 공정을 수행할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 필라들(170a, 170b)은 구리, 니켈, 금 또는 이들의 합금으로 이루어지거나, 구리, 니켈 및 금으로부터 선택된 복수의 금속의 다층막 구조일 수 있다.
제1 및 제2 필라들(170a, 170b)은 제1 개구부(161a) 및 제2 개구부(161b) 내부를 완전히 채우지 않고, 일부분만 채우도록 형성할 수 있다.
도 8f를 참조하면, 제1 및 제2 필라들(170a, 170b) 상부에 각각 제1 솔더층(175a) 및 제2 솔더층(175b)을 형성한다. 제1 및 제2 솔더층들(175a, 175b)은 포토레지스트 패턴(160)의 최상면보다 돌출되도록 형성할 수 있다. 선택적으로 제1 및 제2 솔더층들(175a, 175b)은 포토레지스트 패턴(160)의 최상면보다 돌출되지 않도록 혹은 포토레지스트 패턴(160)의 최상면보다 낮게 형성할 수 있다.
제1 및 제2 솔더층들(175a, 175b)은 전기 도금 공정을 사용하여 형성할 수 있다. 예를 들면, 제1 및 제2 솔더층들(175a, 175b)을 형성하기 위하여, 기판(110)을 제1 및 제2 필라들(170a, 170b)을 형성하기 위한 전기 도금 공정에서 사용한 배스와 다른 배스에 넣고, 전기 도금 공정을 수행할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 솔더층들(175a, 175b)은 주석 및 은의 합금일 수 있고, 필요에 따라 구리, 팔라듐, 비스무트, 안티몬 등이 첨가될 수 있다.
도 8g를 참조하면, 도 8f에 도시된 포토레지스트 패턴(160)을 제거한다. 포토레지스트 패턴(160)은 스트립(strip) 공정 또는 애싱(ashing) 공정에 의해 제거될 수 있다.
이에 따라, 제1 필라(170a) 및 제1 솔더층(175a)은 제2 필라(170b) 및 제2 솔더층(175b)로부터 이격될 수 있다.
도 8h를 참조하면, 노출된 시드층(155) 및 배리어층(150)을 순차적으로 제거하여, 제1 필라(170a) 및 제1 솔더층(175a) 하부에 제1 시드층(155a) 및 제1 배리어층(150a)를 잔류시키고 제2 필라(170b) 및 제2 솔더층(175b) 하부에 제2 시드층(155b) 및 제2 배리어층(150b)를 잔류시킨다. 상기 제거 공정은 습식 식각 공정 또는 건식 식각 공정에 의해 수행될 수 있다.
이후, 제1 및 제2 필라들(170a, 170b)의 표면 상에 형성된 자연 산화막(도시되지 않음)을 제거하는 공정을 더 수행할 수 있다. 예를 들면, 액상의 플럭스(flux)를 도포함에 따라, 상기 자연 산화막이 제거되고 후속 공정에서 제1 및 제2 필라들(170a, 170b)의 표면에서 제1 및 제2 솔더층들(175a, 175b)이 잘 녹아 표면을 덮을 수 있도록 젖음성(wettability)를 개선할 수 있다. 선택적으로 개미산(Formic Acid) 또는 질소가스(N2) 등의 가스를 주입하여 자연 산화막을 제거하는 플럭스 리스(Fluxless) 공정으로 진행될 수 있다.
도 8i를 참조하면, 기판(110)에 리플로우(reflow) 공정을 수행할 수 있다. 이에 따라, 제1 및 제2 솔더층들(175a, 175b)이 녹아 제1 리플로우 솔더층(175a') 및 제2 리플로우 솔더층(175b')이 형성될 수 있다. 상기 리플로우 공정은 약 200℃ 내지 300℃의 온도에서 수행될 수 있다.
상기 리플로우 공정을 수행하는 과정에서, 제1 및 제2 리플로우 솔더층들(175a', 175b')은 표면 장력에 의하여 상대적으로 표면적이 적은 반구(hemisphere) 형상으로 재형성(reshape)될 수 있다.
이에 따라, 제1 필라(170a) 및 제1 리플로우 솔더층(175a')을 포함하는 메인 솔더 범프(180a)가 형성된다. 메인 솔더 범프(180a)는 제1 리플로우 솔더층(175a')이 제1 필라(170a) 측벽으로부터 일부 돌출하도록 형성될 수 있다. 또한, 제1 리플로우 솔더층(175a') 및 제1 필라(170a)의 계면에는 금속간 화합물(Inter-Metallic Compound: IMC)(도시되지 않음)이 형성될 수 있다. 메인 솔더 범프(180a)는 약 수 내지 수십 마이크로미터의 높이 및 폭을 가지도록 형성될 수 있다.
제2 필라(170b) 및 제2 리플로우 솔더층(175b')을 포함하는 더미 솔더 범프(180b)가 형성된다. 더미 솔더 범프(180b)는 메인 솔더 범프(180a)와 유사한 형상으로 형성될 수 있다.
본 발명에 따르면, 제2 배선 패턴(136) 상부의 패시베이션층(140)은 평탄하게 형성되므로, 제2 배선 패턴(136) 상부에 제2 개구부(161b)를 형성하기 위한 포토레지스트 공정에서 제2 개구부(161b)가 균일한 측벽 프로파일을 갖도록 형성될 수 있다. 따라서, 제2 개구부(161b) 내부에 형성되는 제2 필라(170b) 및 제2 리플로우 솔더층(175b')을 균일한 높이로 형성할 수 있다. 상기 반도체 장치(100)는 신뢰성이 우수하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10: 반도체 장치 패키지 11: 인쇄 회로 기판
12: 솔더볼 13: 밀봉재
100: 반도체 장치 110: 기판
112: 집적 회로부 114, 120: 층간 절연막
122: 내부 배선 패턴 124: 콘택 플러그
132: 패드 134: 제1 배선 패턴
136: 제2 배선 패턴 140: 패시베이션층
150, 150a, 150b: 배리어층 155, 155a, 155b: 시드층
160: 포토레지스트 패턴 161a, 161b: 개구부
170a, 170b: 필라 175a, 175b: 솔더층
175a′, 175b′: 리플로우 솔더층 180a: 메인 솔더 범프
180b: 더미 솔더 범프

Claims (10)

  1. 집적 회로부가 형성된 기판;
    상기 기판 상에서 상기 집적 회로부와 전기적으로 연결되는 메인 솔더 범프; 및
    상기 기판 상에서 상기 집적 회로부와 전기적으로 연결되지 않으며, 그 하부에 형성된 배선 패턴의 폭보다 작은 폭을 갖는 더미 솔더 범프를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 더미 솔더 범프의 하부는 실질적으로 평탄한 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 더미 솔더 범프는 순차적으로 적층된 필라 및 리플로우 솔더층을 포함하고,
    상기 필라는 실질적으로 수직한 측벽을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 더미 솔더 범프는 상기 배선 패턴과 수직적으로 오버랩(overlap)되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 집적 회로부를 덮는 층간 절연막; 및
    상기 층간 절연막 상에 형성되는 패드를 더 포함하고,
    상기 배선 패턴은 상기 층간 절연막 상에 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 층간 절연막 상에서 상기 패드의 일부 및 상기 배선 패턴을 덮는 패시베이션층을 더 포함하는 반도체 장치.
  7. 제6항에 있어서, 상기 패시베이션층은 상기 배선 패턴 전면을 덮고, 상기 더미 솔더 범프는 상기 패시베이션층 상부에 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 그 상부에 상기 더미 솔더 패턴이 형성되는 상기 패시베이션층 부분의 상면은 실질적으로 평탄한 것을 특징으로 하는 반도체 장치.
  9. 제5항에 있어서, 상기 패시베이션층은 상기 패드의 일부 및 상기 배선 패턴의 일부를 노출하며,
    상기 노출된 패드 부분 상에 상기 메인 솔더 범프가 형성되고,
    상기 노출된 배선 패턴 부분 상에 상기 더미 솔더 범프가 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상부에 상기 더미 솔더 패턴이 형성되는 상기 배선 패턴 부분의 상면은 실질적으로 평탄한 것을 특징으로 하는 반도체 장치.
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