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KR101695353B1 - 반도체 패키지 및 반도체 패키지 모듈 - Google Patents

반도체 패키지 및 반도체 패키지 모듈 Download PDF

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KR101695353B1
KR101695353B1 KR1020100097418A KR20100097418A KR101695353B1 KR 101695353 B1 KR101695353 B1 KR 101695353B1 KR 1020100097418 A KR1020100097418 A KR 1020100097418A KR 20100097418 A KR20100097418 A KR 20100097418A KR 101695353 B1 KR101695353 B1 KR 101695353B1
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solder
bumps
pillar
connection
semiconductor chip
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조문기
박정우
이의형
박선희
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삼성전자 주식회사
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/17515—Bump connectors having different functions
    • H01L2224/17517—Bump connectors having different functions including bump connectors providing primarily mechanical support
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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Abstract

범프를 통하여 회로 기판과 연결되는 반도체 패키지가 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지는, 복수개의 접속 패드가 노출되도록 형성된 반도체 칩; 상기 각 접속 패드 상에 형성되며, 제1 필라부 및 상기 제1 필라부 상측에 형성되는 제1 솔더부를 포함하는 연결용 범프들; 상기 접속 패드 주변에서 상기 접속 패드의 상부 표면 보다 높은 위치에 형성되며, 솔더 유도부가 형성되어 있는 제2 필라부 및 상기 제2 필라부 상측에 형성되는 제2 솔더부를 포함하는 지지용 범프들;을 포함한다.

Description

반도체 패키지 및 반도체 패키지 모듈{Semiconductor package and semiconductor package module}
본 발명은 반도체 패키지 및 이를 포함하는 반도체 패키지 모듈에 관한 것으로서, 더욱 상세하게는, 범프에 의해 반도체 칩을 외부 장치와 연결하는 반도체 패키지 및 이를 포함하는 반도체 패키지 모듈에 관한 것이다.
최근 전자 산업의 발달에 따라 전자 부품의 고성능화, 고기능화, 소형화가 요구되고 있으며, 이에 따라 반도체 패키지에서도 고집적화, 박형화, 미세회로 패턴화가 요구되고 있다. 전자 부품의 표면 실장 기술에 있어서, 반도체 칩과 인쇄 회로 기판의 전기적 연결을 위해 플립 칩(flip-chip) 본딩 방식이 사용되고 있다. 또한, 반도체 칩이 점차 소형화됨에 따라 인쇄 회로 기판과 연결되는 부분인 범프(bump)의 어레이(array)가 파인 피치(fine pitch)의 형태로 변화하고 있다.
본 발명이 이루고자 하는 기술적 과제는, 파인 피치의 범프를 포함하는 반도체 패키지를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 반도체 칩의 실장 안정성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 복수개의 접속 패드가 노출되도록 형성된 반도체 칩; 상기 각 접속 패드 상에 형성되며, 제1 필라부 및 상기 제1 필라부 상측에 형성되는 제1 솔더부를 포함하는 연결용 범프들; 상기 접속 패드 주변에서 상기 접속 패드의 상부 표면 보다 높은 위치에 형성되며, 솔더 유도부가 형성되어 있는 제2 필라부 및 상기 제2 필라부 상측에 형성되는 제2 솔더부를 포함하는 지지용 범프들;을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 지지용 범프들은, 제1 방향을 따라 제1 피치로 배치되고 제2 방향을 따라 상기 제1 피치보다 큰 제2 피치로 배치되며, 상기 제2 방향으로 솔더 유도부가 형성되어 있다.
본 발명의 일부 실시예들에 있어서, 상기 솔더 유도부는, 상기 제2 필라부의 외주를 따라 형성되고, 상기 제2 필라부의 중앙을 향해 함입된 오목부의 형상이다.
본 발명의 일부 실시예들에 있어서, 상기 솔더 유도부는 상기 제2 필라부를 따라 상하로 연장된다.
본 발명의 일부 실시예들에 있어서, 상기 연결용 범프들 및 상기 지지용 범프들의 상부면은 상기 반도체 칩의 하면으로부터 동일한 높이에 형성된다.
본 발명의 일부 실시예들에 있어서, 상기 연결용 범프들 및 상기 지지용 범프들은 상기 반도체 칩의 하면으로부터 동일한 높이로 형성된다.
본 발명의 일부 실시예들에 있어서, 상기 제2 솔더부는, 상기 솔더 유도부 내로 연장되고 구형 또는 타원구형의 형상이다.
본 발명의 일부 실시예들에 있어서, 상기 제2 솔더부는, 상기 제2 필라부의 상부면으로부터의 두께와 상기 제2 필라부의 측벽으로부터 두께가 상이하다.
본 발명의 일부 실시예들에 있어서, 상기 제1 필라부는 다각형 기둥 또는 원기둥 형상이다.
본 발명의 일부 실시예들에 있어서, 상기 연결용 범프들 및 상기 지지용 범프들은 상기 반도체 칩 상에 어레이 구조를 이루어 서로 인접하게 위치한다.
본 발명의 일부 실시예들에 있어서, 상기 연결용 범프들은 상기 반도체 칩의 중앙부에 위치하고, 상기 지지용 범프들은 상기 반도체 칩의 주변부에 위치한다.
본 발명의 일부 실시예들에 있어서, 상기 솔더 유도부는, 상기 제2 필라부의 상기 주변부를 향하는 측벽에 형성된다.
본 발명의 일부 실시예들에 있어서, 상기 지지용 범프는, 상기 반도체 칩 상의 패시베이션(passivation) 층 상에 형성된다.
본 발명의 일부 실시예들에 있어서, 상기 연결용 범프들 및 상기 지지용 범프들은 그 하부에 도전층이 형성된다.
본 발명의 일부 실시예들에 있어서, 상기 제1 솔더부 및 상기 제2 솔더부는, 은(Ag), 주석(Sn), 구리(Cu), 니켈(Ni), 금(Au), 백금(Pt) 및 납(Pb)으로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금이다.
본 발명의 일부 실시예들에 있어서, 상기 제1 필라부 및 상기 제2 필라부는, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금이다.
본 발명의 일부 실시예들에 있어서, 상기 반도체 패키지는 플립 칩(flip-chip) 패키지이다.
본 발명의 일부 실시예들에 있어서, 상기 반도체 패키지는, 두 개 이상의 반도체 패키지들이 적층된 패키지 온 패키지(package on package, POP)이다.
본 발명의 다른 실시예에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 반도체 칩; 상기 반도체 칩 상에 형성되며, 제1 방향을 따라 제1 피치로 배치되고 제2 방향을 따라 상기 제1 피치보다 큰 제2 피치로 배치되며, 상기 제2 방향으로 솔더 유도부가 형성되어 있는 필라부 및 상기 솔더 유도부 내로 연장되며 상기 필라부 상측에 형성되는 솔더부를 포함하는 반도체 패키지용 범프들;을 포함한다.
본 발명의 일 실시예에 따른 반도체 패키지 모듈이 제공된다. 상기 반도체 패키지 모듈은, 복수개의 제1 접속 패드가 형성된 인쇄 회로 기판; 복수개의 제2 접속 패드가 노출되도록 형성된 반도체 칩; 상기 각 제2 접속 패드 상에 형성되며, 제1 필라부 및 상기 제1 필라부 상측에 형성되며 상기 제1 접속 패드와 연결되는 제1 솔더부를 포함하는 연결용 범프들; 상기 제2 접속 패드 주변에서 상기 제2 접속 패드의 상부 표면 보다 높은 위치에 형성되며, 외주를 따라 솔더 유도부가 형성되어 있는 제2 필라부 및 상기 솔더 유도부를 포함하여 상기 제2 필라부 상측에 형성되는 제2 솔더부를 포함하는 지지용 범프들;을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 연결용 범프들 및 상기 지지용 범프들의 상부면은 상기 반도체 칩의 하면으로부터 동일한 높이에 형성된다.
본 발명의 반도체 패키지에 따르면,　특정 방향으로 붕괴(collapse)가 유도된 지지용 범프에 의해 범프들 사이에 높이의 차이가 발생되는 것을 방지할 수 있다. 따라서, 반도체 칩의 실장의 신뢰성이 향상될 수 있다.
또한, 본 발명의 반도체 패키지에 따르면, 범프들 사이에 브릿지(bridge)가 발생하지 않아, 파인 피치의 범프를 형성할 수 있다. 따라서, 반도체 패키지의 소형화가 가능하다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시예들에 따른 반도체 패키지의 범프들을 도시하는 사시도들이다.
도 4 내지 도 11은 도 2의 반도체 패키지의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 평면도들이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 보여주는 블록도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 패키지를 포함하는 전자 시스템을 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다.　 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.　 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
반도체 패키지는 웨이퍼 레벨 패키지(Wafer Level Package, WLP), 칩 스케일 패키지(Chip Scale Package, CSP) 등과 같이, 전극이 형성된 반도체 칩 상에 패시베이션 층 및 재배선층(redistribution layer) 등을 형성함으로써 제조된다. 또한, 인쇄 회로 기판 등과 같은 외부 장치와의 전기적인 연결을 위하여, 재배선층에는 범프들이 형성된다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 개략적인 평면도이다.
도 1을 참조하면, 접속 패드들(110), 연결용 범프들(140a) 및 지지용 범프들(140b)이 일면에 형성된 반도체 칩(100이 제공될 수 있다. 상기 반도체 칩(100)은 활성면을 구비하는 반도체 소자를 포함할 수 있다. 상기 반도체 칩(100) 상에 접속 패드들(110)이 형성될 수 있다. 상기 접속 패드(110) 상에는 상기 반도체 칩(100)을 인쇄 회로 기판과 같은 외부 장치(미도시)와 전기적으로 연결하는 연결용 범프들(140a)이 형성될 수 있다. 상기 연결용 범프들(140a)의 주변에는 상기 반도체 칩(100)이 외부 장치에 연결되는 경우, 반도체 칩(100)을 지지하기 위한 지지용 범프들(140b)이 형성될 수 있다.
상기 반도체 칩(100)은 반도체 소자(미도시)를 포함할 수 있다. 상기 반도체 소자는 DRAM(dynamic random access memory) 소자, SRAM(static random access memory) 소자, 상전이 메모리(phase-change random access memory, PRAM) 소자, 및 플래시(flash) 메모리 소자와 같은 메모리 소자 또는 로직(logic) 소자와 같은 비메모리 소자일 수 있다. 더욱 상세하게는, 상기 반도체 소자는 트랜지스터, 저항 및 배선을 포함할 수 있다. 또한, 반도체 패키지 또는 반도체 소자의 보호를 위한 요소들 예컨대 패시베이션(passivation) 층이 형성되어 있을 수 있다.
상기 접속 패드(110)는 도전성 물질을 포함할 수 있다. 상기 접속 패드(110)는 재배선층일 수 있다. 도면에는 도시되지 않았으나, 상기 접속 패드(110)는 반도체 칩(100) 내부의 반도체 소자의 도전 영역과 전기적으로 연결될 수 있다. 상기 접속 패드(110)는 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 물리 기상 증착법(Physical Vapor Deposition, PVD) 등의 증착 방법에 의한 증착 및 패터닝된 포토레지스트 패턴을 이용한 식각에 의해 형성될 수 있다.
상기 연결용 범프들(140a)은 상기 반도체 칩(100)의 일 부분 상에 배치될 수 있다. 상기 연결용 범프들(140a)은 상기 반도체 칩(100) 상의 중앙부에 위치할 수 있다. 상기 연결용 범프들(140a)는 상기 접속 패드(110) 상에 형성되며, 높은 전기 전도성 및 열전도성을 가지는 도전성 물질을 포함할 수 있다. 상기 연결용 범프(140a)는, 외부 장치와 연결하기 위한 접속 패드(110)와 같은 접속용 전극의 높이를 상향하고, 전기적 접속이 용이하게 하는 역할을 수행할 수 있다. 상기 연결용 범프들(140a)은 상기 접속 패드(110)와 오믹 콘택(ohmic contact)을 이룰 수 있다.
상기 지지용 범프들(140b)은 상기 반도체 칩(100) 상의 주변부 및 상기 연결용 범프들(140a)이 형성되지 않은 영역에 형성될 수 있다. 상기 지지용 범프들(140b)은 반도체 칩(100)이 외부 장치(미도시)에 실장되는 경우, 안정적인 실장을 위해 형성될 수 있다. 상기 지지용 범프들(140b)은 상기 연결용 범프들(140a)과 동일한 물질로 형성될 수 있으며, 동일한 공정 단계에서 형성될 수 있다.
상기 연결용 범프들(140a) 및 상기 지지용 범프들(140b)은 복수의 열을 이루어 배치될 수 있다. 예를 들어, 상기 연결용 범프들(140a)이 반도체 칩(100)의 중앙부에 2 열로 배열되고, 상기 지지용 범프들(140b)이 반도체 칩(100)의 주변부에 복수의 열로 배열될 수 있다. 상기 연결용 범프들(140a) 및 상기 지지용 범프들(140b)은 전체로서 열과 행을 구비한 어레이(array) 구조를 이룰 수 있다.
도 2는 본 발명에 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다. 도 2는 도 1의 절단선 I-I'를 따라 취해진 단면도를 도시한다.
도 2를 참조하면, 반도체 칩(100) 상에 접속 패드(110) 및 패시베이션 층(120)이 형성된 반도체 패키지(1000)가 제공될 수 있다. 상기 패시베이션 층(120)은 상기 접속 패드(110)가 형성된 영역 상의 개구(opening)를 제외한 영역에 형성될 수 있다. 연결용 범프(140a)가 상기 접속 패드(110) 상에 형성될 수 있다. 상기 연결용 범프(140a)는 제1 필라부(142a) 및 제1 솔더부(144a)를 포함할 수 있다. 지지용 범프(140b)가 상기 패시베이션 층(120) 상에 형성될 수 있다. 상기 지지용 범프(140b)는 제2 필라부(142b) 및 제2 솔더부(144b)를 포함할 수 있다. 시드층(130)이 상기 연결용 범프(140a) 및 지지용 범프(140b)의 하부에 형성될 수 있다.
상기 연결용 범프(140a)의 제1 필라부(142a)는 원기둥 또는 다각형 기둥 형상을 가질 수 있다. 상기 연결용 범프(140a)의 제1 솔더부(144a)는 제1 필라부(142a) 상에 형성될 수 있으며, 반구형의 형상 또는 구형의 일부의 형상일 수 있다.
상기 지지용 범프(140b)의 제2 필라부(142b)는 일 측에 솔더 유도부(A)가 형성될 수 있다. 상기 솔더 유도부(A)는 상기 지지용 범프(140b)의 제2 필라부(142b)의 외주를 따라 형성되며, 상기 제2 필라부(142b)의 중앙을 향해 함입된 오목부의 형상일 수 있다. 따라서, 상기 지지용 범프(140b)의 제2 필라부(142b)는, 도시된 바와 같이, 상기 연결용 범프(140a)의 제1 필라부(142a)보다 작은 폭을 가질 수 있다. 상기 지지용 범프(140b)의 제2 솔더부(144b)는 구형 또는 타원구형의 일부의 형상일 수 있으며, 상기 제2 필라부(142b)의 상기 솔더 유도부(A) 내로 연장되도록 형성될 수 있다. 이는 상기 제2 솔더부(144b)가 상기 제2 필라부(142b)의 솔더 유도부(A)를 따라 일 측으로 붕괴되어 형성될 수 있기 때문이다. 상기 연결용 범프(140a) 및 상기 지지용 범프(140b)의 형상은 도 3a 및 도 3b를 참조하여 하기에 상세히 설명한다.
상기 연결용 범프(140a)의 제1 필라부(142a) 및 상기 지지용 범프(140b)의 제2 필라부(142b)는 동일한 두께일 수 있다. 또한, 상기 연결용 범프(140a) 및 지지용 범프(140b)는, 상기 반도체 칩(100)의 하면을 기준으로, 높이가 동일할 수 있다. 즉, 솔더부들(144a, 144b)의 상부면이 동일한 높이에 위치할 수 있다.
상기 반도체 칩(100)은 상부에 소정 높이의 반도체 소자(미도시)를 포함할 수 있다. 상기 반도체 소자는 반도체 기판(미도시) 상에 형성될 수 있다. 상기 반도체 기판은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 상기 반도체 기판은 벌크 웨이퍼(bulk wafer) 또는 에피텍셜(epitaxial)층을 포함할 수도 있다. 또한, 상기 반도체 기판은 SOI(Silicon On Insulator) 기판을 포함할 수 있다.
상기 접속 패드(110)는 도전성 물질을 포함할 수 있다. 상기 접속 패드(110)는 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 및 이들의 실리사이드 중 어느 하나 또는 하나 이상을 포함할 수 있다.
상기 연결용 범프(140a) 및 지지용 범프(140b)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 필라부들(142a, 142b) 및 솔더부들(144a, 144b)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금으로 이루어질 수 있다.
본 발명에 따른 반도체 패키지(1000)는, 패시베이션 층(120)에 의해 단차가 형성된 반도체 칩(100) 상에 연결용 범프(140a) 및 지지용 범프(140b)을 형성하는 경우에도, 상부면이 동일한 높이에 형성될 수 있다. 따라서, 인쇄 회로 기판과 같은 외부 장치와 연결되는 경우, 본딩이 용이해질 수 있으며 실장 불량을 예방할 수 있다. 또한, 상기 지지용 범프(140b)의 제2 필라부(142b)는 일 측에 솔더 유도부가 형성되어 이에 의해, 제2 솔더부(144b)의 형성 시 일 방향으로 붕괴(collapse)가 유도되므로 인접한 범프들(140a, 140b) 사이의 전기적 단락을 방지할 수 있다. 따라서, 파인 피치(fine pitch)의 범프 형성이 가능해진다.
도 3a 내지 도 3d는 본 발명의 실시예들에 따른 반도체 패키지의 범프들을 도시하는 사시도들이다.
도 3a를 참조하면, 연결용 범프(140a)가 제공된다. 상기 연결용 범프(140a)는 제1 필라부(142a) 및 제1 솔더부(144a)로 구성될 수 있다.
상기 제1 필라부(142a)는 도시된 바와 같이 사각 기둥 형상일 수 있다. 변형된 실시예에서, 상기 제1 필라부(142a)는 원기둥 또는 다각형 기둥 형상일 수 있다. 상기 제1 솔더부(144a)는 상기 제1 필라부(142a) 상에 형성될 수 있다.
상기 제1 솔더부(144a)는 일정 곡률을 갖는 구형의 일부 또는 반구형일 수 있다. 상기 제1 필라부(142a) 및 제1 솔더부(144a)는 서로 두께가 비슷하거나 어느 한 쪽이 길 수 있으며, 도면에 도시된 것에 한정되지 않는다.
도 3b를 참조하면, 지지용 범프(140b)가 제공된다. 상기 지지용 범프(140b)는 제2 필라부(142b) 및 제2 솔더부(144b)로 구성될 수 있다.
상기 제2 필라부(142b)는 일 측면에 솔더 유도부(A)가 형성된 사각 기둥 형상일 수 있다. 즉, 일 측면에 오목부를 이루는 솔더 유도부(A)가 형성될 수 있다. 따라서, 상기 제2 필라부(142b)의 중심부(C)는 주변부(P)보다 좁은 폭을 가지도록 형성될 수 있다. 변형된 실시예에서, 상기 제2 필라부(142b)는 일 측에 솔더 유도부(A) 가 형성된 원기둥 또는 다각형 기둥 형상일 수 있다. 상기 솔더 유도부(A)는 제2 필라부(142b)의 상면 및/또는 하면까지 연장될 수 있다. 또는, 상기 솔더 유도부(A)는 제2 필라부(142b)의 상면에서 시작되어 제2 필라부(142b)의 하면에 이르지 않도록 짧게 형성될 수도 있다.
상기 제2 솔더부(144b)는 상기 제2 필라부(142b) 상에 구형 또는 타원구형의 일부의 형상으로 형성될 수 있다. 상기 제2 솔더부(144b)는 상기 솔더 유도부(A)를 따라 상기 제2 필라부(142b)의 측벽으로 연장된 형상일 수 있다. 즉, 상기 솔더 유도부(A) 내로 연장된 형상일 수 있다.
도 3a 및 도 3b를 함께 참조하면, 상기 연결용 범프(140a)의 제1 필라부(142a) 및 상기 지지용 범프(140b)의 제2 필라부(142b)의 두께는 동일하거나 비슷할 수 있다. 상기 지지용 범프(140b)의 제2 솔더부(144b)의 두께는, 연결용 범프(140a)의 제1 솔더부(144a)와 비교하여, 일정 높이 예를 들어, 5 ㎛ 내지 10 ㎛ 작게 형성될 수 있다.
도 3c 및 도 3d를 참조하면, 본 발명의 다른 실시예들에 따른 지지용 범프(140b)가 제공된다. 상기 지지용 범프(140b)는 제2 필라부(142b) 및 제2 솔더부(144b)로 구성될 수 있다.
도 3c의 지지용 범프(140b)는, 제2 필라부(142b)의 대향하는 양 측면에 솔더 유도부(A)들이 형성될 수 있다. 제2 솔더부(144b)는 상기 솔더 유도부(A)들을 따라 양 방향으로 연장된 형상일 수 있다.
도 3d의 지지용 범프(140b)는, 제2 필라부(142b)의 네 방향의 측면에 솔더 유도부(A)들이 형성될 수 있다. 제2 솔더부(144b)는 상기 솔더 유도부(A)들을 따라 네 방향으로 연장된 형상일 수 있다.
도 4 내지 도 11은 도 2의 반도체 패키지의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 일 면에 접속 패드(110)가 형성된 반도체 칩(100)이 제공될 수 있다. 상기 접속 패드(110)가 형성된 면은 반도체 칩(100) 내의 반도체 소자(미도시)의 활성면일 수 있다. 상기 접속 패드(110)는 상기 반도체 칩(100)을 외부 장치(미도시)와 전기적으로 연결하기 위해 형성될 수 있다. 상기 접속 패드(110)는 재배선층의 일부일 수 있다. 상기 접속 패드(110)는 상기 반도체 칩(100) 내부의 도전 영역(미도시)과 전기적으로 연결될 수 있다.
상기 접속 패드(110)는 예컨대 알루미늄(Al)일 수 있다. 상기 접속 패드(110)는 예를 들어, 스퍼터링(sputtering) 또는 열적 증발법(thermal evaporation)에 의해 상기 알루미늄(Al)을 증착하고, 마스크를 사용한 패터닝 및 식각 공정을 이용하여 형성될 수 있다. 도면에는 도시되지 않았으나, 상기 접속 패드(110)는 반도체 칩(100) 내부의 반도체 소자의 도전 영역과 전기적으로 연결되도록 형성될 수 있으며, 상기 접속 패드(110) 주변의 반도체 칩(100) 상에는 절연층이 형성될 수 있다.
도 5를 참조하면, 반도체 칩(100) 상에 패시베이션 층(120)이 형성될 수 있다. 상기 패시베이션 층(120)은 반도체 칩(100)의 활성면을 보호하는 역할을 수행할 수 있다. 또한, 상기 패시베이션 층(120)은 외부로부터 전달되는 응력(stress)을 완충하는 작용을 수행할 수 있다.
상기 패시베이션 층(120)은 접속 패드(110) 영역에 개구가 형성되도록, 상기 접속 패드(110) 상에는 형성되지 않을 수 있다. 상기 패시베이션 층(120)은 절연성 수지, 예를 들어 감광성 폴리이미드(Photo Sensitive Polyimide, PSPI)와 같은 폴리이미드계 물질일 수 있다. 상기 패시베이션 층(120)이 감광성 폴리이미드인 경우, 스핀 코팅(spin coating)에 의해 증착할 수 있으며, 별도의 포토 레지스트층의 형성 없이도, 노광에 의해 상기 개구를 형성하는 패터닝 공정이 수행될 수 있다.
도 6을 참조하면, 패시베이션 층(120) 및 접속 패드(110) 상에 시드층(130)이 형성될 수 있다. 상기 시드층(130)은 예를 들어, 이중층으로 구성될 수 있다. 상부에 배치되는 시드층(130)은 후속에서 전해 도금 공정을 사용하는 경우, 도금되는 금속이 용이하게 성장할 수 있도록 시드(seed)로 작용할 수 있다. 또한, 접속 패드(110) 상에 위치하는 하부의 시드층(130)은 상기 상부 시드층(130)의 확산을 차단하는 역할을 할 수 있다.
상기 시드층(130)은 티타늄(Ti), 구리(Cu), 티타늄 텅스텐(TiW)에서 선택된 어느 하나를 포함할 수 있다. 또는, 전술한 바와 같이, Ti/Cu, TiW/Cu와 같이 이중층으로 구성될 수 있다. 상기 시드층(130)은 CVD, PVD 또는 원자층 증착법(Atomic Layer Deposition, ALD)에 의해 형성될 수 있다.
도 7을 참조하면, 시드층(130) 상에 마스크층(135)이 형성될 수 있다. 상기 마스크층(135)은 도 2의 연결용 범프(140a) 및 지지용 범프(140b)가 형성될 위치를 오픈하도록 형성될 수 있다. 상기 마스크층(135)은 포토 레지스트층일 수 있다. 이 경우, 상기 마스크층(135)은, 포토 레지스트를 전면에 소정 두께로 형성한 후, 노광 및 현상에 의해 패터닝되어 형성될 수 있다.
도 7을 도 2와 함께 참조하면, 상기 마스크층(135)은 도 2의 반도체 패키지(1000)에서 연결용 범프(140a)가 형성될 영역, 즉 접속 패드(110)가 형성된 영역 상에, 원형 또는 다각형의 단면을 갖는 개구가 형성될 수 있다. 상기 마스크층(135)은 지지용 범프(140b)가 형성될 영역 상에는, 일 측에 오목부를 포함하는 원형 또는 다각형의 단면을 갖는 개구가 형성될 수 있다.
상기 연결용 범프(140a) 및 지지용 범프(140b)의 형성을 위한 개구의 크기는 서로 비슷할 수 있다. 즉, 단면이 사각형인 경우, 지지용 범프(140b)를 위한 개구의 오목부가 형성된 일 측면을 제외한 다른 면들의 폭은 연결용 범프(140a)를 위한 개구의 폭과 유사하거나 동일할 수 있다. 또는, 단면이 원인 경우, 지지용 범프(140b)를 위한 개구의 오목부를 지나지 않는 지름은 연결용 범프(140a)를 위한 개구의 지름과 유사하거나 동일할 수 있다. 상기 마스크층(135)의 높이는 범프들(140a, 140b)의 높이를 결정하게 되며, 예를 들어, 약 50 ㎛ 정도일 수 있다.
도 8을 참조하면, 마스크층(135)의 개구 내의 시드층(130) 상에 제1 도전성 물질(142)이 형성된다. 상기 제1 도전성 물질(142)은 연결용 범프(140a, 도 2 참조)의 제1 필라부(142a) 및 지지용 범프(140b, 도 2 참조)의 제2 필라부(142b)를 형성하게 된다.
상기 필라부들(142a, 142b)은 범프들(140a, 140b)의 미세 피치화를 가능하게 하고, 반도체 칩(100)과의 외부 장치(미도시) 사이의 신호 전달을 가능하게 할 수 있다. 또한, 반도체 칩(100)과 외부 장치(미도시) 사이의 거리를 확보할 수 있게 하며, 방열 기능을 수행할 수 있다.
지지용 범프(140b)의 제2 필라부(142b)를 형성하는 제1 도전성 물질(142)은 연결용 범프(140a)의 제1 필라부(142a)를 형성하는 제1 도전성 물질(142)보다 그 상부면이 높게 형성될 수 있다. 이는 패시베이션 층(120)으로 인한 단차에 기인한 것으로, 연결용 범프(140a)의 제1 필라부(142a)가 형성되는 영역 상에는 상기 패시베이션 층(120)이 형성되지 않기 때문이다. 또한, 상기 필라부들(142a, 142b)의 단면의 면적이 서로 다른 경우, 동일한 증착 시간 동안 증착이 이루어짐에 따라 상부면의 높이가 달라질 수 있다.
상기 제1 도전성 물질(142)의 상부면은 상기 마스크층(135)의 높이보다 낮게 형성될 수 있다. 상기 제1 도전성 물질(142)은 전해 도금, CVD, 또는 PVD를 사용하여 형성될 수 있다. 상기 제1 도전성 물질(142)은 예를 들어, 구리(Cu)일 수 있다.
도 9를 참조하면, 제1 도전성 물질(142) 상에 제2 도전성 물질(144)이 형성될 수 있다. 상기 제2 도전성 물질(144)은 연결용 범프(140a)의 제1 솔더부(144a) 및 지지용 범프(140b)의 제2 솔더부(144b)를 형성하게 된다. 상기 제2 도전성 물질(144)은 상기 솔더부들(144a, 144b)을 형성함으로써, 제1 도전성 물질(142)의 확산, 부식 및 산화를 방지하는 역할을 수행할 수 있다.
지지용 범프(140b)의 제2 솔더부(144b)를 형성하는 제2 도전성 물질(144)은 연결용 범프(140a)의 제1 솔더부(144a)를 형성하는 제2 도전성 물질(144)보다 그 상부면이 높게 형성될 수 있다. 이는 상기 제1 도전성 물질(142)의 상부면의 높이가 상이한 것에 따른 것이다. 이에 의해, 상기 지지용 범프(140b)의 제2 솔더부(144b)를 형성하는 제2 도전성 물질(144)은 마스크층(135) 상으로도 형성될 수 있으며, 마스크층(135) 상에서 측면으로 확장된 형태일 수 있다. 또한, 솔더 유도부(A, 도 10 참조)가 형성된 개구를 갖는 마스크층(135)의 형상으로 인하여, 상기 지지용 범프(140b)의 제2 솔더부(144b)는 상기 솔더 유도부(A)가 형성된 일 방향으로 더 확장된 형태를 가질 수 있다.
상기 제2 도전성 물질(144)은 전해 도금, 무전해 도금, CVD, 또는 PVD를 이용하여 형성될 수 있다. 상기 제2 도전성 물질(144)은 구리(Cu), 니켈(Ni), 은(Ag), 금(Au), 납(Pb), 백금(Pt) 및 주석(Sn)으로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금을 포함할 수 있다. 예를 들어, 주석-은(Sn-Ag), 구리-니켈-리드(Cu-Ni-Pb), 구리-니켈-금(Cu-Ni-Au), 구리-니켈(Cu-Ni), 니켈-금(Ni-Au) 또는 니켈-은(Ni-Ag) 중 어느 하나일 수 있다.
도 10을 참조하면, 마스크층(135)이 제거될 수 있다. 상기 마스크층(135)은 건식 식각 또는 습식 식각 공정에 의해 제거될 수 있다. 예를 들어, 상기 마스크층(135)이 포토 레지스트인 경우, 에싱(ashing) 및 세정으로 이루어지는 스트립(strip) 공정을 이용하여 제거할 수 있다.
상기 마스크층(135)이 제거된 후, 연결용 범프(140a) 및 지지용 범프(140b)가 시드층(130) 상에 형성된 구조가 얻어질 수 있다. 상기 연결용 범프(140a) 및 지지용 범프(140b)는 상기 반도체 칩(100)의 하면으로부터 다른 높이로 형성될 수 있다. 또한, 상기 연결용 범프(140a) 및 지지용 범프(140b)의 솔더부들(144a, 144b)은 서로 다른 형상을 가질 수 있다.
도 11을 참조하면, 연결용 범프(140a) 및 지지용 범프(140b)의 하부를 제외한 영역의 시드층(130)이 제거될 수 있다. 상기 시드층(130)은 건식 식각 예를 들어, 반응성 이온 식각법(Reactive Ionic Etch, RIE)에 의해 제거될 수 있다.
다음으로, 리플로우(reflow) 공정이 수행될 수 있다. 상기 리플로우 공정은 솔더부들(144a, 144b)을 최종적으로 형성하기 위한 개별 공정일 수 있다. 변형된 실시예에서, 상기 리플로우 공정은 상기 솔더부들(144a, 144b)을 외부 장치와 본딩하기 위한 솔더링(soldering) 공정일 수 있다. 상기 리플로우 공정은 상기 솔더부들(144a, 144b)의 용융점(melting point) 이상의 온도, 예컨대 260℃ 이상의 온도에서 수행될 수 있다. 상기 리플로우 공정은 상압에서 수행될 수 있으며, 질소(N2) 분위기에서 수행될 수 있다. 상기 리플로우 공정은 수 분간, 예를 들어 1분 내지 2분간 수행될 수 있다.
상기 리플로우 공정 후에, 최종적으로 도 2의 반도체 패키지(1000)가 형성될 수 있다. 리플로우 시, 솔더부들(144a, 144b)은 용융되어 유동성을 가지게 되며, 표면 장력에 의해 볼(ball) 모양으로 형성될 수 있다. 또한, 상기 지지용 범프(140b)의 제2 솔더부(144b)는 제2 필라부(142b)의 솔더 유도부(A)를 따라 측벽으로 흘러내린 형상을 가질 수 있다. 즉, 제2 솔더부(144b)는 솔더 유도부(A) 내로 붕괴되어 형성될 수 있다.
도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 평면도들이다.
도 12a를 참조하면, 연결용 범프(140a) 및 지지용 범프(140b)가 인접하게 배열될 수 있다.
연결용 범프(140a)는 반도체 칩(100)의 접속 패드(110) 상에 형성될 수 있다. 상기 연결용 범프(140a)는 사각 기둥 형상의 제1 필라부(142a) 및 구형의 제1 솔더부(144a)를 포함할 수 있다.
상기 지지용 범프(140b)는 접속 패드(110)가 형성되지 않은, 반도체 칩(100)의 주변부에 배치될 수 있다. 상기 지지용 범프(140b)는 상기 연결용 범프(140a)의 주변에 배치될 수 있다. 상기 지지용 범프(140b)는 제1 방향(도 12a의 y방향)으로 제1 피치(P1)로 배치되고, 제2 방향(도 12a의 x방향)으로 제2 피치(P2)로 배치될 수 있다. 상기 제2 피치(P2)는 제1 피치(P1)보다 클 수 있다.
상기 지지용 범프(140b)는 제2 필라부(142b) 및 구형의 제2 솔더부(144b)를 포함할 수 있다. 상기 제2 필라부(142b)는 일 측에 솔더 유도부(A) 또는 오목부가 형성될 수 있다. 상기 솔더 유도부(A)는 제2 방향(도 12a의 x방향)으로 형성될 수 있다. 또한, 상기 연결용 범프(140a)와의 전기적 단락을 방지하기 위하여, 제2 방향(도 12a의 x방향)으로 주변부를 향하여 한쪽 측면에만 형성될 수 있다. 제2 방향(도 12a의 x방향)으로 동일한 행에 위치하는 복수의 지지용 범프(140b)들은 동일한 방향으로 솔더 유도부(A)가 형성될 수 있다.
본 발명의 반도체 패키지에 따르면, 단일 방향, 예컨대 제2 방향(도 12a의 x방향)으로만 지지용 범프(140b)의 제2 솔더부(144b)의 붕괴가 유도되도록 하여, 인접한 범프(140a, 140b)와의 사이에 브릿지가 발생되는 것을 방지할 수 있다. 즉, 지지용 범프들(140b) 사이 및 연결용 범프(140a)와 지지용 범프(140b) 사이의 브릿지 발생을 방지할 수 있다.
도 12b를 참조하면, 도 12a와 유사하게, 연결용 범프(140a) 및 지지용 범프(140b)가 인접하게 배열될 수 있다. 도 12a와 다른 점은, 지지용 범프(140b)의 제2 필라부(142b)가 솔더 유도부(A)가 포함된 원형 또는 타원형의 단면을 갖는다는 점이다. 상기 복수의 지지용 범프(140b)들은 도 12a를 참조하여 설명한 바와 같이, 상기 솔더 유도부(A)가 제2 방향(도 12a의 x방향)으로 형성될 수 있다.
본 발명의 실시예들에서는, 지지용 범프(140b)들에 솔더 유도부(A)가 형성된 경우만을 도시하였으나, 본 발명은 이에 한정되지 않는다. 변형된 실시예에서, 연결용 범프(140a)들도 인접한 범프들 사이의 브릿지 발생을 방지하기 위한 목적으로 하나 이상의 솔더 유도부(A)가 형성될 수 있다. 이 경우, 연결용 범프(140a)의 상부면이 지지용 범프(140b)의 상부면과 동일한 높이에 형성되도록 하기 위해서, 필라부들(142a, 142b)의 크기 및 하나의 필라부(142a, 142b)에 형성된 솔더 유도부(A)의 개수를 상이하게 형성할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 13을 참조하면, 본 발명에 따른 플립칩(flip-chip) 패키지(2000)가 제공된다. 상기 플립칩 패키지(2000)는 반도체 칩(100)의 일 면에 배치된 연결용 범프(140a)를 통하여 인쇄 회로 기판(190)과 전기적으로 연결될 수 있다. 상기 반도체 칩(100)은 접속 패드(110), 연결용 범프(140a), 및 기판 패드(180)를 통해서 상기 인쇄 회로 기판(190)과 전기적 신호를 주고 받을 수 있다.
상기 인쇄 회로 기판(190)은 에폭시 수지, 폴리이미드 수지, 비스말레이미드 트리아진(BT) 수지, FR-4(Flame Retardant 4), FR-5, 세라믹, 실리콘, 또는 유리를 포함할 수 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.　 상기 인쇄 회로 기판(190)은 단일층이거나 또는 그 내부에 배선 패턴들을 포함하는 다층 구조를 포함할 수 있다.　 예를 들어, 상기 인쇄 회로 기판(190)은 하나의 강성(rigid) 평판이거나, 복수의 강성 평판이 접착되어 형성되거나, 얇은 가요성 인쇄 회로 기판과 강성 평판이 접착되어 형성될 수 있다.　 서로 접착되는 복수의 강성 평판들, 또는 인쇄 회로 기판들은 배선 패턴을 각각 포함할 수 있다.　 또한, 상기 인쇄 회로 기판(190)은 LTCC(low temperature co-fired ceramic) 기판일 수 있다.　 상기 LTCC 기판은 복수의 세라믹 층이 적층되고, 그 내부에 배선 패턴을 포함할 수 있다.　 상기 인쇄 회로 기판(190)에는 도통홀(Plated Through Hole, PTH)(미도시) 및/또는 블라인드 비아홀(Blind Via Hole, BVH)(미도시)이 형성되어 인쇄 회로 기판(190)의 전면과 하면을 전기적으로 연결할 수 있다.
추가적으로, 상기 반도체 칩(100)과 인쇄 회로 기판(190) 사이 및 범프들(140a, 140b) 사이의 갭(gap)에 액상 수지 물질의 언더필(underfill) 물질을 주입하고 경화시켜 언더필층(미도시)을 형성할 수 있다.
본 발명에 따른 상기 플립칩 패키지(2000)는, 상기 반도체 칩(100)이 상기 인쇄 회로 기판(190)에 연결될 때, 지지용 범프(140b)에 의해서 실장의 안정성을 높일 수 있다. 상기 연결용 범프(140a) 및 지지용 범프(140b)는 상부면의 높이가 동일하므로, 반도체 칩(100)의 지지되는 면적이 증가되어, 반도체 칩(100)이 안정적으로 실장될 수 있다.
상기 플립칩 패키지(2000)는 상기 인쇄 회로 기판(190)에 연결되어 반도체 모듈을 구성할 수 있다. 이 경우, 도면에 도시되지는 않았으나, 상기 인쇄 회로 기판(190)은 다른 패키지들을 더 포함할 수 있으며, 외부 연결 터미널(terminal)들을 포함할 수 있다.
본 실시예에서, 플립칩 패키지에 적용된 실시예에 대하여 설명하였으나, 본 발명은 다양한 종류의 볼 그리드 어레이(Ball Grid Array, BGA) 패키지 또는 칩 스케일 패키지(CSP)에 대하여도 적용될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 14를 참조하면, 본 발명에 따른 멀티 스택(Multi-Stack Package, MSP) 패키지(3000)가 제공된다. 상기 멀티 스택 패키지(3000)는 복수의 반도체 칩들(200a, 200b, 200c, 200d)이 인쇄 회로 기판(290) 상에 적층된 구조일 수 있다. 상기 복수의 반도체 칩들(200a, 200b, 200c, 200d)은 연결 범프들(270)에 의해 상하층의 반도체 칩들(200a, 200b, 200c, 200d)과 서로 본딩될 수 있다. 최하층에 배치되는 제1 반도체 칩(200a)은 접속 패드(210a), 연결용 범프(240a), 및 기판 패드(280)를 통해서 상기 인쇄 회로 기판(290)과 전기적 신호를 주고 받을 수 있다.
상기 복수의 반도체 칩들(200a, 200b, 200c, 200d)은 상기 연결 범프들(270) 및 접속 패드(210b)에 의해 전기적으로 연결될 수 있으며, 각 반도체 칩들(200a, 200b, 200c, 200d)의 내부에는 점선으로 도시한 관통 비아(Through Silicon Via, TSV)가 형성될 수 있다.
본 발명에 따른 상기 멀티 스택 패키지(3000)는, 상기 반도체 칩들(200a, 200b, 200c, 200d)이 상기 인쇄 회로 기판(290) 상에 적층되고, 상기 인쇄 회로 기판(290)과 연결될 때, 최하층의 반도체 칩(200a)의 지지용 범프(240b)에 의해서 실장의 안정성을 높일 수 있다. 상기 연결용 범프(240a) 및 지지용 범프(240b)는 상부면의 높이가 동일하므로, 반도체 칩들(200a, 200b, 200c, 200d)의 적층 구조가 지지되는 면적이 증가되어, 안정적으로 실장될 수 있다. 또한, 범프들(240a, 240b) 사이의 브릿지를 방지할 수 있으므로, 연결용 범프(240a) 및 지지용 범프(240b)를 파인 피치로 형성할 수 있어, 멀티 스택 패키지(3000)의 소형화가 가능하다.
도 15는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 15를 참조하면, 본 발명에 따른 패키지 온 패키지(package on package, POP)(4000)가 제공된다. 패키지 온 패키지는 전자 부품의 고기능화 및 소형화 요구에 따라, 고밀도 패키지를 실현하기 위한 방법의 하나로 패키지 기판을 적층하는 구조이다.
상기 패키지 온 패키지(4000)는 하부 반도체 패키지 상에 상부 반도체 패키지가 적층된 구조를 갖는다. 상기 하부 반도체 패키지와 상부 반도체 패키지는 그 사이의 도전성 범프들(360) 및 기판 패드들(380a, 380b)을 통해 전기적으로 연결될 수 있다.
하부 반도체 패키지는 제1 반도체 칩(300a)이 제1 기판(390a) 상에 적층된 구조일 수 있다. 하부 반도체 패키지는 도 2의 반도체 패키지와 유사한 구조를 가지며, 따라서 중복되는 설명은 생략한다.
상부 반도체 패키지는 제2 기판(390b) 상에 반도체 칩들(300b, 300c)이 적층된 구조로 형성될 수 있다. 상기 제2 기판(390b)과 제2 반도체 칩(300b)의 사이 및 상기 제2 반도체 칩(300b)과 제3 반도체 칩(300c)의 사이에 접착층(375)이 형성되어 이에 의해 본딩이 이루어질 수 있다. 각각의 반도체 칩들(300b, 300c) 내의 반도체 소자(미도시)는 도전성 와이어(385) 및 기판 패드(380b)에 의해 제2 기판(390b)과 전기적으로 연결될 수 있다. 또한, 도면에 도시하지 않았지만 반도체 칩들(300b, 300c) 내의 비아를 통해 제2 기판(390b)과 연결될 수 있다. 추가적으로, 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)와 같은 몰딩부(395)를 형성하여, 상기 반도체 칩들(300b, 300c)이 보호되도록 할 수 있다.
본 발명에 따른 상기 패키지 온 패키지(4000)는, 상기 제1 반도체 칩(300a)이 상기 기판(390a)에 연결될 때, 지지용 범프(340b)에 의해서 실장의 안정성을 높일 수 있다. 상기 연결용 범프(340a) 및 지지용 범프(340b)는 상부면의 높이가 동일하므로, 제1 반도체 칩(300a)의 지지되는 면적이 증가되어, 제1 반도체 칩(300a)이 안정적으로 실장될 수 있다.
또한, 범프들(340a, 340b) 사이의 브릿지를 방지할 수 있으므로, 연결용 범프(340a) 및 지지용 범프(340b)를 파인 피치로 형성할 수 있다. 또한, 하부 반도체 패키지는 플립 칩 방식을 사용하여 높이를 낮출 수 있다. 이에 의해, 상기 패키지 온 패키지(4000)의 소형화가 가능해질 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 보여주는 블록도이다.
도 16을 참조하면, 메모리 카드(8000)는 하우징(830)에 내장된 제어기(810) 및 메모리(820)를 포함할 수 있다. 상기 제어기(810) 및 메모리(820)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(810)의 명령에 따라서 메모리(820) 및 제어기(810)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(8000)는 메모리(820)에 데이터를 저장하거나 또는 메모리(820)로부터 데이터를 외부로 출력할 수 있다.
이러한 메모리 카드(8000)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(8000)는 멀티미디어 카드(multi media card: MMC) 또는 보안 디지털 카드(secure digital card: SD)를 포함할 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 패키지를 포함하는 전자 시스템을 보여주는 블록도이다.
도 17을 참조하면, 전자 시스템(9000)은 프로세서(910), 입/출력 장치(930) 및 메모리 칩(920)을 포함할 수 있고, 이들은 버스(940)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(910)는 프로그램을 실행하고, 전자 시스템(9000)을 제어하는 역할을 할 수 있다. 입/출력 장치(930)는 전자 시스템(9000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(9000)은 입/출력 장치(930)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리 칩(920)은 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
상기 전자 시스템(9000)은 메모리 칩(920)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk: SSD), 가전 제품(household appliances) 등에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100, 200a, 200b, 200c, 200d, 300a, 300b, 300c : 반도체 칩
110, 210a, 210b : 접속 패드
120, 220 : 패시베이션 층
130, 230: 시드층
140a, 240a, 340a : 연결용 범프
140b, 240b, 340b : 지지용 범프
142a, 242a : 제1 필라부
142b, 242b : 제2 필라부
144a, 244a : 제1 솔더부
144b, 244b : 제2 솔더부
360 : 도전성 범프
270 : 연결 범프
375 : 접착층
180, 280, 380a, 380b : 기판 패드
385 : 도전성 와이어
190, 290, 390a, 390b : 인쇄 회로 기판
395 : 몰딩부

Claims (10)

  1. 복수개의 접속 패드가 노출되도록 형성된 반도체 칩;
    상기 접속 패드 상에 형성되며, 제1 필라부 및 상기 제1 필라부 상측에 형성되는 제1 솔더부를 포함하는 연결용 범프들;및
    상기 접속 패드로부터 수평방향으로 이격되고, 상기 접속 패드의 상부 표면 보다 높은 위치에 형성되며, 솔더 유도부가 형성되어 있는 제2 필라부 및 상기 제2 필라부 상측에 형성되는 제2 솔더부를 포함 지지용 범프들을 포함하되, 상기 제2 솔더부의 적어도 일부는 상기 솔더 유도부에 연장되고 상기 제1 필라부의 상면은 상기 제2 필라부의 상면보다 낮은 레벨에 형성된 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 지지용 범프들은, 제1 방향을 따라 제1 피치로 배치되고 제2 방향을 따라 상기 제1 피치보다 큰 제2 피치로 배치되며, 상기 제2 방향으로 솔더 유도부가 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 솔더 유도부는, 상기 제2 필라부의 외주를 따라 형성되고, 상기 제2 필라부의 중앙을 향해 함입된 오목부의 형상인 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 연결용 범프들 및 상기 지지용 범프들의 상부면은 상기 반도체 칩의 하면으로부터 동일한 높이에 형성되는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제2 솔더부는, 상기 솔더 유도부 내로 연장되고 구형 또는 타원구형의 형상인 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 연결용 범프들은 상기 반도체 칩의 중앙부에 위치하고, 상기 지지용 범프들은 상기 반도체 칩의 주변부에 위치하며, 어레이 구조를 이루는 것을 특징으로 하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 솔더 유도부는, 상기 제2 필라부의 상기 주변부를 향하는 측벽에 형성되는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 지지용 범프는, 상기 반도체 칩 상의 패시베이션(passivation) 층 상에 형성되는 것을 특징으로 하는 반도체 패키지.
  9. 삭제
  10. 복수개의 제1 접속 패드가 형성된 인쇄 회로 기판;
    복수개의 제2 접속 패드가 노출되도록 형성된 반도체 칩;
    상기 제2 접속 패드 상에 형성되며, 제1 필라부 및 상기 제1 필라부 상측에 형성되며 상기 제1 접속 패드와 연결되는 제1 솔더부를 포함하는 연결용 범프들;
    상기 제2 접속 패드로부터 수평방향으로 이격되고 상기 제2 접속 패드의 상부 표면 보다 높은 위치에 형성되며, 외주를 따라 솔더 유도부가 형성되어 있는 제2 필라부 및 상기 솔더 유도부를 포함하여 상기 제2 필라부 상측에 형성되는 제2 솔더부를 포함하는 지지용 범프들을 포함하되, 상기 제2 솔더부의 적어도 일부는 상기 솔더 유도부에 연장되고 상기 제1 필라부의 상면은 상기 제2 필라부의 상면보다 낮은 레벨에 형성된 것을 특징으로 하는 반도체 패키지 모듈.
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