KR20130084610A

KR20130084610A - 동기화된 커플링을 이용한 비휘발성 저장소자의 프로그래밍

Info

Publication number: KR20130084610A
Application number: KR1020127033733A
Authority: KR
Inventors: 니마 모크레시; 헨리 친; 마사키 히가시타니
Original assignee: 샌디스크 테크놀로지스, 인코포레이티드
Priority date: 2010-05-24
Filing date: 2011-05-23
Publication date: 2013-07-25
Anticipated expiration: 2031-05-23
Also published as: CN102906820A; TW201209832A; CN102906820B; JP2013530481A; US20110286265A1; EP2577671B1; US8406063B2; EP2577671A1; KR101805229B1; WO2011149823A1; US20120314502A1; US8274831B2

Abstract

비휘발성 저장소자를 프로그래밍하기 위한 본 발명에 따른 프로세스는 이웃 워드라인들에 대한 동기화된 커플링을 통하여 더 빠른 프로그래밍 속도 및/또는 보다 정확한 프로그래밍을 달성할 수 있다. 프로그래밍을 위한 프로세스는 연결된 비휘발성 저장소자들의 그룹에 연결된 워드라인들의 세트에 대한 전압들을 상승시키는 단계를 포함한다. 워드라인들의 세트는 선택 워드라인(WLn), 상기 선택 워드라인에 인접한 비선택 워드라인들(WLn+1/WLn-1), 및 다른 비선택 워드라인들(WLunsel)을 포함한다. 워드라인들의 세트에 대한 전압들을 상승시킨 이후에, 상기 프로세스는 선택 워드라인을 프로그램 전압(Vpgm)으로 상승시키는 단계와 그리고 선택 워드라인을 프로그램 전압으로 상승시킴과 아울러 선택 워드라인에 인접한 비선택 워드라인들을 하나 이상의 전압레벨들(Vint1, Vint2, Vint3)로 상승시키는 단계를 포함한다. 프로그램 전압은 비휘발성 저장소자들 중 적어도 하나가 프로그래밍을 경험하게 한다.

Description

동기화된 커플링을 이용한 비휘발성 저장소자의 프로그래밍{PROGRAMMING NON-VOLATILE STORAGE WITH SYNCHRONIZED COUPLING}

본 발명은 비휘발성 저장소자를 프로그래밍하는 것에 관한 발명이다.

반도체 메모리는 다양한 전자 디바이스에서 점점 더 많이 이용되고 있다. 예를 들면, 비휘발성 반도체 메모리는 휴대폰, 디지털 카메라, 개인 휴대용 정보 단말기(PDA), 모바일 컴퓨팅 디바이스, 논-모바일(non-mobile) 컴퓨팅 디바이스, 그리고 다른 디바이스들에서 이용된다. 이중에서도, 전기적으로 소거 및 프로그래밍가능한 판독 전용 메모리(Electrical Erasable Programmable Read Only Memory : EEPROM)와 플래시 메모리가 가장 인기있는 비휘발성 반도체 메모리들이다.

EEPROM과 플래시 메모리 둘다는 플로팅 게이트를 이용하며, 플로팅 게이트는 반도체 기판의 채널 영역으로부터 절연되어 있으며 그리고 채널 영역 위에 위치한다. 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트 위에 제공되며, 상기 플로팅 게이트로부터 절연된다. 트랜지스터의 임계전압은 플로팅 게이트 상에서 유지되고 있는 전하의 양에 의해 제어된다. 즉, 소스와 드레인 사이에서 전류의 도통을 허용하도록 트랜지스터가 턴온되기 전에 제어 게이트에 인가되어야만 하는 전압의 최소량은, 플로팅 게이트 상의 전하의 레벨에 의해 제어된다.

EEPROM 또는 플래시 메모리 디바이스를 프로그래밍하는 경우, 소정의 프로그램 전압이 제어 게이트에 인가되며 비트라인은 접지되는 것이 전형적이다. 전자들이 채널로부터 플로팅 게이트로 주입된다. 플로팅 게이트에 전자들이 축적되면, 플로팅 게이트는 음으로(negatively) 충전되며 그리고 메모리 셀의 임계전압은 상승하게 되는바, 따라서 이러한 메모리 셀은 프로그래밍된 상태에 있게된다. 프로그래밍에 관한 좀더 상세한 내용은, "Source Side Self Boosting Technique For Non-Volatile Memory" 라는 명칭의 미국등록특허 US 6,859,397, "Detecting Over Programmed Memory" 라는 명칭의 미국등록특허 US 6,917,542 에서 찾아볼 수 있으며, 이들 2개의 미국등록특허들은 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.

몇몇 EEPROM 및 플래시 메모리 디바이스들은 2개 범위의 전하들을 저장하는데 이용되는 플로팅 게이트를 갖는바 따라서, 이러한 메모리 셀은 2개의 상태들 사이에서 프로그래밍/소거될 수 있다. 소거 상태와 프로그래밍된 상태는 데이터 "1" 및 데이터 "0"에 대응한다. 이러한 디바이스이는 이진 디바이스라고 지칭된다.

복수개의 서로 구별되는 유효 임계전압 범위들을 식별함에 의해서, 복수-상태 플래시 메모리 셀이 구현된다. 각각의 서로 구별되는 임계전압 범위들은 데이터 비트들의 세트를 위한 기결정된 값에 대응한다. 메모리 셀에 프로그래밍되는 데이터와 메모리 셀의 임계전압 범위들 사이의 특정한 관계는, 메모리 셀들에 적용된 데이터 인코딩 체계에 의존한다. 예를 들어, 미국등록특허(US 6,222,762)와 미국공개특허(공개번호 2004/0255090)에는 다중-상태 플래시 메모리 셀들에 대한 다양한 데이터 인코딩 체계가 설명되어 있는데, 이들 미국등록특허 및 미국공개특허 모두는 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다.

프로그래밍되는 메모리 셀의 제어 게이트에 프로그램 전압을 인가하는 경우, 이러한 프로그램 전압은 적절한 워드라인 상에 인가된다. NAND 플래시 메모리에서, 상기 워드라인은 또한, 동일한 워드라인을 이용하는 NAND 스트링들 각각의 하나의 셀에 연결된다. 동일한 워드라인에 연결된 다른 메모리 셀들을 프로그래밍함이 없이, 워드라인 상의 하나의 메모리 셀(혹은 메모리 셀들의 서브세트)을 프로그래밍하고자 할 때에 문제가 발생한다. 하나의 워드라인에 연결된 모든 메모리 셀들에게 프로그램 전압이 인가되기 때문에, 그 워드라인 상의 비선택 셀(즉, 프로그래밍되지 않을 셀)이 의도와 달리(inadvertent) 프로그래밍될 수도 있다. 선택된 워드라인 상의 비선택 메모리 셀에 대한 이러한 뜻하지 않은(unintentional) 프로그래밍은 "프로그램 혼란(program disturb)" 이라고 지칭된다.

프로그램 혼란을 방지하기 위하여 여러가지 기법들이 채용될 수 있다. 셀프 부스팅(self boosting)이라고 알려진 방법에서는, 프로그래밍 동안 비선택 비트라인들은 전기적으로 절연되며 그리고 패스 전압(예컨대, 7 ~ 10 V)이 비선택 워드라인에 인가된다. 비선택 워드라인들은 비선택 비트라인들에 커플링되는바, 비선택 비트라인들의 채널로 전압이 빠져나가게 야기하며, 이는 프로그램 혼란을 감소시킬 수 있다. 셀프 부스팅은 전압 부스트가 채널로 빠져나가게 하며, 이는 터널 산화막 양단의 전압을 하강시키는데 이바지하는바, 따라서 프로그램 혼란을 감소시킬 수 있다.

프로그램 혼란을 방지하기 위한 다른 기법들은 국부적 셀프 부스팅(Local Self Boosting : LSB)과 소거 영역 셀프 부스팅(Erased Area Self Boosting : EASB)을 포함한다. LSB 와 EASB 둘다는, 이전에 프로그래밍된 메모리 셀들의 채널을 프로그래밍이 금지되어 있는 메모리 셀의 채널로부터 격리시키고자 한다. LSB 기법의 경우, 프로그래밍되는 메모리 셀에 대한 비트라인은 접지 전위에 연결되며 그리고 금지된 메모리 셀을 구비한 스트링의 비트라인은 Vdd 에 연결된다. 프로그램 전압이 선택 워드라인 상에 구동된다. 선택 워드라인에 이웃한 워드라인들은 0 볼트에 연결되며 나머지 비선택 워드라인들은 Vpass에 연결된다. 오직 소스측 이웃 워드라인이 0 볼트인 점을 제외하면 EASB는 LSB와 유사하다. 수정된 EASB(Revised EASB)는 EASB의 변형예이다.

각각의 부스팅 및 프로그래밍 기법들의 경우, 워드라인들 상에 신호가 구동될 필요가 있다. 일반적으로, 워드라인들은 무시할 수 없을 정도의 저항 및 캐패시턴스를 갖는바, 따라서 이는 상당한 정도의 RC 시정수를 야기한다. 결과적으로, 워드라인들이 타겟 프로그램 전압에 도달하기 위하여 상기 시스템이 대기해야만 하는 시간량에 의해서, 전반적인 NAND 플래시 기입 속도들이 열화된다. 만일, 상기 시스템이 워드라인들의 RC 지연을 완전히 수용하도록 기입 프로세스의 속도를 저하시키지 않는다면, 소정의 프로그래밍 전압에서 프로그래밍되는 메모리 셀들의 임계전압 분포("자연적인 Vt 분포 : natural Vt distribution")는 확장(widening)을 경험할 것이다. 드라이버에 연결된 워드라인의 종단 인근의 메모리 셀들은 더 높은 임계전압을 가지는 것이 전형적인 반면에, 상기 워드라인의 다른 종단에서의 메모리 셀들은 더 낮은 임계전압들을 가질 것이다. 이와 같은, 확장된 자연적인 Vt 분포들은 가령, 데이터 프로그래밍의 속도 저하, 프로그램 혼란의 악화, 혹은 프로그램된 최종 분포들의 확장 등과 같은 다수의 불리한 효과들을 가질 수 있다.

비휘발성 저장소자를 프로그래밍하기 위한 프로세스가 개시되는바, 본 발명에 따른 프로세스에서는 이웃한 워드라인들의 동기화된 커플링을 통하여, 더 빠른 프로그래밍 속도 및/또는 더 정확한 프로그래밍이 성취될 수 있다. 예를 들면, 선택 워드라인(예컨대, 프로그래밍을 위한 선택된 하나 이상의 메모리 셀들에 연결된 워드라인)과 그 이웃 워드라인들을 위하여 최적화된 파형이 이용될 수 있는데, 최적화된 파형은 먼저 이들 워드라인들을 하나 이상의 중간 레벨로 상승시키고 이후 선택 워드라인과 이웃 워드라인들을 각각의 타겟 레벨로 동시에 상승시킨다.

도 1은 낸드 스트링의 평면도이다.
도 2는 상기 낸드 스트링의 등가 회로도이다.
도 3은 비휘발성 메모리 시스템의 블록도이다.
도 4는 메모리 어레이의 일실시예를 예시한 블록도이다.
도 5는 감지 블록의 일실시예를 예시한 블록도이다.
도 6은 임계전압 분포들의 예시적인 세트를 도시하며 그리고 예시적인 프로그래밍 프로세스를 도시한다.
도 7은 임계전압 분포들의 예시적인 세트를 도시하며 그리고 예시적인 프로그래밍 프로세스를 도시한다.
도 8a 내지 도 8c는 임계전압 분포들의 일례들 및 예시적인 프로그래밍 프로세스를 도시한다.
도 9는 임계전압 분포들과 메모리 셀들에 저장된 데이터 사이의 관계에 대한 하나의 일례를 보여주는 테이블이다.
도 10은 비휘발성 저장소자를 동작시키기 위한 프로세스의 일실시예를 예시한 순서도이다.
도 11은 비휘발성 저장소자를 프로그래밍하기 위한 프로세스의 일실시예를 예시한 순서도이다.
도 12는 비휘발성 저장소자에 대한 프로그래밍 동작들을 수행하는 프로세스의 일실시예를 예시한 순서도이다.
도 13 내지 도 17은 다양한 실시예들에서 프로그래밍 펄스를 인가할 때에 여러 신호들의 거동을 예시한 타이밍도이다.
도 18은 비휘발성 저장소자에 대한 프로그래밍 동작들을 수행하는 프로세스의 일실시예를 예시한 순서도이다.

본 명세서에 서술된 기술을 구현하는데 이용될 수 있는 비휘발성 저장 시스템의 일례중 하나는 플래시 메모리 시스템인바, 플래시 메모리 시스템은 낸드(NAND) 구조를 이용하여, 낸드 구조는 2개의 선택 게이트들 사이에 직렬로 샌드위치된 다수의 트랜지스터들을 포함한다. 직렬인 트랜지스터들과 상기 선택 게이트들은 낸드 스트링이라고 지칭된다. 도 1은 하나의 낸드 스트링을 도시한 평면도이다. 도 2는 낸드 스트링의 등가 회로도이다. 도 1 및 도 2에 도시된 낸드 스트링은 제 1(드레인측) 선택 게이트(120)와 제 2(소스측) 선택 게이트(122) 사이에 직렬로 샌드위치된 4개의 트랜지스터들(100, 102, 104, 106)을 포함한다. 선택 게이트(120)는 비트라인 콘택(126)을 통하여 낸드 스트링을 비트라인에 연결한다. 선택 게이트(122)는 낸드 스트링을 소스라인(128)에 연결한다. 선택 게이트(120)는 선택 라인 SGD에 적절한 전압을 인가함에 의해서 제어된다. 선택 게이트(122)는 선택 라인 SGS에 적절한 전압을 인가함에 의해서 제어된다. 각각의 트랜지스터들(100, 102, 104, 106)은 제어 게이트와 플로팅 게이트를 갖는다. 예를 들어, 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 갖는다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 갖는다. 제어 게이트(100CG)는 워드라인(WL3)에 연결되며, 제어 게이트(102CG)는 워드라인(WL2)에 연결되며, 제어 게이트(104CG)는 워드라인(WL1)에 연결되며, 제어 게이트(106CG)는 워드라인(WL0)에 연결된다.

비록, 도 1 및 도 2에서는 낸드 스트링에 4개의 메모리 셀들이 도시되어 있지만, 4개의 메모리 셀들을 이용하는 것은 단지 일례로서 제공된 것이다. 하나의 낸드 스트링은 4개 보다 더 적은 메모리 셀들을 가질 수 있거나 또는 4개 보다 더 많은 메모리 셀들을 가질 수 있다. 예를 들어, 어떤 낸드 스트링들은 8개의 메모리 셀들을 포함할 수 있으며, 16개, 32개, 64개, 128개 등등의 메모리 셀들을 가질 수 있다. 본 명세서에서 논의되는 바는, 낸드 스트링에 있는 메모리 셀들의 임의의 특정 개수에 제한되지 않는다. 본 발명의 일실시예는 66개의 메모리 셀들을 구비한 낸드 스트링들을 이용하는데, 여기서 64개의 메모리 셀들은 데이터를 저장하는데 이용되며 그리고 2개의 메모리 셀들은 데이터를 저장하지 않기 때문에 더미 메모리 셀이라고 지칭된다.

낸드 구조를 이용하는 플래시 메모리 시스템에 대한 전형적인 구조는 수 많은 낸드 스트링들을 포함할 것이다. 각각의 낸드 스트링은 선택 라인 SGS에 의해서 제어되는 소스 선택 게이트에 의해서 공통 소스 라인에 연결되며 그리고 선택 라인 SGD에 의해서 제어되는 드레인 선택 게이트에 의해서 관련 비트라인에 연결된다. 각각의 비트라인과 비트라인 콘택을 통하여 그 비트라인에 연결되는 개별 낸드 스트링들은 메모리 셀 어레이의 컬럼들을 구성한다. 비트라인들은 복수의 낸드 스트링들에 의해 공유된다. 전형적으로, 비트라인은 낸드 스트링의 꼭대기에서 워드라인에 수직인 방향으로 진행하며 그리고 감지 증폭기에 연결된다.

낸드 타입 플래시 메모리들과 이들의 동작들에 관련된 일례들은 이하의 미국특허출원 및 미국등록특허에 제공되며, 이들 미국 특허문헌들은 본 발명에 대한 참조로서 본 명세서에 통합된다. US 5,570,315, US 5,774,397, US 6,046,935, US 6,456,528, 그리고 미국 공개특허(공개번호 US 2003/0002348).

낸드 플래시 메모리 이외에도 다른 유형들의 비휘발성 저장 디바이스들이 또한 이용될 수 있다. 예를 들어, 비휘발성 메모리 디바이스들은 또한 전하를 저장하기 위해 유전체 층을 이용하는 메모리 셀로부터 제조될 수 있다. 전술한 바와 같은 전도성 플로팅 게이트 소자 대신에 유전체 층이 이용된다. 유전체 저장 소자를 이용하는 이러한 메모리 디바이스들은 Eitan 등의 논문 "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545 에 개시되어 있다. ONO 유전체 층은 소스 및 드레인 확산 영역들 사이의 채널에 걸쳐서 연장된다. 하나의 데이터 비트를 위한 전하는 드레인에 인접한 유전체 층 내에 국부적으로 저장되며 그리고 다른 데이터 비트를 위한 전하는 소스에 인접한 유전체 층 내에 국부적으로 저장된다. 미국등록특허 US 5,768,192 및 US 6,011,725 에는, 2개의 실리콘 이산화물 층들 사이에 샌드위치된 트래핑 유전체를 갖는 비휘발성 메모리 셀이 개시되어 있다. 상기 유전체 내의 공간적으로 분리된 전하 저장 영역들의 이진 상태들을 개별적으로 판독함으로써, 다중-상태 데이터 저장이 구현된다. MONOS 혹은 TANOS 유형의 구조들 혹은 나노크리스탈에 기초하는 비휘발성 저장소자들도 이용될 수 있다. 다른 유형의 비휘발성 저장소자들도 또한 이용가능하다.

도 3은 한 페이지의(혹은 다른 단위의) 메모리 셀들(예를 들면, NAND 다중-상태 플래시 메모리)을 병렬로 판독 및 프로그래밍하기 위한 판독/기입 회로들을 갖는 메모리 디바이스(210)를 예시한다. 메모리 디바이스(210)는 하나 이상의 메모리 다이 혹은 칩들(212)을 포함할 수 있다. 메모리 다이(혹은 집적회로)(212)는 메모리 셀들의 어레이(200)(2차원 또는 3차원), 제어 회로(220), 및 판독/기입 회로(230A, 230B)를 포함한다. 일 실시예에서, 다양한 주변 회로들에 의한 상기 메모리 어레이(200)로의 액세스는 어레이의 대향 측들 상에서 대칭적인 방식으로 구현되며, 따라서 각 측의 액세스 라인들 및 회로의 밀도는 절반으로 줄어든다. 판독/기입 회로들(230A, 230B)은 메모리 셀들의 페이지가 병렬로 판독되거나 프로그래밍될 수 있게 해주는 복수의 감지 블록들(300)을 포함한다. 메모리 어레이(200)는 로우 디코더들(240A, 240B)을 통해 워드라인들에 의해 어드레싱될 수 있거나, 컬럼 디코더들(242A, 242B)을 통해 비트라인들에 의해 어드레싱될 수 있다. 워드라인들 및 비트라인들은 콘트롤 라인들의 일례이다. 일반적인 실시예에서, 제어기(244)는 하나 이상의 메모리 다이(212)처럼, 동일한 메모리 디바이스(210)(예를 들어, 착탈식 저장 카드 또는 패키지) 내에 포함된다. 명령들 및 데이터는 라인들(232)을 통해 호스트와 제어기(244) 사이에서 전송되며 그리고 라인들(234)을 통해 제어기와 하나 이상의 메모리 다이들(212) 사이에서 전송된다.

제어 회로(220)는 판독/기입 회로들(230A, 230B)과 협력하여 메모리 어레이(220)에 대한 메모리 동작들을 수행한다. 제어 회로(220)는 상태 머신(222), 온-칩 어드레스 디코더(224) 및 전력 제어 모듈(226)을 포함한다. 상태 머신(222)은 메모리 동작들에 대한 칩-레벨 제어를 제공한다. 온-칩 어드레스 디코더(224)는 호스트 또는 메모리 제어기에 의해 사용되는 어드레스와 디코더들(240A, 240B, 242A, 및 242B)에 의해 사용되는 하드웨어 어드레스 사이에서 변환하기 위한 어드레스 인터페이스를 제공한다. 전력 제어 모듈(226)은 메모리 동작들 동안에 워드라인들 및 비트라인들에 공급되는 전력 및 전압들을 제어한다. 일 실시예에서, 전력 제어 모듈(226)은 공급 전압 보다 큰 전압들을 생성할 수 있는 하나 이상의 전하 펌프들(charge pumps)을 포함한다. 제어 회로(220)는 로우 디코더들(240A, 240B)에게 어드레스 라인 ADDR을 제공하며 또한 컬럼 디코더들(242A, 242B)에게 어드레스 라인 ADDR을 제공한다. 컬럼 디코더들(242A, 242B)은 데이터 I/O 라고 표시되는 신호 라인들을 통하여 제어기(244)에게 데이터를 제공한다. 온도 센서(228)는 해당 기술분야에 공지된 아날로그 혹은 디지털 온도 센서가 될 수 있다.

일실시예에서, 제어기(244)는 메모리 칩(212)과는 다른 다이(혹은 집적회로) 상에 구현된다. 일부 실시예들에서, 제어기(244)는 호스트 및 제어 회로(220)와 인터페이싱하며 또한 디코더들과도 인터페이싱한다. 일부 실시예들에서, 제어기(244)는 판독/기입 회로들과 인터페이싱한다.

일 실시예에서는, 제어 회로(220), 전력 제어 회로(226), 디코더 회로(224), 상태 머신 회로(222), 디코더 회로(242A), 디코더 회로(242B), 디코더 회로(240A), 디코더 회로(240B), 판독/기입 회로들(230A), 판독/기입 회로들(230B), 및/또는 제어기(224) 중 하나 또는 이것들의 임의의 조합이 하나 이상의 관리 회로들로 지칭될 수 있다. 하나 이상의 관리회로들은 본 명세서에 서술된 프로세스들을 수행한다.

도 4는 메모리 셀 어레이(200)의 예시적인 구조를 도시한다. 일 실시예에서, 메모리 셀들의 어레이는 메모리 셀들의 매우 많은 개수의 블록들(예를 들면, 블록 0 ~ 1023 혹은 다른 분량의 블록들)로 분할된다. 플래시 EEPROM 시스템들에서 일반적인 바와 같이, 블록은 소거의 단위(unit)이다. 즉, 각각의 블록은 함께 소거되는 최소 개수의 메모리 셀들을 포함한다. 다른 소거 단위들로 또한 이용될 수 있다.

하나의 블록은 비트라인들(예컨대, 비트라인 BL0 ~ BL69,623) 및 워드라인들(WL0, WL1, WL2, WL3)을 통해 액세스되는 낸드 스트링들의 세트를 포함한다. 도 4에는 직렬로 연결되어 낸드 스트링을 형성하는 4개의 메모리 셀들이 도시되어 있다. 비록, 각각의 낸드 스트링이 4개의 셀들을 포함하고 있는 것으로 도시되어 있지만, 4개보다 더 많거나 더 적은 셀들이 사용될 수도 있다(예컨대, 16개, 32개, 64개, 128개 또는 다른 개수의 메모리 셀들이 하나의 낸드 스트링 상에 있을 수 있다). 낸드 스트링의 하나의 단자는 드레인 선택 게이트(선택 게이트 드레인 라인SGD에 연결됨)를 통해 해당 비트라인에 연결되며, 다른 하나의 단자는 소스 선택 게이트(선택 게이트 소스 라인 SGS에 연결됨)를 통해 소스 라인에 연결된다.

일반적으로 각각의 블록은 다수의 페이지들로 분할된다. 일실시예에서, 페이지는 프로그래밍의 단위이다. 다른 프로그래밍 단위가 이용될 수도 있다. 하나 이상의 페이지들의 데이터는 일반적으로 메모리 셀들의 하나의 로우에 저장된다. 예를 들어, 하나 이상의 페이지들의 데이터는 공통 워드라인에 연결된 메모리 셀들에 저장될 수 있다. 하나의 페이지는 하나 이상의 섹터들을 저장할 수 있다. 섹터는 사용자 데이터와 오버헤드 데이터(시스템 데이터라고도 함)를 포함한다. 일반적으로, 사용자 데이터의 섹터는 512 바이트(byte)이며, 이는 자기 디스크 드라이브내의 섹터의 사이즈에 대응한다. 8 페이지 이상, 예를 들어, 32, 62, 128 이상의 페이지들과 같은 다수의 페이지들이 블록을 형성한다. 다른 사이즈의 블록들, 페이지들 및 섹터들이 또한 사용될 수 있다. 또한, 하나의 블록은 69,624 개의 비트라인들 보다 더 많거나 더 적은 비트라인들을 가질 수 있다.

도 5는 감지 모듈(480)로 지칭되는 코어 부분, 그리고 공통 부분(490)으로 분할되는 개별 감지 블록(300)에 대한 블록도이다. 일 실시예에서, 각각의 비트라인에 대해서 별개의 감지 모듈(480)이 존재할 것이며, 그리고 복수의 감지 모듈들(480)의 세트에 대해서 하나의 공통 부분(490)이 존재할 것이다. 일 실시예에서, 감지 블록은 하나의 공통 부분(490) 및 8개의 감지 모듈들(480)을 포함할 것이다. 그룹 내의 감지 모듈들 각각은 데이터 버스(472)를 통해 관련된 공통 부분과 통신할 것이다. 예시적인 일례는 미국특허출원(공개번호 제2006/0140007)에 개시되어 있으며, 상기 미국특허출원은 본 발명에 대한 참조로서 그 전체가 본 명세서에 통합된다.

감지 모듈(480)은 감지 회로(470)를 포함하는데, 감지 회로(470)는 연결된 비트라인 내의 전도 전류(conduction current)가 소정 레벨을 초과하는지 또는 소정 레벨 미만인지를 결정한다. 일부 실시예들에서, 감지 모듈(480)은 통상적으로 감지 증폭기라고 지칭되는 회로를 포함한다. 감지 모듈(480)은 또한 비트라인 래치(482)를 포함하는데, 비트라인 래치(482)는 연결된 비트라인 상에 전압 조건을 설정하는데 이용된다. 예를 들어, 비트라인 래치(482)에 래치된 소정 상태는, 연결된 비트라인들이 프로그램 금지를 나타내는 상태(예컨대, Vdd)로 견인(pull)되게 할 것인바, 이는 메모리 셀들을 프로그래밍으로부터 록아웃(lock out)시키기 위한 것이다.

공통 부분(490)은 프로세서(492), 데이터 래치들(494)의 세트, 및 상기 데이터 래치들(494)의 세트와 데이터 버스(420) 사이에 결합된 I/O 인터페이스(496)를 포함한다. 프로세서(492)는 연산들을 수행한다. 예를 들어, 프로세서의 기능들 중 하나는 감지된 메모리 셀 내에 저장된 데이터를 판별하고 상기 판별된 데이터를 데이터 래치들의 세트 내에 저장하는 것이다. 데이터 래치들(494)의 세트는 판독 동작 동안 프로세서(492)에 의해서 판별된 데이터 비트들을 저장하는데 이용된다. 데이터 래치들(494)의 세트는 또한, 프로그램 동작 동안 데이터 버스(420)로부터 유입된 데이터 비트들을 저장하는데 이용된다. 유입된 상기 데이터 비트들은 메모리에 프로그래밍될 기입 데이터를 나타낸다. I/O 인터페이스(496)는 데이터 래치들(494)과 데이터 버스(420) 사이의 인터페이스를 제공한다.

판독 또는 감지 중에, 시스템의 동작은 상태 머신(222)의 제어하에 있는바, 상태 머신(222)은 어드레싱된 메모리 셀(들)에 서로 다른 제어 게이트 전압들을 공급하는 것을 콘트롤한다(전력 제어 모듈 226을 이용하여). 메모리에 의해서 지원되는 다양한 메모리 상태들에 대응하는 소정의 다양한 제어 게이트 전압들을 거침에 따라, 감지 모듈(480)은 이 전압들 중 하나에 트립(trip)할 수 있으며 그리고 버스(472)를 통해 감지 모듈(480)로부터 프로세서(492)에 출력이 제공될 것이다. 그 시점에서, 프로세서(492)는, 감지 모듈의 트립핑 이벤트(들)과 인가된 제어 게이트 전압에 대한 정보(입력 라인들(493)을 통해 상태 머신으로부터 획득됨)를 고려하여 결과적인 메모리 상태를 결정한다. 그후 프로세서(492)는 그 메모리 상태에 대한 바이너리 엔코딩을 연산하고 그리고 결과적인 데이터 비트들을 데이터 래치들(494)에 저장한다. 코어 부분의 또 다른 실시예에서, 비트라인 래치(482)는 감지 모듈(480)의 출력을 래치하기 위한 래치로서, 그리고 상술된 것과 같은 비트라인 래치로서의 두가지 역할을 수행한다.

몇몇 실시예들은 복수의 프로세서들(492)을 포함할 것으로 예상된다. 일 실시예에서, 각각의 프로세서(492)는 각각의 출력 라인들이 함께 와이어드-OR (wired-OR)된 출력 라인(도 5에 도시되지 않음)을 포함할 것이다. 몇몇 실시예들에서는, 출력 라인들이 와이어드-OR 라인에 연결되기 전에 인버팅된다. 이러한 구성은 프로그램 검증 프로세스 동안 프로그래밍 프로세스가 언제 완료되는지에 대한 빠른 결정을 가능하게 해주는바, 이는 와이어드-OR 라인을 수신하는 상태 머신이, 프로그래밍되는 모든 비트들이 요망 레벨에 언제 도달했는지를 결정할 수 있기 때문이다. 예를 들어, 각각의 비트가 그것의 요망되는 레벨에 도달하면, 그 비트에 대해 논리 0이 와이어드-OR 라인으로 전송될 것이다(또는 데이터 1이 반전된다). 모든 비트들이 데이터 0을 출력하는 경우(또는 데이터 1이 반전될 때), 상태 머신은 프로그래밍 프로세스가 종료되어야함을 인지한다. 각각의 프로세서가 8개의 감지 모듈들과 통신하는 실시예들에서, 상태 머신은 와이어드-OR 라인을 8번 판독할 필요가 있을 수도 있으며(몇몇 실시예들에서), 또는 상태 머신이 와이어드-OR 라인을 한번만 판독하면 되도록 관련된 비트라인들의 결과들을 축적하기 위한 로직 회로가 프로세서(492)에 부가될 수도 있다.

데이터 래치 스택(494)은 감지 모듈에 대응하는 데이터 래치들의 스택을 포함한다. 일실시예에서는, 감지 모듈(480) 하나당 3개(혹은 4개 혹은 다른 개수의)의 데이터 래치들이 존재한다. 일실시예에서, 래치들은 각각 1 비트이다.

프로그래밍 또는 검증 중에, 프로그래밍될 데이터는 데이터 버스(420)로부터 데이터 래치들(494)의 세트 내에 저장된다. 검증 프로세스 동안, 프로세서(492)는 요망되는 메모리 상태에 대해서, 검증된 메모리 상태를 모니터링한다. 두개의 상태가 일치할 때, 프로세서(492)는 프로그램 금지를 나타내는 상태로 비트라인이 견인(pull)되도록 비트라인 래치(482)를 설정한다. 이것은 상기 비트라인에 연결된 메모리 셀이 추가적으로 프로그래밍되는 것을 방지한다(프로그래밍 펄스들이 그 제어 게이트에 인가되는 경우라 하더라도). 다른 실시예들에서, 프로세서는 처음에 비트라인 래치(482)를 로딩하고, 감지 회로는 검증 프로세스 중에 그것을 금지 값으로 설정한다.

일부 구현예들에서는(하지만, 반드시 이러한 것은 아님), 데이터 래치들은 시프트 레지스터로 구현되며, 따라서 그 내부에 저장된 병렬 데이터는 데이터 버스(420)에 대해서 직렬 데이터로 변환될 수 있으며 그리고 그 반대의 경우도 가능하다. 바람직한 실시예에서는, 메모리 셀들의 판독/기입 블록에 대응하는 모든 데이터 래치들이 함께 링크되어 블록 시프트 레지스터를 형성할 수 있으며, 따라서 일 블록의 데이터가 직렬 전송(serial transfer)에 의해 입력 또는 출력될 수 있다. 특히, 판독/기입 모듈들의 뱅크는, 그것의 데이터 래치들의 세트 각각이 마치 전체 판독/기입 블록을 위한 시프트 레지스터의 일부인것 처럼 데이터 버스 내로 또는 데이터 버스로부터 데이터를 시프트하도록 적응될 수 있다.

감지 동작들 및 감지 증폭기들에 대한 추가적인 정보는 (1) 2004년 3월 25일자로 공개된 "Non-Volatile Memory And Method With Reduced Source Line Bias Errors" 라는 명칭의 미국특허출원(공개 번호 2004/0057287), (2) 2004년 6월 10일자로 공개된 "Non-Volatile Memory And Method with Improved Sensing" 라는 명칭의 미국특허출원(공개 번호 2004/0109357), (3) 미국특허출원(공개 번호 2005/0169082), (4) 발명자는 지안 첸(Jian Chen)이며 2005년 4월 5일자로 출원된 "Compensating for Coupling During Read Operations of Non-Volatile Memory" 라는 명칭의 미국특허출원(공개 번호 2006/0221692), (5) 발명자는 시우 룽 찬(Siu Lung Chan) 및 라울-아드리안 체르네아(Raul-Adrian Cernea)이며 2005년 12월 28일자로 출원된 "Reference Sense Amplifier For Non-Volatile Memory" 라는 명칭의 미국특허출원(공개 번호 2006/0158947)에서 찾아볼 수 있다. 위에 열거된 5개의 특허 문헌들 모두는 그 전체가 본 명세서에 참조로서 포함된다.

성공적인 프로그래밍 프로세스의 종료시(검증을 사용한), 메모리 셀들의 임계 전압들은 프로그램된 메모리 셀들을 위한 하나 이상의 임계 전압들 분포들 또는 소거된 메모리 셀들을 위한 임계 전압들의 분포 내에 적절하게 있어야 한다. 도 6은 각각의 메모리 셀이 2 비트의 데이터를 저장할 때 메모리 셀 어레이에 대한 예시적인 임계전압 분포들(데이터 상태들에 대응하는)을 도시한다. 하지만, 다른 실시예들은 메모리 셀 하나당 2 비트 보다 많거나 적은 데이터를 이용할 수도 있다(예를 들면, 3 비트 혹은 4 비트의 데이터 혹은 그 이상의 데이터). 본 발명에 따른 원리는 메모리 셀 당 임의의 특정 비트수에 한정되지 않는다.

도 6에는 소거된 메모리 셀들에 대한 제 1 임계전압 분포 E 가 도시되어 있다. 프로그래밍된 메모리 셀들에 대한 3개의 임계전압 분포들 A, B, C 도 역시 도시되어 있다. 일실시예에서, E 분포 내의 임계전압들은 음이며, A, B 및 C 분포 내의 임계전압들은 양이다. 도 6에 도시된 서로 구별되는 각각의 임계전압들의 분포는 데이터 비트들의 세트에 대한 소정의 값들에 대응한다. 메모리 셀로 프로그래밍되는 데이터와 메모리 셀의 임계전압 레벨들 사이의 특정한 관계는, 그 메모리 셀에 적용된 데이터 인코딩 체계에 의존한다. 예를 들어, 미국등록특허(US 6,222,762)와 미국공개특허(공개번호 2004/0255090)에는 다중-상태 플래시 메모리 셀들에 대한 다양한 데이터 인코딩 체계가 설명되어 있는데, 이들 미국등록특허 및 미국공개특허 둘다는 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다. 일실시예에서는, 그레이 코드 할당(Gray code assignment)을 이용하여 데이터 값들이 임계전압 범위들에 할당되는바, 따라서 플로팅 게이트의 임계전압이, 오류로 인해 인접한 물리적인 상태로 쉬트프되더라도, 오직 1 비트만이 영향을 받을 것이다. 일례로서, 논리값 "11"은 임계전압 범위 E(상태 E)에 할당되며, 논리값 "10"은 임계전압 범위 A(상태 A)에 할당되며, 논리값 "00"은 임계전압 범위 B(상태 B)에 할당되며, 논리값 "01"은 임계전압 범위 C(상태 C)에 할당된다. 하지만, 다른 실시예에서는 그레이 코드가 이용되지 않을 수도 있다. 비록, 도 6에는 4개의 상태들이 도시되어 있지만, 본 발명은 4개보다 더 많거나 또는 더 적은 상태들을 포함하는 다른 다중 상태 구조들에서도 이용될 수 있다.

또한, 도 6은 메모리 셀들로부터 데이터를 판독하기 위한 3개의 판독 기준 전압들 Vra, Vrb, Vrc(판독 비교 레벨들/값들 이라 지칭되기도 함)을 도시한다. 주어진 메모리 셀의 임계전압이 Vra, Vrb, 및 Vrc 보다 큰지 작은지를 테스트함으로써, 시스템은 메모리 셀이 어떤 상태에 있는지를 판별할 수 있다. 예를 들어, 메모리 셀이 Vra 보다 작은 임계전압을 갖는다면, 이 메모리 셀은 상태 E에 있다고 가정된다. 메모리 셀이 Vra 보다는 크지만 Vrb 보다 작은 임계전압을 갖는다면, 이 메모리 셀은 상태 A에 있다고 가정된다. 메모리 셀이 Vrb 보다는 크지만 Vrc 보다 작은 임계전압을 갖는다면, 이 메모리 셀은 상태 B에 있다고 가정된다. 메모리 셀이 Vra 보다 큰 임계전압을 갖는다면, 이 메모리 셀은 상태 C에 있다고 가정된다.

도 6은 또한, 3개의 검증 기준 전압들 Vva, Vvb, Vvc(검증 비교 레벨들/값들 이라 지칭되기도 함)을 도시한다. 메모리 셀들을 상태 A로 프로그래밍하는 경우, 시스템은 이들 메모리 셀들이 Vva 보다 크거나 같은 임계전압을 갖는지를 테스트할 것이다. 메모리 셀들을 상태 B로 프로그래밍하는 경우, 시스템은 이들 메모리 셀들이 Vvb 보다 크거나 같은 임계전압을 갖는지를 테스트할 것이다. 메모리 셀들을 상태 C로 프로그래밍하는 경우, 시스템은 이들 메모리 셀들이 Vvc 보다 크거나 같은 임계전압을 갖는지를 테스트할 것이다.

풀 시퀀스 프로그래밍(full sequence programming)이라고 알려진 일실시예에서, 메모리 셀들은 소거 상태 E 로부터 프로그래밍 상태 A, B, C 중 어느 하나로 곧바로 프로그래밍될 수 있다. 예를 들어, 프로그래밍될 메모리 셀들의 집단(population)은 먼저 소거될 수도 있으며, 따라서 상기 집단 내의 모든 메모리 셀들은 소거상태 E에 있게 된다. 이후, 프로그래밍 프로세스가 이용되어 메모리 셀들을 상태 A, B, 혹은 C 로 곧바로 프로그래밍한다. 몇몇 메모리 셀들은 상태 E에서 상태 A로 프로그래밍되는 반면에 다른 메모리 셀들은 상태 E에서 상태 B로 프로그래밍되거나 및/또는 상태 E에서 상태 C로 프로그래밍된다.

도 7은 상이한 2개의 페이지들, 하위(lower) 페이지와 상위(upper) 페이지에 대해 데이터를 저장하는 다중 상태 메모리 셀을 프로그래밍하는 2-스테이지(two-stage) 기법의 일례를 예시한다. 4개의 상태들 즉, 상태 E(11), 상태 A(10),상태 B(00),상태 C(01)가 도시되어 있다. 상태 E의 경우, 2개의 페이지들 모두는 "1"을 저장한다. 상태 A의 경우, 하위(lower) 페이지는 "0"을 저장하고 상위(upper) 페이지는 "1"을 저장한다. 상태 B의 경우, 2개의 페이지들 모두는 "0"을 저장한다. 상태 C의 경우, 하위 페이지는 "1"을 저장하고 상위 페이지는 "0"을 저장한다. 비록, 특정한 비트 패턴들이 각각의 상태에 대해서 할당되었지만, 이와 다른 비트 패턴들도 할당될 수 있음을 유의해야 한다. 제 1 프로그래밍 스테이지(stage)에서, 메모리 셀들의 임계전압 레벨들은, 하위 논리 페이지로 프로그래밍될 비트에 따라 설정된다. 만일, 상기 비트가 논리 "1" 이라면, 임계전압은 변화되지 않는데, 이는 이전에 소거되었던 결과로서 임계전압이 이미 적절한 상태에 있기 때문이다. 하지만, 프로그래밍될 상기 비트가 논리 "0" 이라면, 메모리 셀의 임계전압은 상태 A로 상승하는바, 이는 화살표 504 로 도시된다. 이로써 제 1 프로그래밍 스테이지가 종료한다.

제 2 프로그래밍 스테이지에서, 메모리 셀의 임계전압 레벨은, 상위 논리 페이지로 프로그래밍될 비트에 따라 설정된다. 만일, 상위 논리 페이지 비트가 논리 "1"을 저장할 예정이라면, 프로그래밍이 발생되지 않는데, 이는 하위 페이지 비트의 프로그래밍에 따라 상기 메모리 셀이 상태 E 또는 A 중 어느 하나에 있기 때문이며, 상기 상태 E, A 둘다는 논리 "1"의 상위 페이지 비트를 갖는다. 만일, 상위 페이지 비트가 논리 "0"을 저장할 예정이라면, 임계전압이 쉬프트된다. 제 1 스테이지의 결과로서, 메모리 셀이 소거 상태 E에 남아있게 된다면, 제 2 스테이지에서는 상기 메모리 셀이 프로그래밍되며, 따라서 상태 C 내에 있도록 임계전압이 증가된다(화살표 520으로 도시). 만일, 제 1 프로그래밍 스테이지의 결과로서 메모리 셀이 상태 A로 프로그래밍되었다면, 상기 메모리 셀은 제 2 스테이지에서 추가로 프로그래밍되며, 따라서 임계전압은 화살표 506으로 도시된 바와같이 상태 B에 있도록 증가된다. 제 2 스테이지의 결과는, 하위 페이지에 대한 데이터를 변경하는 일 없이, 상위 페이지에 대해 논리 "0"을 저장하도록 명시된 소정 상태로 메모리 셀을 프로그래밍하는 것이다.

일실시예에서는, 전체 페이지를 채우기에 충분한 데이터가 기입된다면, 풀 시퀀스 기입(full sequence writing)을 수행하도록 시스템이 셋업될 수 있다. 만일, 전체 페이지에 대해서 충분치 못한 데이터가 기입된다면, 프로그래밍 프로세스는 수신된 데이터로 하위 페이지를 프로그래밍할 수 있다. 후속 데이터가 수신되는 경우, 이후 상기 시스템은 상위 페이지를 프로그래밍할 것이다. 본 발명의 또 다른 실시예에서, 상기 시스템은 하위 페이지를 프로그래밍하는 모드에서 기입을 개시할 수 있으며, 그리고 전체(혹은 대부분의) 워드라인의 메모리 셀들을 채우기에 충분한 데이터가 후속으로 수신된다면, 상기 시스템은 풀 시퀀스 프로그래밍 모드로 전환할 수 있다. 이러한 실시예에 대한 좀더 상세한 내용은, 미국공개특허(공개번호 2006/0126390)에 개시되어 있으며, 상기 미국공개특허는 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.

도 8a 내지 도 8c는 비휘발성 메모리를 프로그래밍하기 위한 또 다른 다중-스테이지 프로그래밍 프로세스를 도시한다. 도 8a 내지 도 8c의 프로세스는 임의의 특정 메모리 셀에 대한 플로팅 게이트간 커플링(floating gate-to-floating gate coupling)을 감소시키는바, 앞선 페이지들에 대해서 이웃 메모리 소자들을 기입한 이후에, 소정 페이지에 관하여 상기 특정 메모리 셀을 기입함으로써, 플로팅 게이트간 커플링을 감소시킨다. 도 8a 내지 도 8c에 개시된 예시적인 일 구현예에서, 비휘발성 메모리 셀들은, 4개의 데이터 상태들을 이용하여 메모리 셀 하나당 2 비트의 데이터를 저장한다. 예를 들어, 상태 E는 소거 상태이며, 상태 A, B, 및 C는 프로그래밍된 상태라고 가정하자. 도 9는 상태들 및 저장된 데이터 사이의 관계에 대한 일례를 예시한다. 상태 E는 데이터 11을 저장하며, 상태 A는 데이터 01을 저장하며, 상태 B는 데이터 00을 저장하며, 상태 C는 데이터 10을 저장한다. 이러한 것은 그레이(Gray) 코딩의 일례이다. 물리적인 데이터 상태들로 데이터를 인코딩하는 또 다른 인코딩 기법들이 이용될 수도 있다. 각각의 메모리 셀은 2 페이지들의 데이터를 저장한다. 참조를 위한 목적으로, 이들 데이터 페이지들은 상위 페이지와 하위 페이지로 호칭될 것이다. 하지만, 다른 명칭(label)들이 이용될 수도 있다. 도 8a ~ 도 8c의 프로세서에 대해서 상태 A를 참조하면, 상위 페이지는 데이터 0을 저장하고 하위 페이지는 데이터 1을 저장한다. 상태 B에 대해서, 상위 페이지와 하위 페이지 둘다는 데이터 0을 저장한다. 상태 C에 대해서, 하위 페이지는 데이터 0을 저장하고 상위 페이지는 데이터 1을 저장한다.

도 8a 내지 도 8c의 프로그래밍 프로세스는 2-스테이지 프로그래밍 프로세스이다. 하지만, 도 8a 내지 도 8c의 프로그래밍 프로세스는 3 스테이지 프로세스, 4 스테이지 프로세스 등등을 구현하는데 이용될 수 있다. 제 1 스테이지에서, 하위 페이지가 프로그래밍된다. 만일, 하위 페이지가 데이터 1 로 남아있을 것이라면, 메모리 셀의 상태는 상태 E로 남아있는다. 만일, 하위 페이지 데이터가 0으로 프로그래밍될 것이라면, 메모리 셀이 상태 B'으로 프로그래밍되도록 메모리 셀의 임계전압이 상승한다. 도 8a는 상태 E에서 상태 B'으로 메모리 셀들을 프로그래밍하는 것을 도시한다. 도 8a에 도시된 상태 B'은 중간 상태 B(interim state B) 이다. 따라서, 검증 포인트는 Vvb' 으로 도시되며, 이것은 Vvb 보다 낮다.

일실시예에서, 메모리 셀이 상태 E에서 상태 B'으로 프로그래밍된 이후, NAND 스트링에 있는 상기 메모리 셀의 이웃 메모리 셀(워드라인 WLn+1 상에 있음)은 그것의 하위 페이지에 대해서 프로그래밍될 것이다. 상기 이웃 메모리 셀을 프로그래밍한 이후에, 플로팅 게이트간 커플링 효과는 이전에 프로그래밍된 메모리 셀의 외견상(apparent) 임계전압을 상승시킬 수도 있다. 이러한 것은, 도 8b의 임계전압 분포(520)로 도시되는 바와 같이, 상태 B'에 대한 임계전압 분포를 확장하는 효과를 갖게 될 것이다. 임계전압 분포의 이러한 외견상 확장은 상위 페이지를 프로그래밍할 때에 치유될 것이다.

도 8c는 상위 페이지를 프로그래밍하는 프로세스를 도시한 것이다. 만일, 상기 메모리 셀이 소거 상태 E에 있고 그리고 상위 페이지가 데이터 1로 남아있을 것이라면, 상기 메모리 셀은 소거 상태 E에 남아있을 것이다. 만일, 상기 메모리 셀이 소거 상태 E에 있고 그리고 그것의 상위 페이지 데이터가 0으로 프로그래밍될 예정이라면, 상기 메모리 셀의 임계전압은 상기 메모리 셀이 상태 A에 있도록 상승될 것이다. 만일, 상기 메모리 셀이 중간 임계전압 분포 520에 있었고 그리고 상위 페이지 데이터가 1로 남아있을 예정이라면, 상기 메모리 셀은 최종 상태 C로 프로그래밍될 것이다. 만일, 상기 메모리 셀이 중간 임계전압 분포 520에 있으며 그리고 상위 페이지 데이터가 데이터 0이 될 것이라면, 상기 메모리 셀은 상태 B에 있게 될 것이다. 도 8a 내지 도 8c에 도시된 프로세스는 플로팅 게이트간 커플링을 감소시키는바, 왜냐하면 인접 메모리 셀들의 오직 상위 페이지 프로그래밍만이, 주어진 메모리 셀의 외견상 임계전압에 대해서 영향을 미칠 것이기 때문이다.

비록, 도 8a 내지 도 8c는 4개의 데이터 상태들과 2 페이지들의 데이터에 관한 일례를 제공하고 있긴 하지만, 도 8a 내지 도 8c에 개시된 본 발명의 개념은 4개 보다 많거나 적은 상태들 및 2개 보다 많거나 적은 페이지들을 갖는 또 다른 구현예들에 적용될 수 있다. 도 8a 내지 도 8c의 프로그래밍 프로세스에 관한 좀더 상세한 내용은 미국등록특허 US 7,196,928에서 찾아볼 수 있으며, 상기 미국등록특허는 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.

도 10은 도 3의 시스템(혹은 다른 시스템)과 같은 비휘발성 메모리를 동작시키는 프로세스의 일실시예를 예시하는 순서도이다. 단계 600에서, 데이터를 프로그램하기 위한 요청이 수신된다. 상기 요청은 호스트, 콘트롤러, 제어회로, 상태 머신 혹은 다른 디바이스로부터 수신될 수 있다. 이러한 요청에 응답하여, 콘트롤러, 제어회로, 상태 머신 혹은 다른 구성요소는 플래시 메모리 셀들의 어떤 블록이 데이터를 저장하는데 이용될 것인지를 판별할 것이다(단계 602). 데이터는 전술한 바와 같은 임의의 프로그래밍 프로세스들(혹은 다른 프로그래밍 프로세스)을 이용하여, 판별된 블록 내에 프로그래밍될 것이다(단계 604). 프로그래밍된 데이터는 한번 혹은 여러 번 판독될 것이다(단계 606). 단계 604와 단계 606 사이에는 점선이 존재하는데, 이는 상기 단계들 사이에서는 예측불가능한 정도의 시간이 경과할 수도 있으며, 그리고 단계 606은 단계 604에 응답하여 수행되지 않기 때문이다. 이와 달리, 단계 606은 데이터를 판독하라는 요청 혹은 다른 이벤트에 응답하여 수행된다.

도 11은 블록 내의 메모리 셀들을 프로그래밍하기 위한 프로세스를 도시한 순서도이다. 도 11의 프로세스는 도 10의 단계 604의 일실시예이다. 단계 632에서, 프로그래밍되기 전에 메모리 셀들이 소거된다(블록 단위로 혹은 다른 단위로).

일실시예에서는, p-웰을 충분한 시간 동안 소거 전압(예컨대, 20V)으로 상승시키고, 선택된 블록의 워드라인들을 접지시키고, 그리고 소스 및 비트라인들을 플로팅시킴으로써, 메모리 셀들이 소거된다. 따라서, 강한 전기장이 선택된 메모리 셀들의 터널 산화막들에 인가되며, 그리고 플로팅 게이트의 전자들이 전형적으로는 파울러-노드하임 터널링 매커니즘에 의해 기판 측으로 방출됨에 따라, 선택된 메모리 셀들이 소거된다. 플로팅 게이트로부터 p-웰 영역으로 전자들이 이송됨에 따라, 선택된 메모리 셀의 임계전압이 낮아진다. 소거 동작은, 전체 메모리 어레이, 개별 블록들, 또는 셀들의 다른 단위에 대해서 수행될 수 있다. 소거하기 위한 다른 기법들도 이용될 수 있다.

단계 634에서, 소프트 프로그래밍이 수행되어 소거된 메모리 셀들의 임계전압 분포를 좁힌다. 몇몇 메모리 셀들은 소거 프로세스의 결과, 필요한 것보다 더 깊은 소거 상태에 있을 수도 있다. 더 깊은 소거 상태에 있는 메모리 셀들의 임계전압을 소거 상태에 대한 유효 범위 내에 여전히 존재하는 더 높은 임계전압으로 이동시키기 위하여, 소프트 프로그래밍은 프로그래밍 펄스들을 인가할 수 있다. 단계 636에서, 블록의 메모리 셀들이 전술한 바와 같이 프로그래밍된다. 도 11의 프로세스는 전술한 바와 같은 다양한 회로들을 이용하여 상태 머신, 콘트롤러 혹은 상태 머신과 콘트롤러의 조합의 지시에 따라 수행될 수 있다. 예를 들어, 콘트롤러는 데이터를 프로그램하기 위하여 커맨드들과 데이터를 상태 머신으로 발행할 수 있다. 이에 응답하여, 상태 머신은 프로그래밍 동작을 수행하도록 전술한 바와 같은 회로들을 동작시킬 수 있다.

도 12는 공통 워드라인에 연결된 하나 이상의 메모리 셀들에 대해서 프로그래밍을 수행하는 소정 프로세스의 일실시예를 예시한 순서도이다. 따라서, 메모리 셀들의 블록을 프로그래밍하는 경우, 도 12의 프로세스는 상기 블록의 각각의 워드라인에 대해서 한번 이상 수행된다. 도 12의 프로세스는 도 11의 단계 636 동안 한번 혹은 여러번 수행될 수 있다. 예를 들면, 도 12의 프로세스는 상태 E 로부터 곧바로 상태 A, B, 혹은 C 중 임의의 상태로 메모리 셀들을 프로그래밍(예컨대, 풀 시퀀스 프로그래밍)하는데 이용될 수 있다. 대안적으로는, 도 12의 프로세스는, 도 7, 도 8a 내지 도 8c 혹은 다른 프로그래밍 체계의 프로세스의 하나의 스테이지 혹은 각각의 스테이지를 수행하는데 이용될 수 있다. 예를 들면, 도 8a 내지 도 8c의 프로세스를 수행하는 경우, 도 12의 프로세스가 이용되어, 몇몇 메모리 셀들을 상태 E 에서 상태 B' 으로 프로그래밍하는 것을 포함하는 제 1 스테이지를 구현할 수 있다. 이후, 몇몇 메모리 셀들을 상태 E 에서 상태 A로 그리고 상태 B' 으로부터 상태 B 및 상태 C로 프로그래밍하는 것을 포함하는 제 2 스테이지를 구현하도록, 도 12의 프로세스가 다시 한번 이용될 수 있다.

일반적으로, 프로그램 동작 동안에 제어 게이트에 인가되는 프로그램 전압은 일련의 프로그램 펄스들로서 인가된다. 프로그래밍 펄스들 사이에는, 검증을 위한 하나 이상의 검증 펄스들의 세트가 존재한다. 많은 구현예에서, 프로그램 펄스들의 크기는, 각각의 연속적인 펄스들에 대해서 기결정된 스텝 사이즈만큼 증가된다. 도 12의 단계 770에서, 프로그래밍 전압(Vpgm)은 시작 크기(예컨대, ~ 12-16 볼트 혹은 다른 적절한 레벨)로 초기화되며 그리고 상태 머신(222)에 의해서 프로그램 카운터(PC)가 1로 초기화된다.

단계 772에서, 프로그램 신호 Vpgm의 하나의 프로그램 펄스가 선택 워드라인(즉, 프로그래밍을 위해서 선택된 워드라인)에 인가된다. 일실시예에서, 프로그래밍되는 메모리 셀들의 그룹은 모두 동일한 워드라인(상기 선택 워드라인)에 연결된다. 프로그램 혼란을 방지하도록 해당 기술분야에 공지된 부스팅 체계들을 수행하기 위한 하나 이상의 부스팅 전압들(예컨대, ~9 볼트)이 비선택 워드라인들에 인가된다. 본 명세서에 서술된 본 발명의 원리와 함께 이용될 수 있는 많은 수의 서로 다른 부스팅 체계들이 존재한다. 비선택 워드라인들 상에 부스팅 전압들을 제공하기 위하여, 단계 772는 이웃한 비선택 워드라인들의 전압들을 상승(stepping)시키는 단계를 포함한다. 즉, 선택 워드라인에 이웃한 비선택 워드라인들은 먼저 하나 이상의 중간 전압으로 상승될 것이며 이에 후속하여 하나 이상의 타겟 부스팅 전압들로 상승될 것이다. 또한, 프로그램 전압도 먼저 중간 전압으로 상승될 것이며 이후에 이웃한 비선택 워드라인들과 동시에 타겟 프로그램 전압으로 상승될 것이다. 좀더 상세한 내용은 도 13 내지 도 17을 참조하여 제공될 것이다.

일실시예에서, 소정의 메모리 셀이 프로그래밍되어야 한다면, 해당 비트라인은 접지된다. 다른 한편으로, 만일 메모리 셀이 현재의 임계전압을 유지해야 한다면, 해당 비트라인은 프로그래밍을 금지하기 위해 Vdd에 연결된다. 단계 772에서, 선택 워드라인에 연결된 모든 메모리 셀들에게 프로그램 펄스가 동시에 인가되며, 따라서 선택 워드라인에 연결된 프로그램되어야 하는 모든 메모리 셀들은 동시에 프로그래밍된다. 즉, 이들 메모리 셀들은 같은 시간에(혹은 중첩된 시간들 동안) 프로그래밍된다. 이러한 방식으로, 선택 워드라인에 연결된 모든 메모리 셀들의 임계전압은, 이들이 후속 프로그래밍으로부터 록 아웃되지 않는한, 동시에 변화될 것이다. 단계 774에서, 하나 이상의 검증 동작들을 수행하기 위한 타겟 레벨들의 적절한 세트를 이용하여 소정의 메모리 셀들이 검증된다. 메모리 셀이 그 타겟 레벨에 도달하였다고 검증되면, 상기 메모리 셀은 후속 프로그래밍으로부터 록 아웃된다. 후속 프로그래밍으로부터 메모리 셀을 록 아웃시키기 위한 일례는, 해당 비트라인 전압을 예컨대, Vdd로 상승시키는 것이다.

단계 776에서, 모든 메모리 셀들이 그 타겟 임계전압에 도달했는지의 여부가 판별된다. 만일 그렇다면, 프로그래밍 프로세스는 완료되며 그리고 성공적인 것인데, 이는 선택된 모든 메모리 셀들이 프로그래밍되었고 그리고 그 타겟 상태들에 대해서 검증되었기 때문이다. "통과(PASS)" 라는 상태가 단계 778에서 보고된다. 만일, 단계 776에서 모든 메모리 셀들이 그 타겟 임계전압에 도달한 것이 아니라고 판별되면, 프로그래밍 프로세스는 단계 780으로 계속 진행된다.

단계 780에서, 시스템은, 각각의 타겟 임계전압 분포에 아직 도달하지 못한 메모리 셀들의 개수를 카운트한다. 즉, 시스템은 검증 프로세스를 통과하지 못한 메모리 셀들의 개수를 카운트한다. 이러한 카운팅은 상태 머신, 콘트롤러, 혹은 다른 논리회로에 의해서 수행될 수 있다. 일 구현예에서, 각각의 감지 블록(300)(도 3)은, 그들 각각의 메모리 셀들의 상태(통과/실패 : pass/fail)를 저장할 것이다. 이러한 값들은 디지털 계수기(counter)를 이용하여 카운트될 수 있다. 전술한 바와 같이, 많은 감지 블록들은 함께 와이어드-OR(wired-OR)된 출력 신호를 갖는다. 따라서, 하나의 라인을 체크하는 것은, 매우 큰 그룹의 메모리 셀들 중 그 어떤 셀도 검증에 실패하지 않았음을 나타낼 수 있다. 함께 와이어드-OR 된 라인들을 적절히 구성함으로써(예를 들면, 이진-트리 유사 구조 : binary tree-like structure), 실패한 셀들의 개수를 판별하기 위한 이진 검색 방법이 이용될 수 있다. 이러한 방식에서, 적은 개수의 셀들이 실패하였다면, 카운팅은 빠르게 완료된다. 만일, 많은 개수의 셀들이 실패하였다면, 카운팅은 시간이 더 걸린다. 이에 관한 보다 상세한 내용은 미국공개특허출원(공개번호 2008/0126676)에 개시되어 있으며, 상기 미국공개특허출원은 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다. 다른 대안예에서, 감지 증폭기들 각각은, 그것은 해당 메모리 셀이 실패한 경우 아날로그 전압 혹은 전류를 출력할 수 있으며 그리고 실패한 메모리 셀들의 개수를 카운트하는데 아날로그 전압 혹은 전류 합산 회로가 이용될 수 있다. 일실시예에서는, 카운트된 하나의 총계가 존재하며, 이것은 마지막 검증 단계를 실패한 현재 프로그래밍되는 메모리 셀들의 총 개수를 반영한다. 다른 실시예에서는, 각각의 데이터 상태에 대해서 개별 카운트들이 유지된다.

단계 782에서는, 단계 780으로부터의 카운트가 기결정된 한계값 보다 작거나 혹은 같은지의 여부가 판별된다. 일실시예에서, 기결정된 한계값은, 메모리 셀들의 페이지에 대한 판독 프로세스 동안에 ECC 에 의해서 보정될 수 있는 비트들의 수이다. 실패한 셀들의 개수가 기결정된 한계값 보다 작거나 혹은 같으면, 프로그래밍 프로세스는 종료될 수 있으며 그리고 "통과(PASS)" 상태가 단계 778에서 보고된다. 이러한 상황에서, 충분한 메모리 셀들이 올바르게 프로그래밍되는바, 따라서 완전하게 프로그래밍되지 않은 소수의 남아있는 메모리 셀들은 판독 프로세스 동안 ECC 를 이용하여 보정될 수 있다. 몇몇 실시예들에서는 단계 780에서, 각각의 섹터, 각각의 타겟 데이터 상태 혹은 다른 단위에 대해서, 실패한 셀들의 개수가 카운트될 것이며 그리고 이들 카운트들은 개별적으로 혹은 집합적으로(collectively) 임계값과 비교될 것이다(단계 782). 다른 실시예에서, 기결정된 한계값은 판독 프로세스 동안 ECC에 의해서 보정될 수 있는 비트들의 수 보다 작을 수 있는데, 이는 장래의 에러들을 허용하기 위한 것이다. 한 페이지의 모든 메모리 셀들 보다 적은 메모리 셀을 프로그래밍하는 경우 혹은, 오직 하나의 데이터 상태(혹은 모든 상태들 보다 적은 상태)에 대해서 카운트를 비교하는 경우, 상기 기결정된 한계값은, 메모리 셀들의 상기 페이지에 대해서 판독 프로세스 동안 ECC에 의해서 보정될 수 있는 비트들의 수의 일부분(a portion)(일정 비율 혹은 일정 비율이 아님: pro-rata or not pro-rata)이 될 수 있다. 일부 실시예들에서, 상기 한계값은 미리 결정되지 않는다. 미리 결정되는 대신에, 그 페이지에 대해서 이미 카운트된 에러들의 개수, 수행된 프로그램-소거 사이클들의 수, 온도 혹은 다른 기준에 기초하여, 상기 한계값이 변화될 수 있다.

실패한 셀들의 개수가 상기 한계값보다 작지 않다면, 프로그래밍 프로세스는 단계 784로 진행하며 그리고 프로그램 제한 값(PL)에 대해서 프로그램 카운터(PC)가 체크된다. 프로그램 제한 값의 일례는 20 이다. 하지만, 다른 값들도 또한 이용될 수 있다. 프로그램 카운터(PC)가 상기 프로그램 제한 값(PL) 보다 작지 않다면, 프로그래밍 프로세스는 실패한 것으로 간주되며 그리고 상태 "실패(FAIL)"가 단계 788에서 보고된다. 만일, 프로그램 카운터(PC)가 상기 프로그램 제한 값(PL) 보다 작다면, 프로세스는 단계 786으로 진행하며, 이 시간 동안 프로그램 카운터(PC)는 1 만큼 증분되며 그리고 프로그램 전압 Vpgm은 다음 크기로 증가된다(step up). 예를 들어, 다음번 펄스는 이전 펄스 보다 스텝 사이즈(가령, 0.1 ~ 0.4 볼트의 스텝 사이즈) 만큼 증가된 크기를 가질 것이다. 단계 786 이후, 프로세스는 단계 772로 되돌아가며 그리고 선택 워드라인에 다른 프로그램 펄스가 인가된다.

검증 동작들(가령, 단계 774) 및 판독 동작들 동안, 선택 워드라인은 소정 전압 예컨대, 판독 동작에 특화된 레벨(가령, Vra, Vrb, Vrc) 혹은 검증 동작에 특화된 레벨(가령, Vva, Vvb, Vvc)에 연결되는바, 이는 관심있는 메모리 셀의 임계전압이 이러한 레벨들에 도달했는지를 판별하기 위한 것이다. 워드라인 전압을 인가한 이후, 워드라인에 인가된 상기 전압에 응답하여 메모리 셀이 턴온되는지의 여부를 판별하도록, 메모리 셀의 도통 전류가 측정된다. 만일, 도통 전류가 소정 값보다 크게 측정된다면, 메모리 셀은 턴온되었으며 그리고 워드라인에 인가된 전압은 메모리 셀의 임계전압 보다 크다라고 가정된다. 만일, 도통 전류가 소정 값보다 크게 측정되지 않는다면, 메모리 셀은 턴온되지 않았으며 그리고 워드라인에 인가된 전압은 메모리 셀의 임계전압 보다 크지 않다라고 가정된다.

판독 혹은 검증 동작 동안에 메모리 셀의 도통 전류를 특정하는 수 많은 방법들이 존재한다. 일실시예에서, 메모리 셀의 도통 전류는 감지 증폭기 내의 전용 캐패시터를 메모리 셀이 방전 혹은 충전시키는 속도(rate)에 의해서 측정된다. 다른 일실시예에서, 선택된 메모리 셀의 도통 전류는, 상기 메모리 셀을 포함하는 NAND 스트링이 해당 비트라인을 방전시키는 것을 허용한다(또는 허용하지 않는다). 비트라인이 방전되었는지 혹은 아닌지를 알아보기 위하여 소정의 시간 이후에 비트라인 상의 전압이 측정된다. 본 명세서에 설명된 기술은, 검증/판독을 위해 해당 기술분야에 공지된 서로 다른 기법들과 함께 이용될 수 있음을 유의해야 한다. 검증/판독에 관한 추가적인 정보는, (1) 미국특허출원(공개 번호 2004/0057287), (2) 미국특허출원(공개 번호 2004/0109357), (3) 미국특허출원(공개 번호 2005/0169082), (4) 미국특허출원(공개 번호 2006/0221692)에서 찾아볼 수 있으며, 이들 특허 문헌들 모두는 그 전체가 본 명세서에 참조로서 포함된다. 전술한 바와 같은 소거, 판독 및 검증 동작들은 해당 기술분야에 공지된 기법들에 따라 수행된다. 따라서, 설명된 세부사항들 중 많은 부분들이 당업자에 의해서 변경될 수도 있다. 해당 기술분야에 공지된 또 다른 소거, 판독 및 검증 기법들도 역시 이용될 수 있다.

도 13은 도 12에 도시된 프로세스의 단계 772 동안 다양한 신호들의 거동을 예시한 타이밍도이다. 즉, 상기 타이밍도는, 선택된 워드라인 상에 인가된 프로그래밍 펄스와 비선택 워드라인들 상의 부스팅 전압들을 나타낸다. 도 13에는 BL_sel, BL_unsel, SGD, WLn, WLn+1/WLn-1, WL_unsel, SGS, 및 소스 라는 8개의 신호들이 도시되어 있다. 전술한 바와 같이, 도 12의 프로그래밍 프로세스는, 특정한 하나의 워드라인을 따라 있는 메모리 셀들을 프로그래밍하는데 이용된다. 임의의 프로그래밍 프로세스에서, 선택 워드라인에 연결된 메모리 셀들 중 일부는 프로그래밍을 위해서 선택될 것이며 그리고 선택 워드라인에 연결된 메모리 셀들 중 일부는 프로그래밍을 위해서 선택되지 않을 것이라고 간주된다. 신호 BL_sel 는 프로그래밍을 위해 선택된 이들 메모리 셀들에 대한 비트라인들 상의 전압이다. 신호 BL_unsel 는 프로그래밍을 위해 선택되지 않은 이들 메모리 셀들에 대한 비트라인 전압이다. SGD 는 드레인측 선택 게이트 신호이다. SGS 는 소스측 선택 게이트 신호이다. WLn은 프로그래밍을 위해 선택된 워드라인 상의 전압이다. WLn+1/WLn-1 은, WLn의 이웃들인 2개의 워드라인들이다. 즉, WLn+1 은, WLn의 일측에서 WLn 다음에 위치하며 그리고 WLn-1 은, WLn의 다른 일측에서 WLn 다음에 위치한다. 예를 들어, 프로그래밍을 위해서 선택된 워드라인이 워드라인 WL2 이라면, 이웃한 워드라인들은 WL1 과 WL3 이다. 신호 WL_unsel 는, 상기 이웃 워드라인들을 제외한, 프로그래밍을 위해서 선택되지 않은 워드라인들 상의 전압이다. 소스는 공통 소스 라인(도 4 참조)이다.

도 13의 프로세스에서는 도시된 모든 신호들이 0 볼트에서 시작한다. 시간 t1에서, BL_sel 은 VDD(가령, 3 ~ 5 볼트)로 상승되며, BL_unsel 은 Vss(0 볼트)로 남아있으며, SGD 는 VDD로 상승되며, SGS는 Vss로 남아있으며 그리고 소스 라인은 VDD로 상승된다. 또한, t1에서, 모든 워드라인들에 대한 전압들은 하나 이상의 서로 다른 레벨들로 상승된다. 도 13의 일실시예에서, WLn 은 Vpass 로 상승되며(가령, 약 9 V로 상승되지만, 다른 전압값들도 이용될 수 있음), 이웃 워드라인들 WLn+1/WLn-1 은 Vint(일반적으로 Vpass 보다는 낮은 중간 전압값)로 상승되며, 그리고 다른 비선택 워드라인들인 WL_unsel 은 Vpass로 상승된다. 일실시예에서, Vint 는 일정한 값(이하에서는 △로 지칭됨)만큼 Vpass 보다 낮다. 일실시예에서, 예시적인 △는 2 볼트이다. t1에서 다양한 워드라인 전압들을 상승시킨 이후에, 이들 전압들은 전술한 각각의 레벨들에서 소정의 시간 기간 동안 유지된다.

전술한 바와 같이, 도 12의 프로그래밍 프로세스의 각각의 사이클에서 Vpgm의 크기가 증가한다. 일부 실시예들에서, Vpass는 프로그래밍 프로세스 전체에서 일정하게 유지될 것이다. 다른 실시예들에서, Vpass 는 Vpgm의 각각의 증분으로 증가할 것이다. 일부 실시예들에서, △는 일정하게 유지될 것이며 따라서, 프로그래밍 프로세스를 구성하는 각각의 사이클들에서 Vpass가 증가함에 따라 Vint 가 증가할 것이다. 다른 실시예들에서는, 프로그래밍 프로세스를 구성하는 각각의 사이클들에서 Vpass가 증가하더라도 Vint 는 일정하게 유지될 것이다.

시간 t2에서, 선택 워드라인 WLn 은 Vpass 로부터 Vpgm 으로 상승될 것이다. 또한, 시간 t2에서, 이웃 워드라인들 WLn+1/WLn-1 의 전압은 Vint 에서 Vpass 로 상승될 것이다. 일실시예에서는, WLn 상의 전압을 상승시키는 것과 동시에(concurrently) WLn+1/WLn-1 의 전압이 상승된다. 동시에(concurrently) 라는 용어의 사용은, 이웃 워드라인들 상의 전압들을 상승시키는 것과 선택 워드라인 상의 전압을 상승시키는 것이 시간상으로 중첩됨을 의미한다. 하지만, 이웃 워드라인들 상의 전압을 상승시키는 것은, 선택 워드라인 상의 전압을 상승시키는 것과 서로 다른 시간들에서 시작하거나 혹은 종료할 수 있다. t2 및 t3 사이에서 프로그램 펄스가 인가된다. 시간 t3에서, 신호 BL_sel, SGD, WLn, WLn+1/WLn-1, WL_unsel, 및 소스는 0 볼트로 하강된다.

시간 t2에서의 이웃 워드라인들 WLn+1/WLn-1 상의 상승 에지 천이(rising edge transition) 때문에, 이들 이웃 워드라인들은 WLn에 대한 용량성 커플링을 제공할 것이며, 이는 WLn 에 대한 용량성 부스트(capacitive boost)를 야기한다. 이러한 용량성 부스트는, WLn이 그 타겟 전압에 보다 빨리 도달하는 것을 허용한다. 따라서, 워드라인 드라이버로부터 워드라인의 반대측 상의 메모리 셀들은 좀더 빠르게 상승한다. 이웃 워드라인들이 수용가능한 패스 전압(가령, Vpass)으로 상승하기 때문에, 프로그램 혼란의 영향이 최소화된다. 또한, 시간 t1에서 선택 워드라인이 Vint가 아니라 Vpass로 상승됨에 따라, 선택 워드라인은 타겟 Vpgm에 보다 빨리 도달할 것이다.

일실시예에서, 이웃 워드라인들에 대한 워드라인 드라이버들은 블록의 교번하는 사이드들 상에 위치될 것이다. 예를 들어, 모든 짝수 워드라인들은 좌측에 위치한 워드라인 드라이버들을 갖게될 것이며, 반면에 모든 홀수 워드라인들은 우측에 위치한 워드라인 드라이버들을 갖게될 것이다. 이는 전술한 바와 같은 용량성 커플링의 이점을 증대시킬 것이다.

이웃 워드라인들의 용량성 커플링을 이용하는 전술한 구현예는 고속 프로그래밍을 허용할 수 있다. 예를 들면, 자연적인(natural) Vt 분포를 증가시킴이 없이, 프로그램 펄스의 폭이 감축될 수 있다. 일부 실시예들에서, 모든 워드라인 드라이버들은 메모리 어레이의 동일한 사이드 상에 여전히 존재할 것이다.

이웃 워드라인들 WLn+1 및 WLn-1 은, 동일한 중간 전압이 아니라 서로 다른 중간 전압들로 구동될 수도 있음을 유의해야 한다. 이들은 또한 시간 t2에서 서로 다른 Vpass 전압들로 구동될 수도 있다. 이와 유사하게, 다른 비선택 워드라인들(WL_unsel) 역시도, 모두 동일한 Vpass로 상승될 필요는 없다. 이들 워드라인들 각각은 또한 Vpass 의 다양한 값들로 상승될 수 있다.

전술한 일례에서, 이웃 워드라인들의 세트는 선택 워드라인의 각각의 사이드 상의 하나의 이웃 워드라인을 포함한다. 다른 실시예에서, 이웃 워드라인들의 세트는 선택 워드라인의 각각의 일측 상의 2개 이상의 워드라인들을 포함할 수 있는바 따라서, 상기 신호 WLn+1/WLn-1 는, WLn+1, WLn+2, WLn-1 및 WLn-2 에 적용될 것이다. 다른 실시예들에서, 이웃 워드라인들의 세트는, 선택 워드라인의 각각의 일측 상의 3개 이상의 워드라인들이 될 수도 있다.

선택 워드라인 WLn 상에 프로그램 전압을 인가하는 것은, 하나 이상의 선택된 메모리 셀들이 프로그래밍을 경험하게 한다. 이와 유사하게, 다양한 부스팅 신호들(예컨대, Vpass)의 사용은, 프로그램 혼란을 감소시키는데 이바지한다(따라서, 프로그래밍을 지원한다).

도 14는 도 12에 예시된 프로세스의 단계 772의 또 다른 일실시예 동안 다양한 신호들의 거동을 예시한 타이밍도이다. 즉, 도 14의 타이밍도는, 선택 워드라인 상에 프로그래밍 펄스를 인가하고 그리고 비선택 워드라인들 상에 부스팅 전압들을 인가하는 또 다른 실시예이다. 신호들 BL_sel, BL_unsel, SGD, SGS, 및 소스는 도 13과 동일하게 행동한다. 도 14의 실시예에서, 선택 워드라인 WLn, 이웃 워드라인들 WLn+1/WLn-1, 그리고 다른 비선택 워드라인들 WL_unsel 모두는 시간 t1에서 VpassL 로 상승된다. 다른 비선택 워드라인들 WL_unsel 은, t3 까지 VpassL 로 남아있을 것이다. 시간 t2에서, 선택 워드라인 WLn 은 그 특정 사이클을 위해 Vpgm 으로 상승되며 그리고 이웃 워드라인들 WLn+1/WLn-1 은 VpassH 로 상승된다. VpassH 는 도 13의 Vpass 와 유사하며 그리고 VpassL 는 도 13의 Vint 와 유사하다. 도 13의 프로세스와 도 14의 프로세스의 차이점은, 도 13에서 상기 다른 비선택 워드라인들 WL_unsel 이 시간 t1에서 더 높은 패스 전압으로 상승된다는 점이다. 도 14의 실시예에서, 상기 다른 다른 비선택 워드라인들 WL_unsel 은 더 낮은 패스 전압(VpassL)으로 상승되며 그리고 프로그래밍 펄스 동안 그 값을 유지한다. 도 14의 실시예의 장점들 중 하나는, 상기 다른 비선택 워드라인들이 더 적은 전력을 이용할 것이라는 점이다.

도 15는 도 12에 예시된 프로세스의 단계 772의 또 다른 일실시예 동안에 다양한 신호들의 거동을 예시한 타이밍도이다. 즉, 도 15의 타이밍도는 또 다른 실시예 동안 선택 워드라인 상에 프로그래밍 펄스를 인가하고 그리고 비선택 워드라인들 상에 부스팅 전압들을 인가하는 것을 나타낸다. 신호들 BL_sel, BL_unsel, SGD, SGS, 소스, WLn, WL_unsel 은 도 13과 동일하게 거동한다. 도 15와 도 13과의 차이점은 이웃 워드라인들 WLn+1/WLn-1 의 거동이다. 도 15에서 이웃 워드라인들은 Vint 에서 Vpass로 단계별로 상승되며, 각각의 단계 마다 소정 시간 기간 동안 그 전압을 유지한다. 예를 들면, 시간 t1에서, 이웃 워드라인들 WLn+1/WLn-1은 0 볼트에서 Vint1(제 1 중간 전압)으로 상승된다. 시간 t2에서, 이웃 워드라인들은 Vint1 으로부터 상승하기 시작하여 Vpass 까지 상승할 것인바, 이웃 워드라인들 상의 전압을 Vint2(제 2 중간 전압)로 먼저 상승시키고, Vint2에서 소정 시간 기간 동안 전압을 유지하고, 이후 전압을 Vint3(제 3 중간 전압)으로 상승시키고, Vint3에서 소정 시간 기간 동안 전압을 유지하고, 그리고 마지막으로 Vpass 까지 전압을 상승시킨다. 비록, 도 15에는 이웃 워드라인들 WLn+1/WLn-1 에 대해서 3개의 중간 전압들이 도시되어 있지만, 3개 보다 더 많거나 혹은 더 적은 전압들이 이용될 수도 있다. 일실시예에서, Vint1 과 Vpass 사이의 차이는 대략 2 볼트이며, Vint2 와 Vint3 은 Vint1 과 Vpass 사이에서 동일한 간격으로 이격된다.

도 16은 도 12에 예시된 프로세스의 단계 772의 또 다른 일실시예 동안에 다양한 신호들의 거동을 예시한 타이밍도이다. 즉, 도 16의 타이밍도는 또 다른 실시예 동안 선택 워드라인 상에 프로그래밍 펄스를 인가하고 그리고 비선택 워드라인들 상에 부스팅 전압들을 인가하는 것을 나타낸다. 신호들 BL_sel, BL_unsel, SGD, WL_unsel, SGS, 및 소스는 도 13과 동일하게 거동한다. 도 16과 도 13과의 차이점은, 시간 t2에서 선택 워드라인 WLn 과 이웃 워드라인들 WLn+1/WLn-1 이 그 타겟 전압들(즉, Vpgm 과 Vpass)까지 도 13 보다 좀더 완만하게 상승된다는 점이다.

도 17은 도 12에 예시된 프로세스의 단계 772의 또 다른 일실시예 동안에 다양한 신호들의 거동을 예시한 타이밍도이다. 즉, 도 17의 타이밍도는 또 다른 실시예 동안 선택 워드라인 상에 프로그래밍 펄스를 인가하고 그리고 비선택 워드라인들 상에 부스팅 전압들을 인가하는 것을 나타낸다. 신호들 BL_sel, BL_unsel, SGD, WLn, WL_unsel, SGS, 및 소스는 도 13과 동일하게 거동한다. 도 17과 도 13과의 차이점은, 시간 t2에서 이웃 워드라인들 WLn+1/WLn-1 이 Vpass 보다 높은 전압으로 상승된다는 점이다. 예를 들어 도 17에 따르면, 이웃 워드라인들 WLn+1/WLn-1은 시간 t2 직후에 Vpass_Peak 까지 상승한다. Vpass_Peak 에 도달한 후, 이웃 워드라인들은 Vpass 로 하강한다. 모든 신호들은 시간 t3에서 0 볼트로 하강한다.

도 18은 공통 워드라인에 연결된 메모리 셀들에 대해서 프로그래밍을 수행하는 프로세스의 일실시예를 예시한 순서도이다. 도 18의 프로세스는 도 11의 단계 636 동안 한번 혹은 여러 번 수행될 수 있다. 도 18의 프로세스는 도 12의 프로세스와 유사하다. 도 12 및 도 18의 프로세스들 간에 공통되는 단계들은 동일한 참조 번호들을 갖는다. 2개의 프로세스들 간의 차이점들은 도 18의 프로세스가 단계 800 및 802를 포함한다는 점을 포함한다.

도 18의 실시예들은 2 세트의 피처들(features)을 고려한다. 일 세트의 피처들은 어떤 워드라인이 프로그래밍 중인지에 근거하여 프로그래밍 파라미터들을 변화시키는 것을 포함한다. 예를 들어, 단계 800(이는 단계 770에 선행한다)은, 어떤 워드라인이 프로그래밍되고 있는지에 기초하여 다양한 프로그래밍 파라미터들을 세팅하는 것을 포함한다. 전술한 바와 같이, 도 18의 프로그래밍 프로세스는 공통 워드라인에 연결된 메모리 셀들을 프로그래밍하는데 이용된다. 도 18의 프로그래밍 프로세스는 각각의 워드라드에 대한 한번 이상을 포함하여 블록에 대해서 여러번 수행될 수 있다. 어떤 워드라인이 프로그래밍중인지에 기초하여 다양한 프로그래밍 파라미터들이 변화될 수 있다. 변화될 수 있는 프로그래밍 파라미터들 중 하나는, Vint 와 Vpas 사이의 △ 이다. 몇몇 실시예들에서, 낸드 스트링의 말미 인근에는 워드라인들 사이에 더 많은 공간이 존재하는 반면에, 낸드 스트링의 중간 부분에서는 워드라인들이 좀 더 가깝게 위치한다. 워드라인들 사이의 거리가 큰 경우, 커플링이 약해질 수 있으며 따라서, 상기 △는 더 커질 필요가 있을 수도 있다. 몇몇 실시예들에서, 워드라인들은 낸드 스트링의 말미 인근에서 더 두꺼우며, 반면에 다른 실시예들에서 워드라인들은 낸드 스트링의 중간 부분에서 더 두껍다. 워드라인들이 그 두께에 있어서 보다 넓은 경우, 커플링은 더 커질 수 있으며, 따라서, △는 더 작게 만들어질 수 있다. 또한, 워드라인 수(word line number)에 기초하여 상기 △를 변화시키고자 하는 경우 다른 팩터들이 이용될 수도 있다. △를 변화시키는 것 이외에도, 다양한 워드라인 전압들을 상승시키는 타이밍도 워드라인 수에 기초하여 변화될 수 있다. 따라서, 특정 워드라인에 대한 도 18의 프로세스의 시초에서, 다양한 파라미터들이 단계 800에서 설정된다.

전술한 바와 같이, 도 12 및 도 18의 프로그래밍 프로세스는 사이클들의 세트를 수행하는 것을 포함하는바, 각각의 사이클은 프로그램 전압 Vpgm을 스텝 사이즈(가령, 0.1 ~ 0.5 볼트)만큼 상승시킨다. 일부 실시예들에서는, Vpass 도 또한 스텝 사이즈에 의해서 증가될 수 있다. 다른 실시예에서, Vpass는 스텝 사이즈에 의해서 증가되지 않을 것이다. 일부 실시예에서, 상기 △는 Vpgm이 증가될 때마다 증가될 수 있다. 예를 들면, 단계 802(단계 786 이후 및 단계 772 이전에 수행되는)에서는, 프로그래밍을 위해서 이용되는 하나 이상의 파라미터들이 Vpgm의 크기에 근거하여 변화될 수 있다. 변화될 수 있는 파라미터의 일례는, Vint 와 Vpass 사이의 △ 이다. 일부 실시예들에서, △는 Vpgm이 변화될 때마다 변화할 것이다. 다른 실시예들에서, △는 Vpgm에 대한 많은 수의 변화들이 있은 후에 변화할 것이다. 다른 실시예들에서, △는 Vpgm 이 소정의 임계 크기에 적중(hit)한 이후에 변화할 것이다. 다른 실시예들에서, △는 Vpgm에 대한 수학적 함수 혹은 Vpgm 및 워드라인 수에 대한 수학적 함수로서 설정될 수도 있다. 또 다른 실시예에서는, △를 설정하는데 이용되는 수학적 함수에 다른 데이터가 고려될 수도 있다. 도 18의 프로세스의 일부 실시예들에서는, 단계 800이 수행되며 그리고 단계 802는 수행되지 않는다. 다른 실시예들에서는, 단계 802가 수행되며 그리고 단계 800은 수행되지 않는다. 다른 실시예들에서는 단계 800과 802 둘다 수행된다. 단계 800과 단계 802를 제외한 도 18의 다른 단계들은 도 12와 동일하며 그리고 동일한 방식으로 수행된다. 도 18의 단계 772를 구현하기 위해서 도 13 내지 도 17 중 임의의 것이 이용될 수 있다.

본 발명의 프로세스의 일실시예는, 연결된 비휘발성 저장소자들의 그룹에 연결된 워드라인들의 세트에 대한 전압들을 상승시키는 단계를 포함한다. 워드라인들의 상기 세트는 선택 워드라인, 선택 워드라인에 인접한 비선택 워드라인들, 및 다른 비선택 워드라인들을 포함한다. 워드라인들의 상기 세트에 대한 전압들을 상승시킨 이후에, 상기 프로세스는 선택 워드라인을 상기 프로그램 전압으로 상승시킴과 아울러 상기 선택 워드라인을 프로그램 전압으로 추가로 상승시키는 단계와 그리고 상기 선택 워드라인에 인접한 비선택 워드라인들을 하나 이상의 전압 레벨들로 추가로 상승시키는 단계를 포함한다. 프로그램 전압은 비휘발성 저장소자들 중 적어도 하나가 프로그래밍을 경험하게 한다.

본 발명의 일실시예는, 복수의 비휘발성 저장소자들, 상기 복수의 비휘발성 저장소자들에 연결된 워드라인들, 상기 복수의 비휘발성 저장소자들에 연결된 비트라인들, 상기 워드라인들 및 상기 비트라인들을 통하여 상기 복수의 비휘발성 저장소자들과 통신하는 하나 이상의 관리회로들을 포함한다. 프로그래밍 프로세스를 위하여 상기 워드라인들은 선택 워드라인, 상기 선택 워드라인에 인접한 비선택 워드라인들, 그리고 다른 비선택 워드라인들을 포함한다. 하나 이상의 관리회로들은 상기 워드라인들에 대한 전압들을 상승시킨다. 워드라인들에 대한 전압들을 상승시킨 이후에 상기 하나 이상의 관리회로들은 선택 워드라인을 프로그램 전압으로 상승시키며, 그리고 선택 워드라인을 프로그램 전압으로 상승시킴과 아울러 선택 워드라인에 인접한 비선택 워드라인들을 하나 이상의 전압 레벨들로 상승시킨다.

본 발명의 일실시예는 (a) 선택 워드라인을 상기 선택 워드라인을 위한 중간 레벨로 상승시키는 단계, (b) 선택 워드라인에 인접한 워드라인들을 상기 선택 워드라인에 인접한 워드라인들을 위한 하나 이상의 중간 레벨로 상승시키는 단계, (c) 프로그램 혼란을 감소시킬 수 있는 하나 이상의 프로그래밍 서포트 레벨로 다른 비선택 워드라인들을 상승시키는 단계, (d) 단계 (a)~(c) 이후에, 선택 워드라인을 현재의 프로그래밍 레벨로 상승시키는 단계, 그리고 (e) 단계(d)와 아울러 선택 워드라인에 이웃한 워드라인들을 스텝 양 만큼 상승시키는 단계를 포함한다.

전술한 바와 같은 본 발명의 상세한 내용은 예시 및 설명을 위한 목적으로 제공되었다. 하지만, 이러한 설명은 개시된 바로 그 형태로 실시예들을 제한하고자 의도된 것이 아니며 혹은 개시된 내용을 속속들이 규명하고자 의도된 것도 아니다. 전술한 가르침에 비추어 볼때 수 많은 수정예들 및 변형예들이 가능하다. 본 발명의 기술적 사상과 그의 실제적인 응용을 최적으로 설명하기 위해, 본 발명의 실시예들이 선택되었다. 따라서, 해당 기술분야의 당업자들은 다양한 실시예들을 통해서 본 발명을 가장 잘 활용할 수 있을 것이며, 고려중인 특정한 용도에 적합한 다양한 변형예들을 가장 잘 활용할 수 있을 것이다. 본 발명의 범위는 첨부된 청구항들에 의해서 정의되어야 한다.

Claims

비휘발성 저장소자를 프로그래밍하는 방법으로서,
연결된 비휘발성 저장소자들의 그룹에 연결된 워드라인들의 세트에 대한 전압들을 상승시키는 단계 -워드라인들의 상기 세트는 선택 워드라인, 상기 선택 워드라인에 인접한 비선택 워드라인들, 및 다른 비선택 워드라인들을 포함하며- 와;
워드라인들의 상기 세트에 대한 전압들을 상승시킨 이후에, 상기 선택 워드라인을 프로그램 전압으로 추가로 상승시키는 단계와; 그리고
워드라인들의 상기 세트에 대한 전압들을 상승시킨 이후에, 상기 선택 워드라인을 상기 프로그램 전압으로 상승시킴과 아울러 상기 선택 워드라인에 인접한 비선택 워드라인들을 하나 이상의 전압레벨들로 추가로 상승시키는 단계 -상기 프로그램 전압은 상기 비휘발성 저장소자들 중 적어도 하나가 프로그래밍을 경험하게 함-
를 포함하는 비휘발성 저장소자를 프로그래밍하는 방법.
제1항에 있어서,
연결된 비휘발성 저장소자들의 그룹에 연결된 워드라인들의 세트에 대한 전압들을 상승시키는 상기 단계는, 상기 선택 워드라인에 인접한 비선택 워드라인들의 전압들을 제 1 전압으로 증가시키고 그리고 상기 다른 비선택 워드라인들의 전압들을 상기 제 1 전압으로 증가시키는 단계를 포함하며; 그리고
상기 선택 워드라인에 인접한 비선택 워드라인들을 상승시키는 상기 단계는, 상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 제 1 전압보다 큰 제 2 전압으로 상승시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장소자를 프로그래밍하는 방법.
제1항에 있어서,
상기 선택 워드라인에 인접한 비선택 워드라인들을 상승시키는 상기 단계는, 상기 선택 워드라인에 인접한 비선택 워드라인들을 제 2 전압으로 상승시키고 그리고 프로그래밍 동안 프로그램 혼란(disturb)을 방지하도록 상기 선택 워드라인에 인접한 비선택 워드라인들을 패스(pass) 전압으로 하강시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장소자를 프로그래밍하는 방법.
제1항에 있어서,
연결된 비휘발성 저장소자들의 그룹에 연결된 워드라인들의 세트의 전압을 상승시키는 상기 단계는,
상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 프로그램 전압 보다 낮은 중간 전압으로 상승시키는 단계와;
상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 중간 전압으로 상승시킴과 아울러 상기 다른 비선택 워드라인들을 패스 전압(pass voltage)으로 상승시키는 단계 -상기 패스 전압은 상기 프로그램 전압보다 낮으며- 와; 그리고
상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 중간 전압으로 상승시킴과 아울러 상기 선택 워드라인을 상기 프로그램 전압 보다 낮은 레벨로 상승시키는 단계
를 포함하는 것을 특징으로 하는 비휘발성 저장소자를 프로그래밍하는 방법.
제1항에 있어서,
연결된 비휘발성 저장소자들의 그룹에 연결된 워드라인들의 세트의 전압들을 상승시키는 상기 단계는, 상기 선택 워드라인에 인접한 비선택 워드라인들의 전압들을 제 1 전압으로 증가시키고 그리고 상기 다른 비선택 워드라인들의 전압들을 상기 제 1 전압 보다 큰 제 2 전압으로 증가시키는 단계를 포함하며;
상기 선택 워드라인에 인접한 비선택 워드라인들을 상승시키는 상기 단계는, 상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 제 2 전압보다 큰 제 3 전압으로 상승시키는 단계를 포함하며; 그리고
상기 방법은,
상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 제 2 전압으로 하강시키고 그리고 프로그래밍 동안 상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 제 2 전압에서 유지하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장소자를 프로그래밍하는 방법.
제1항에 있어서,
상기 선택 워드라인에 인접한 비선택 워드라인들을 상승시키는 상기 단계는,
상기 선택 워드라인에 인접한 비선택 워드라인들을 제 1 레벨로 상승시키고 그리고 제 1 레벨에서 유지하는 단계와;
상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 제 1 레벨에서 제 2 레벨로 상승시키고 그리고 제 2 레벨에서 유지하는 단계와; 그리고
상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 제 2 레벨에서 제 3 레벨로 상승시키고 그리고 제 3 레벨에서 유지하는 단계
를 포함하는 것을 특징으로 하는 비휘발성 저장소자를 프로그래밍하는 방법.
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 선택 워드라인에 인접한 비선택 워드라인들을 하나 이상의 전압 레벨들로 상승시는 상기 단계는, 워드라인 위치(position)의 함수인 소정 양(an amount)으로 상기 선택 워드라인에 인접한 비선택 워드라인들의 전압들을 증가시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장소자를 프로그래밍하는 방법.
제1항 내지 제7항 중 어느 한 항에 있어서,
워드라인들의 세트에 대한 전압들을 상승시키는 상기 단계, 선택 워드라인을 상승시키는 상기 단계, 그리고 선택 워드라인에 인접한 비선택 워드라인들을 상승시키는 상기 단계는 일련의 사이클들에서 반복되며;
상기 선택 워드라인에 인접한 비선택 워드라인들을 하나 이상의 전압 레벨들로 상승시키는 상기 단계는, 연속적인 사이클들에서 증가하는 소정 양으로 상기 선택 워드라인에 인접한 비선택 워드라인들을 상승시키는 단계를 포함하며; 그리고
상기 프로그램 전압은 연속적인 사이클들에서 증가하는 것을 특징으로 하는 비휘발성 저장소자를 프로그래밍하는 방법.
제1항 내지 제8항 중 어느 한 항에 있어서,
워드라인들의 상기 세트에 대한 전압들을 상승시킨 이후에, 상기 선택 워드라인을 상기 프로그램 전압으로 상승시킴과 아울러 상기 선택 워드라인에 인접한 비선택 워드라인들 다음(next)의 비선택 워드라인들을 하나 이상의 전압 레벨들로 상승시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장소자를 프로그래밍하는 방법.
비휘발성 저장 장치로서,
복수의 비휘발성 저장소자들과;
상기 복수의 비휘발성 저장소자들에 연결된 워드라인들 -프로그래밍 프로세스를 위하여 상기 워드라인들은 선택 워드라인, 상기 선택 워드라인에 인접한 비선택 워드라인들, 그리고 다른 비선택 워드라인들을 포함하며- 과;
상기 복수의 비휘발성 저장소자들에 연결된 비트라인들과; 그리고
상기 워드라인들 및 상기 비트라인들을 통하여 상기 복수의 비휘발성 저장소자들과 통신하는 하나 이상의 관리회로들
을 포함하며,
상기 하나 이상의 관리회로들은 상기 워드라인들에 대한 전압들을 상승시키며, 상기 워드라인들에 대한 전압들을 상승시킨 이후에 상기 하나 이상의 관리회로들은 상기 선택 워드라인을 프로그램 전압으로 상승시키며, 상기 워드라인들에 대한 전압들을 상승시킨 이후에 상기 하나 이상의 관리회로들은 상기 선택 워드라인을 상기 프로그램 전압으로 상승시킴과 아울러 상기 선택 워드라인에 인접한 비선택 워드라인들을 하나 이상의 전압 레벨들로 상승시키는 것을 특징으로 하는 비휘발성 저장 장치.
제10항에 있어서,
상기 하나 이상의 관리회로들은, 상기 선택 워드라인에 인접한 비선택 워드라인들을 제 1 전압으로 상승시키고 그리고 상기 다른 비선택 워드라인들을 상기 제 1 전압보다 큰 제 2 전압으로 상승시킴으로써, 상기 워드라인들에 대한 전압들을 상승시키며; 그리고
상기 하나 이상의 관리회로들은, 상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 제 2 전압으로 상승시킴으로써, 상기 선택 워드라인에 인접한 비선택 워드라인들을 하나 이상의 전압 레벨들로 상승시키는 것을 특징으로 하는 비휘발성 저장 장치.
제10항에 있어서,
상기 하나 이상의 관리회로들은, 상기 선택 워드라인에 인접한 비선택 워드라인들을 제 1 전압으로 상승시키고 그리고 상기 다른 비선택 워드라인들을 상기 제 1 전압으로 상승시킴으로써, 상기 워드라인들에 대한 전압들을 상승시키며; 그리고
상기 하나 이상의 관리회로들은, 상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 제 1 전압 보다 큰 제 2 전압으로 상승시킴으로써, 상기 선택 워드라인에 인접한 비선택 워드라인들을 하나 이상의 전압 레벨들로 상승시키는 것을 특징으로 하는 비휘발성 저장 장치.
제10항에 있어서,
상기 하나 이상의 관리회로들은, 상기 선택 워드라인에 인접한 비선택 워드라인들을 제 1 레벨로 상승시키고 그리고 상기 제 1 레벨에서 유지시키며, 상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 제 1 레벨에서 제 2 레벨로 상승시키고 그리고 상기 제 2 레벨에서 유지시키며, 그리고 상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 제 2 레벨에서 제 3 레벨로 상승시킴으로써, 상기 선택 워드라인에 인접한 비선택 워드라인들을 하나 이상의 전압 레벨들로 상승시키는 것을 특징으로 하는 비휘발성 저장 장치.
제10항에 있어서,
상기 하나 이상의 관리회로들은, 상기 선택 워드라인에 인접한 비선택 워드라인들을 제 1 전압으로 상승시키고 그리고 상기 다른 비선택 워드라인들을 상기 제 1 전압 보다 큰 제 2 전압으로 상승시킴으로써, 상기 워드라인들에 대한 전압들을 상승시키며;
상기 하나 이상의 관리회로들은, 상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 제 2 전압 보다 큰 제 3 전압으로 상승시킴으로써, 상기 선택 워드라인에 인접한 비선택 워드라인들을 하나 이상의 전압 레벨들로 상승시키며; 그리고
상기 하나 이상의 관리회로들은, 프로그래밍 동안 상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 제 2 전압으로 하강시키고 그리고 상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 제 2 전압에서 유지시키는 것을 특징으로 하는 비휘발성 저장 장치.
제10항에 있어서,
상기 하나 이상의 관리회로들은, 워드라인 위치(position)의 함수인 소정 양으로 상기 선택 워드라인에 인접한 비선택 워드라인들을 상승시킴으로써, 상기 선택 워드라인에 인접한 비선택 워드라인들을 하나 이상의 전압 레벨들로 상승시키는 것을 특징으로 하는 비휘발성 저장 장치.
제10항에 있어서,
상기 하나 이상의 관리회로들은, 상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 프로그램 전압 보다 낮은 중간 전압으로 상승시키고, 상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 중간 전압으로 상승시킴과 아울러 상기 다른 비선택 워드라인들을 패스 전압(pass voltage)으로 상승시키고, 그리고 상기 선택 워드라인에 인접한 비선택 워드라인들을 상기 중간 전압으로 상승시킴과 아울러 상기 선택 워드라인을 상기 프로그램 전압 보다 낮은 레벨로 상승시킴으로써, 상기 워드라인들에 대한 전압들을 상승시키며,
상기 패스 전압은 상기 프로그램 전압보다 낮은 것을 특징으로 하는 비휘발성 저장 장치.
제10항 내지 제16항 중 어느 한 항에 있어서,
상기 하나 이상의 관리회로들은 일련의 사이클들에서 반복적으로, 상기 워드라인들에 대한 전압들을 상승시키며, 상기 선택 워드라인을 프로그램 전압으로 상승시키며, 그리고 상기 선택 워드라인에 인접한 비선택 워드라인들을 하나 이상의 전압 레벨들로 상승시키며;
상기 하나 이상의 관리회로들은, 연속적인 사이클들에서 증가하는 소정 양으로 상기 선택 워드라인에 인접한 비선택 워드라인들을 상승시킴으로써, 상기 선택 워드라인에 인접한 비선택 워드라인들을 하나 이상의 전압 레벨들로 상승시키며; 그리고
상기 프로그램 전압은 연속적인 사이클들에서 증가하는 것을 특징으로 하는 비휘발성 저장 장치.
제10항 내지 제17항 중 어느 한 항에 있어서,
상기 복수의 비휘발성 저장소자들은 낸드 플래시 메모리 디바이스들이며;
상기 낸드 플래시 메모리 디바이스들은 선택된 낸드 플래시 메모리 디바이스를 포함하며;
상기 선택 워드라인은 상기 선택된 낸드 플래시 메모리 디바이스에 연결되며; 그리고
상기 선택 워드라인을 상기 프로그램 전압으로 상승시킴에 응답하여, 상기 선택된 낸드 플래시 메모리 디바이스의 임계전압이 변화되는 것을 특징으로 하는 비휘발성 저장 장치.