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TW201324513A - 在非揮發性儲存器之程式化期間之基板偏壓 - Google Patents

在非揮發性儲存器之程式化期間之基板偏壓 Download PDF

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TW201324513A
TW201324513A TW101133874A TW101133874A TW201324513A TW 201324513 A TW201324513 A TW 201324513A TW 101133874 A TW101133874 A TW 101133874A TW 101133874 A TW101133874 A TW 101133874A TW 201324513 A TW201324513 A TW 201324513A
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volatile storage
nand strings
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TW101133874A
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English (en)
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deng-tao Zhao
gui-rong Liang
Deepanshu Dutta
Original Assignee
Sandisk Technologies Inc
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Abstract

本發明揭示一種減小一非揮發性儲存系統中之程式化干擾之程式化技術。可在程式化期間將一正電壓施加至一基板(例如，p井)。加偏壓於該基板可改良非選定NAND串之通道之升壓，此可減小程式化干擾。可在該程式化操作期間使該基板充電，且在程式化之後使其放電。因此，對於諸如驗證及讀取之操作，可將該基板接地。在一項實施例中，恰好在施加一程式脈衝之前使該基板充電，然後在一程式化驗證操作之前使其放電。在一項實施例中，在非選定字線斜升至一通過電壓時使該基板充電。該基板偏壓可取決於程式電壓、溫度及/或熱計數。

Description

在非揮發性儲存器之程式化期間之基板偏壓
本發明係關於非揮發性記憶體。
半導體記憶體已變得愈來愈普遍地用於各種電子裝置中。舉例而言，非揮發性半導體記憶體用於蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中。電可抹除可程式化唯讀記憶體(EEPROM)及快閃記憶體即在最受歡迎之非揮發性半導體記憶體之中。與傳統之全功能型EEPROM相比，可藉助快閃記憶體(其亦為一類EEPROM)在一個步驟中抹除整個記憶體陣列或該記憶體之一部分中之內容。
傳統EEPROM及快閃記憶體兩者皆利用一浮動閘極，該浮動閘極定位於一半導體基板中之一通道區域上方且與該通道區域絕緣。該浮動閘極極定位於源極區域與汲極區域之間。一控制閘極提供於該浮動閘極上方且與該浮動閘極絕緣。如此形成之電晶體之臨限電壓(VTH)受該浮動閘極上所保留之電荷量控制。亦即，在接通電晶體以准許其源極與汲極之間的傳導之前必須施加至控制閘極之最小電壓量受該浮動閘極上之電荷位準控制。
某些EEPROM及快閃記憶體裝置具有用於儲存兩個電荷範圍之一浮動閘極，且因此可在兩個狀態(例如，一經抹除狀態與一經程式化狀態)之間程式化/抹除記憶體元件。有時將此一快閃記憶體裝置稱為一個二進制快閃記憶體裝 置，此乃因每一記憶體元件可儲存一個資料位元。
藉由識別多個相異所允許/有效之程式化臨限電壓範圍來實施一多狀態(亦稱作多位階)快閃記憶體裝置。每一相異臨限電壓範圍對應於在該記憶體裝置中編碼之資料位元組之一預定值。舉例而言，在將每一記憶體元件置於對應於四個相異臨限電壓範圍之四個離散電荷帶中之一者中時，該元件可儲存兩個資料位元。
通常，在一程式操作期間施加至控制閘極之一程式電壓VPGM作為量值隨著時間增加之一系列脈衝而施加。於一種可能方法中，該等脈衝之量值隨每一連續脈衝增加達一預定步長大小(例如，0.2 V至0.4 V)。可將VPGM施加至快閃記憶體元件之控制閘極。在程式脈衝之間的週期中，實施驗證操作。亦即，在連續程式化脈衝之間讀取正被並行程式化之一元件群組中之每一元件之程式化位準，以判定其係等於還是大於該元件正被程式化至的一驗證位準。對於多狀態快閃記憶體元件陣列而言，可針對一元件之每一狀態執行一驗證步驟以判定該元件是否已達到其與資料相關聯之驗證位準。舉例而言，能夠將資料儲存於四個狀態中之一多狀態記憶體元件可需要針對三個比較點執行驗證操作。
此外，當程式化一EEPROM或快閃記憶體裝置(諸如，一NAND串中之一NAND快閃記憶體裝置)時，通常將VPGM施加至控制閘極並將位元線接地，從而致使電子自一單元或記憶體元件(例如，儲存元件)之通道注入至該浮動閘極 中。當電子在浮動閘極中累積時，該浮動閘極變為帶負電荷且該記憶體元件之臨限電壓提升以使得該記憶體元件被視為處於一經程式化狀態中。可在第6,859,397及6,917,542號美國專利中找到關於此程式化之更多資訊，該兩個專利皆以全文引用方式併入本文中。
然而，繼續成問題之一個問題係程式化干擾。程式化干擾可在其他NAND串之程式化期間發生於受抑制NAND串處，且有時發生於經程式化NAND串自身處。程式化干擾在一非選定之非揮發性儲存元件之臨限電壓由於其他非揮發性儲存元件之程式化而移位時發生。程式化干擾可發生於先前經程式化儲存元件以及尚未被程式化之經抹除儲存元件上。
此外，隨著體裝置繼續按比例縮減，因此程式化干擾可變得更差。一種用於減輕程式化干擾之習用技術係將非選定非揮發性儲存元件之通道升壓。此可減小浮動閘極與通道之間的電壓差，因此減小或消除程式化干擾。然而，隨著記憶體裝置在大小上按比例縮減，可更難以將通道升壓。
本發明提供一種減小一非揮發性儲存系統中之程式化干擾之程式化技術。根據一項實施例，在程式化期間將一正電壓施加至一基板(例如，p井)。加偏壓於基板可改良非選定NAND串之通道之升壓，此可減小程式化干擾。可在程式化操作期間使基板充電，且在程式化之後使其放電。因此，對於諸如驗證及讀取之操作，可將基板接地。在一項 實施例中，恰好在施加一程式脈衝之前使基板充電，然後在一程式化驗證操作之前使其放電。在一項實施例中，在非選定字線斜升至一通過電壓時，使基板充電。在一項實施例中，在選定字線斜升至一程式電壓時，使基板充電。在一項實施例中，基板偏壓取決於程式化電壓之量值。在一項實施例中，基板偏壓取決於溫度。在一項實施例中，基板偏壓取決於程式化/抹除循環。
適合用於實施實施例之一記憶體系統之一項實例使用NAND快閃記憶體結構，該NAND快閃記憶體結構包含在兩個選擇閘極之間串聯地配置多個電晶體。該等串聯電晶體及該等選擇閘極稱為一NAND串。圖1A係展示一個NAND串之一俯視圖。圖1B係其一等效電路。圖1A及圖1B中所繪示之NAND串包含串聯且夾在一第一選擇閘極120與一第二選擇閘極122之間的四個電晶體100、102、104及106。選擇閘極120閘控至位元線126之NAND串連接。選擇閘極122閘控至源極線128之NAND串連接。藉由將恰當電壓施加至控制閘極120CG來控制選擇閘極120。藉由將恰當電壓施加至控制閘極122CG來控制選擇閘極122。電晶體100、102、104及106中之每一者皆具有一控制閘極及一浮動閘極。電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體102包含控制閘極102CG及浮動閘極102FG。電晶體104包含控制閘極104CG及浮動閘極104FG。電晶體106包含一控制閘極106CG及浮動閘極 106FG。控制閘極100CG連接至(或係)字線WL3，控制閘極102CG連接至字線WL2，控制閘極104CG連接至字線WL1，且控制閘極106CG連接至字線WL0。在一項實施例中，電晶體100、102、104及106各自係儲存元件(亦稱為記憶體單元)。在其他實施例中，儲存元件可包含多個電晶體或可不同於圖1A及圖1B中所繪示之彼電晶體。選擇閘極120連結至選擇線SGD。選擇閘極122連結至選擇線SGS。
圖2係繪示三個NAND串之一電路圖。用於使用一NAND結構之一快閃記憶體系統之一典型架構將包含數個NAND串。舉例而言，三個NAND串320、340及360展示於具有更多個NAND串之一記憶體陣列中。該等NAND串中之每一者包含兩個選擇閘極及四個儲存元件。雖然出於簡明起見而圖解說明四個儲存元件，但現代NAND串可具有高達例如32個或64個儲存元件。
舉例而言，NAND串320包含選擇閘極322及327以及儲存元件323至326，NAND串340包含選擇閘極342及347以及儲存元件343至346，NAND串360包含選擇閘極362及367以及儲存元件363至366。每一NAND串藉由其選擇閘極(例如，選擇閘極327、347或367)連接至源極線。一源極線SGS用於控制源極側選擇閘極。各種NAND串320、340及360藉由選擇閘極322、342、362等中之選擇電晶體而連接至各別位元線321、341及361。此等選擇電晶體由一汲極選擇線SGD控制。在其他實施例中，該等選擇線在該等NAND串 中未必需要係共同的；亦即，可為不同NAND串提供不同選擇線。字線WL3連接至儲存元件323、343及363之控制閘極。字線WL2連接至儲存元件324、344及364之控制閘極。字線WL1連接至儲存元件325、345及365之控制閘極。字線WL0連接至儲存元件326、346及366之控制閘極。如可看出，每一位元線及各別NAND串皆包括儲存元件陣列或儲存元件組之若干行。該等字線(WL3、WL2、WL1及WL0)包括陣列或組之列。每一字線連接該列中之每一儲存元件之控制閘極。或者，控制閘極可由字線自身提供。舉例而言，字線WL2提供儲存元件324、344及364之控制閘極。實際上，在一字線上可存在數千個儲存元件。
每一儲存元件可儲存資料。舉例而言，當儲存一個數位資料位元時，將儲存元件之可能臨限電壓(VTH)之範圍劃分成被指派邏輯資料「1」及「0」之兩個範圍。在一NAND型快閃記憶體之一項實例中，在抹除該儲存元件之後VTH為負且被定義為邏輯「1」。在一程式操作之後VTH為正且被定義為邏輯「0」。當VTH為負且嘗試一讀取時，該儲存元件將接通以指示正儲存邏輯「1」。當VTH為正且嘗試一讀取操作時，該儲存元件將不接通，此指示儲存邏輯「0」。一儲存元件亦可儲存多個資訊位準，舉例而言，多個數位資料位元。在此情形中，將VTH值之範圍劃分成資料位準之數目。舉例而言，若儲存四個資訊位準，則將存在被指派給資料值「11」、「10」、「01」及「00」之四個 VTH範圍。在一NAND型記憶體之一項實例中，在一抹除操作之後VTH為負且被定義為「11」。正VTH值用於「10」、「01」及「00」之狀態。程式化至儲存元件中之資料與該元件之臨限電壓範圍之間的特定關係取決於針對該等儲存元件所採用之資料編碼方案。舉例而言，美國專利6,222,762及7,237,074闡述用於多狀態快閃儲存元件之各種資料編碼方案，該兩個美國專利皆以全文引用方式併入本文中。
第5,386,422、5,570,315、5,774,397、6,046,935、6,456,528及6,522,580號美國專利中提供NAND型快閃記憶體及其操作之相關實例，該等美國專利中之每一者以引用方式併入本文中。
當程式化一快閃儲存元件時，將一程式電壓施加至該儲存元件之控制閘極，並將與該儲存元件相關聯之位元線接地。將來自通道之電子注入至浮動閘極中。在電子累積於該浮動閘極中時，該浮動閘極變成帶負電荷且該儲存元件之VTH提升。為將該程式電壓施加至正被程式化之儲存元件之控制閘極，將彼程式電壓施加於適當字線上。如上文所論述，該等NAND串中之每一者中之一個儲存元件共用同一字線。舉例而言，當程式化圖2之儲存元件324時，亦將該程式電壓施加至儲存元件344及364之控制閘極。
然而，程式化干擾可在其他NAND串之程式化期間在受抑制NAND串處發生，且有時在經程式化NAND串自身處發生。程式化干擾在一非選定非揮發性儲存元件之臨限電 壓由於其他非揮發性儲存元件之程式化而移位時發生。程式化干擾可發生於先前經程式化儲存元件以及尚未被程式化之經抹除儲存元件上。各種程式化干擾機制可限制用於非揮發性儲存裝置(諸如，NAND快閃記憶體)之可用操作窗。
作為程式化干擾之一項實例，若NAND串320受抑制(例如，其係不含有當前正被程式化之一儲存元件之一非選定NAND串)且NAND串340正被程式化(例如，其係含有當前正被程式化之一儲存元件之一選定NAND串)，則程式化干擾可在NAND串320處發生。舉例而言，若在將一程式電壓施加至一選定字線(例如，WL2)時受抑制NAND串320之通道未經良好地升壓，且記憶體單元324可經歷程式化干擾。在此實例中，記憶體單元324之通道與其控制閘極之間可存在一大電壓差(此乃因WL2上之程式化電壓)。因此，可無意地程式化記憶體單元324之浮動閘極。
如下文將闡述，在一項實施例中，在使用自升壓(SB)之一程式操作期間，將基板充電至一偏壓電壓。在使用SB方案之程式化期間，非選定NAND串之通道區與其對應位元線電隔離。隨後，在將一高程式電壓(例如，18伏特)施加至選定字線時，將一中間通過電壓(例如10伏特)施加至非選定字線。在此申請案中，術語「隔離」及「電隔離」互換地使用，且術語「寫入電壓」、「程式電壓」及「程式化電壓」互換地使用。非選定NAND串之通道區以電容方式耦合至非選定字線，從而致使一電壓(例如，6伏特，假定 0.6之一耦合比率)存在於非選定NAND串之通道區中。此所謂的「自升壓」減小非選定NAND串之通道區與施加至選定字線之程式電壓之間的電位差。因此，針對非選定NAND串中之記憶體單元且尤其針對選定字線上之此等串中之記憶體單元，跨越所接通氧化物之電壓及因此程式化干擾顯著減小。
以下係對用以程式化位元線341上之單元中之一者之自升壓程式化技術之一項實施例之一簡要闡釋。在一項實施例中，將零伏特施加至位元線321且將電壓Vdd(例如，3.3伏特)施加至位元線341及361。可將可比Vdd高得多之電壓Vsg施加至汲極選擇線SGD以接通電晶體322、342及362以用於一充足預充電，且可將零伏特施加至源極選擇線SGS以關斷電晶體327、347、367。可將Vdd之一偏壓施加至非選定BL。假定陣列中之所有記憶體單元處於正常接通狀態(例如，經抹除或負臨限電壓狀態)中，NAND串340中之所有記憶體單元之通道電位與Vdd幾乎相同，此乃因SGD由Vsg良好過驅動。然後使SGD上之電壓降回至稍微高於Vdd之VSGD，且汲極側選擇電晶體SGD然後關斷，此乃因NAND串通道具有高於VSGD與Vdd之間的差之一電位。因此，受抑制通道現在浮動且準備藉由控制閘極電壓耦合起來。上文操作可稱為「預充電」，此乃因在此情形中將通道電位預充電至約3.3 V之一預定義電位。由於電晶體347關斷且電晶體342將在NAND串之通道電位已達到一足夠高之值(在此情形中，3.3 V)之後自動關斷，因此記憶體單元 之通道電位變得浮動。因此，當將一中間電壓Vpass(例如，10伏特)施加至非選定字線時，記憶體單元之通道電位由於電容性耦合(假定約0.6之一耦合比率)而自3.3伏特(初始預充電位準)自舉或升壓至一值(諸如8伏特)。在一項實施例中，在正施加中間電壓Vpass時，將基板充電至一正電壓，此可幫助將通道升壓。即使將一高電壓(諸如18伏特)施加至記憶體單元344之控制閘極，此高電壓與通道電位之間的電位差不足以致使電子隧穿穿過記憶體單元344之浮動閘極之氧化物，藉此防止程式化干擾。
在某些實施例中，將Vpass施加至一子組非選定字線，但作為升壓方案之一部分，將除Vpass之外的一電壓施加至其他非選定。在某些情形中，施加至非選定字線之電壓可取決於其位置。在升壓期間將不同電壓施加至不同非選定字線之技術包含(但不限於)：局部自升壓及抹除區自升壓。
如下文將闡述，在一項實施例中，在使用局部自升壓(LSB)之一程式操作期間，將基板充電至一偏壓電壓。以下係對用以程式化位元線341上之單元中之一者之局部自升壓(LSB)程式化技術之一項實施例之一簡要闡釋。在LSB方案中，當將一高程式化電壓施加至選定字線WL2時，為了減小或防止關於受抑制之一串上之記憶體單元344之程式化干擾，將0伏特施加至字線WL1及WL3以使得關斷記憶體單元343及345。然後，記憶體單元344中之通道電位未受記憶體單元343、345及346之通道區域中之自 升壓影響或至少較不受該自升壓影響。因此，記憶體單元344之通道區域之通道電位可藉由高程式化電壓Vpgm而自升壓至高於在記憶體單元344之通道區域受剩餘記憶體單元343、344及346中之自升壓影響時所達成之彼電壓位準之一電壓位準。在正程式化記憶體單元324時，此防止程式化干擾。在一項實施例中，在將非選定字線充電至其各自電壓時，使基板充電。然而，可在程式操作之另一部分期間使基板充電。
在一項實施例中，在使用抹除區自升壓(EASB)之一程式操作期間期間將基板充電至一偏壓電壓。EASB與LSB之不同之處在於，替代如在LSB中關斷非選定單元之任一側上之兩個記憶體單元以防止該單元之程式化干擾，EASB僅關斷非選定單元之源極側上之記憶體單元。舉例而言，在正程式化記憶體單元324時，僅關斷記憶體單元345而不關斷記憶體單元343，以便防止單元處之程式化干擾。在一項實施例中，在將非選定字線充電至其各別電壓時，使基板充電。然而，可在程式操作之另一部分期間使基板充電。
以下闡述將除Vpass之外的一電壓施加至某些非選定字線之各種升壓方案之其他細節：Lutze等人之於2003年3月5日提出申請之標題為「Source Side Self Boosting Technique for Non-Volatile Memory」之美國專利6,859,397；Dong等人之於2007年5月7日提出申請之標題為「Boosting for Non-Volatile Storage Using Channel Isolation Switching」之美國專利7,460,404；Higashitani之於2007年5月5日提出申請之標題為「NAND Flash Memory with Boosting」之美國專利7,436,709；所有該等專利出於所有目的據此以引用方式併入。
圖3A繪示形成於一基板上之一NAND串之一剖面圖。該視圖被簡化且未按比例。NAND串400包含形成於一基板490上之一源極側選擇閘極406、一汲極側選擇閘極424及八個儲存元件408、410、412、414、416、418、420及422。若干個源極/汲極區域(其中之一項實例係源極/汲極區域430)係提供於每一儲存元件之任一側以及選擇閘極406及424上。在一項實施例中，基板490採用一種三重井技術，該基板包含在一n井區域494內之一p井區域492，該n井區域又在一p型基板區域496內。NAND串及其非揮發性儲存元件可至少部分地形成於該p井區域上。除具有VBL之一電位之一位元線426外，亦提供具有VSOURCE之一電位之一源極供應線404。亦可經由一端子402將諸如體偏壓電壓之電壓被施加至p井區域492及/或經由一端子403將該等電壓施加至n井區域494。在一項實施例中，在一程式化操作期間加偏壓於p井區域492。可藉助與p井區域492相同之電壓加偏壓於n井區域494。如下文將論述，在程式化期間，加偏壓於p井區域492可幫助升壓。幫助升壓可減小程式化干擾。
在一程式操作期間，在一選定字線(在此實例中，與儲存元件414相關聯之WL3)上提供一控制閘極電壓VPGM。此 外，記起可提供一儲存元件之控制閘極作為該字線之一部分。舉例而言，WL0、WL1、WL2、WL3、WL4、WL5、WL6及WL7可分別經由儲存元件408、410、412、414、416、418、420及422之控制閘極延伸。在一項可能升壓方案中，將一通過電壓VPASS施加至與NAND串400相關聯之剩餘字線。如上文關於LSB及EASB實例已闡述，某些升壓方案將不同通過電壓施加至不同字線。分別將VSGS及VSGD施加至選擇閘極406及424。
圖3A亦展示NAND串400之通道及源極/汲極區域下方之一個可能空乏線。該空乏線可相對接近於目前正被程式化之一NAND串之該等通道。該空乏線可延伸至用於目前被鎖定免受進一步程式化之一NAND串之基板中更深。空乏線之深度可影響升壓，下文將對此進行更詳細地論述。
圖3B繪示形成於一基板上之數個NAND串之部分之一剖視圖。該視圖係沿來自圖3A之線A-A而截取。該視圖被簡化且未按比例。在圖3B中，一控制閘極477繪示於三個浮動閘極(FG1至FG3)上方。注意，通常可存在具有處於一控制閘極下之浮動閘極之數千(或數千以上)個記憶體單元。 一閘極間電介質478將控制閘極477與浮動閘極分離。一閘極電介質479將每一浮動閘極與基板490分離。在此實例中，基板490具有p井區域492、n井區域494及p型基板496。
一淺溝渠隔離(STI)結構481在每一記憶體單元之間。STI 481可用於將一個NAND串與下一個隔離。特定而言， 一個NAND串上之通道區域可與毗鄰NAND串上之彼等通道區域隔離。在一項實施例中，在程式化期間加偏壓於p井區域492。在每一記憶體單元之通道區域中指示一電壓Vch。p井區域492中指示一電壓Vpwell。
空乏線繪示於通道下方。在圖3B之實例中，所有三個NAND串被鎖定免受程式化(「受抑制」)。在此實例中，空乏線相對深地至基板中。論述將集中於具有FG2之中間NAND串。此受抑制NAND串在兩個受抑制NAND串之間。與若一個或兩個鄰近者正經歷程式化相比，此情況可更有利地用於升壓。
圖3C類似於圖3B，惟空乏線處於不同位準。在此情形中，外部兩個NAND串正經歷程式化。中間NAND串(具有FG2)被鎖定免受進一步程式化。注意，對於經歷程式化之NAND串，空乏線未極深地至基板490中。亦注意，與來自圖3B之彼等空乏線相比，中間NAND串之空乏線並不那麼深。此可係由於來自正經歷程式化之鄰近NAND串之影響。該等鄰近通道可往往「夾緊」中間NAND串之空乏線。注意，由於裝置縮放以使得NAND串至NAND串間隔變得更近，因此鄰近通道干擾可變得更嚴重。
圖3C中之中間NAND串之升壓效率可比圖3B中之中間NAND串之升壓效率差。換言之，一NAND串可使其升壓效率受正被程式化之一或多個鄰近者負面影響。與若僅一個鄰近NAND串正被程式化相比，圖3C中之情況可更差。
在一項實施例中，被施加至p井區域492之電壓有助於改 良升壓。一個可能原因係p井電壓有助於減小帶至帶洩漏。注意，由於帶至帶洩漏及/或其他效應，因此可存在通道電壓之某一減小(或崩潰)。注意，施加至p井區域492之電壓可減小通道與p井區域492之間的電壓差。此外，施加至p井區域492之電壓可減小源極/汲極區域與p井區域492之間的電壓差。因此，p井電壓可減小或消除帶至帶洩漏。該p井電壓亦可減小或消除經升壓通道之崩潰。
在一項實施例中，與未經加偏壓之一p井區域492相比，將電壓施加至p井區域492減小通道區域中之E場。
注意，在某些實施例中，p井電壓係一正電壓。在一項實施例中，p井電壓之量值係約0.5伏特。然而，p井電壓可大於或小於0.5伏特。使用一小正電壓(諸如，0.5伏特)可防止正向加偏壓於p-n接面。舉例而言，若p井電壓過大，則NAND串之選擇電晶體之n+區域可變得正向加偏壓。
在一項實施例中，可將p井區域492及n井區域494加偏壓至相同電壓。然而，不需要將n井區域494加偏壓至與p井區域492相同之電壓。在一項實施例中，將n井區域494接地。在一項實施例中，在將偏壓電壓施加至p井區域492(且可能為n井區域494)時，將p型基板496接地。
圖4圖解說明可包含一或多個記憶體晶粒或晶片212之一非揮發性儲存裝置210。記憶體晶粒212包含一記憶體單元陣列(二維或三維)200、控制電路220及讀取/寫入電路230A及230B。在一項實施例中，以一對稱方式在該陣列之相對 側上實施藉由各種周邊電路對記憶體陣列200進行存取，以使得每一側上之存取線及電路之密度減半。讀取/寫入電路230A及230B包含多個感測區塊300，該等感測區塊允許並行讀取或程式化一記憶體單元頁。記憶體陣列200可由字線經由列解碼器240A及240B定址且可由位元線經由行解碼器242A及242B定址。在一典型實施例中，一控制器244包含於與一或多個記憶體晶粒212相同之記憶體裝置210(例如，一可抽換式儲存卡或封裝)中。命令及資料經由線232在該主機與控制器244之間傳送且經由線234在該控制器與一或多個記憶體晶粒212之間傳送。一項實施方案可包含多個晶片212。
控制電路220與讀取/寫入電路230A及230B協作以對記憶體陣列200執行記憶體操作。控制電路220包含一狀態機222、一晶片上位址解碼器224及一電力控制模組226。狀態機222提供對記憶體操作之晶片級控制。晶片上位址解碼器224提供一位址介面以在由該主機或一記憶體控制器使用之位址與由解碼器240A、240B、242A及242B使用之硬體位址之間轉換。電力控制模組226控制在記憶體操作期間供應至字線及位元線之電力及電壓。在一項實施例中，電力控制模組226包含可產生大於供應電壓之電壓之一或多個電荷幫浦。一項實施例之控制電路220能夠將Vpwell提供至p井區域492(經由端子402)且將Vnwell提供至n井區域494(經由端子403)。
在一項實施例中，控制電路220、電力控制電路226、解 碼器電路224、狀態機電路222、解碼器電路242A、解碼器電路242B、解碼器電路240A、解碼器電路240B、讀取/寫入電路230A、讀取/寫入電路230B及/或控制器244之一個組合或任何組合可稱為一或多個管理電路。
圖5繪示記憶體單元陣列200之一例示性結構。在一項實施例中，該記憶體單元陣列被劃分成M個記憶體單元區塊。對於快閃EEPROM系統而言，區塊係抹除單位頗常見。亦即，每一區塊含有一起抹除之最小數目個記憶體單元。每一區塊通常被劃分成若干個頁。一頁面係一程式化單位。一或多個資料頁通常儲存於記憶體單元之一個列中。一頁可儲存一或多個區段。一區段包括使用者資料及附加項資料。附加項資料通常包含已依據該區段之使用者資料計算出之一錯誤校正碼(ECC)。控制器之一部分(下文所闡述)在正將資料程式化至陣列中時計算ECC，且亦在正自該陣列讀取資料時檢查ECC。在一項實施例中，控制器244能夠基於ECC而校正特定數目個誤讀取。
另一選擇係，將ECC及/或其他附加項資料儲存在與其所從屬之使用者資料不同之頁或甚至不同之區塊中。一使用者資料區段通常係512個位元組，對應於磁碟機中之一區段之大小。大數目個頁形成一區塊，自8個頁(舉例而言)至高達32個、64個、128個或128以上個頁不等。亦可使用不同大小之區塊及配置。
在另一實施例中，位元線被劃分成奇數位元線及偶數位元線。在一奇數/偶數位元線架構中，在一個時間程式化 沿一共同字線且連接至奇數位元線之記憶體單元，而在另一時間程式化沿一共同字線且連接至偶數位元線之記憶體單元。
圖5A展示記憶體陣列200之區塊i之更多細節。區塊i包含X+1個位元線及X+1個NAND串。區塊i亦包含64個資料字線(WL0至WL63)、2個虛設字線(WL_d0及WL_d1)、一汲極側選擇線(SGD)及一源極側選擇線(SGS)。每一NAND串之一個端子經由一汲極選擇閘極(連接至選擇線SGD)連接至一對應位元線，且另一端子經由一源極選擇閘極(連接至選擇線SGS)連接至該源極線。由於存在64個資料字線及兩個虛設字線，因此每一NAND串包含64個資料記憶體單元及兩個虛設記憶體單元。在其他實施例中，NAND串可具有多於或少於64個資料記憶體單元及兩個虛設記憶體單元。資料記憶體單元可儲存使用者或系統資料。虛設記憶體單元通常不用於儲存使用者或系統資料。某些實施例不包含虛設記憶體單元。
圖5B係被分割成一核心部分(稱作一感測模組580)及一共同部分590之一個別感測區塊300之一方塊圖。在一項實施例中，將存在針對每一位元線之一單獨感測模組580及針對一組多個感測模組580之一個共同部分590。在一項實例中，一感測區塊將包含一個共同部分590及八個感測模組580。一群組中之感測模組中之每一者將經由一資料匯流排572與相關聯共同部分通信。對於其他細節，參考美國專利申請公開案2006/0140007，該申請公開案以全文引 用方式併入本文中。
感測模組580包括判定一所連接位元線中之一傳導電流是高於還是低於一預定臨限位準之感測電路570。在某些實施例中，感測模組580包含通常稱為一感測放大器之一電路。感測模組580亦包含一位元線鎖存器582，該位元線鎖存器用於設定所連接位元線上之一電壓狀況。舉例而言，鎖存於位元線鎖存器582中之一預定狀態將導致所連接位元線被拉至指定程式化抑制之一狀態(例如，Vdd)。
共同部分590包括一處理器592、一組資料鎖存器594及耦合於該組資料鎖存器594與資料匯流排520之間的一I/O介面596。處理器592執行計算。舉例而言，其功能中之一者係判定儲存於所感測記憶體單元中之資料並將所判定資料儲存於該組資料鎖存器中。該組資料鎖存器594用於儲存在一讀取操作期間由處理器592判定之資料位元。資料鎖存器594亦可用於儲存在一程式操作期間自資料匯流排520導入之資料位元。所導入資料位元表示待程式化至記憶體中之寫入資料。I/O介面596在資料鎖存器594與資料匯流排520之間提供一介面。
在讀取或感測期間，系統之操作在狀態機222之控制下，該狀態機控制不同控制閘極電壓至已定址單元之供應。在感測模組580步進穿過對應於該記憶體所支援之各種記憶體狀態之各種預定義控制閘極電壓時，感測模組580可在此等電壓中之一者處跳脫且將經由匯流排572將一輸出自感測模組580提供至處理器592。彼時，處理器592 藉由考量該感測模組之跳脫事件及關於經由輸入線593自狀態機施加之控制閘極電壓之資訊來判定所得記憶體狀態。然後，其計算用於該記憶體狀態之一個二進制編碼且將所得資料位元儲存至資料鎖存器594中。在該核心部分之另一實施例中，位元線鎖存器582有兩個用途：既作為用於鎖存感測模組580之輸出之一鎖存器且亦作為如上文所闡述之一位元線鎖存器。
預期，某些實施方案將包含多個處理器592。在一項實施例中，每一處理器592將包含一輸出線(圖5中未繪示)以使得輸出線中之每一者係「線或」在一起。在某些實施例中，該等輸出線在連接至「線或」線之前被反轉。此組態使得能夠在程式化驗證過程中快速判定程式化處理程序何時已完成，此乃因接納「線或」線之狀態機可判定正被程式化之所有位元何時亦達到期望之位準。舉例而言，當每一位元已達到其期望之位準時，將彼位元之一邏輯0發送至「線或」線(或將一資料1反轉)。當所有位元輸出一資料0(或將一資料1反轉)時，則該狀態機知曉終止該程式化處理程序。在其中每一處理器與八個感測模組通信之實施例中，狀態機可能(在某些實施例中)需要讀取「線或」線八次，或將邏輯添加至處理器592以累積相關聯位元線之結果以使得該狀態機僅需要讀取該「線或」線一次。
在程式化或驗證期間，待程式化之資料儲存於來自資料匯流排520之該組資料鎖存器594中。在該狀態機之控制下之程式操作包括一系列施加至經定址記憶體單元之控制閘 極之程式化電壓脈衝(具有增加之量值)。每一程式化脈衝後續接著一驗證過程以判定該記憶體單元是否已程式化至期望之狀態。處理器592相對於期望之記憶狀態來監視所驗證記憶體狀態。當二者一致時，處理器592設定位元線鎖存器582，以便致使該位元線被拉至指定程式抑制之一狀態。此抑制耦合至該位元線之單元免受進一步程式化，即使其在其控制閘極上經受程式化脈衝時亦如此。在其他實施例中，在驗證過程期間，處理器最初載入位元線鎖存器582且感測電路將其設定為一抑制值。
資料鎖存器堆疊594含有對應於感測模組之一資料鎖存器堆疊。在一項實施例中，每一感測模組580存在3個至5個(或另一數目個)資料鎖存器。在一項實施例中，該等鎖存器各自係一個位元。在某些實施方案中(但並不要求)，將該等資料鎖存器實施為一移位暫存器，以使得將儲存於其中之並行資料轉換成用於資料匯流排520之串列資料，且反之亦然。在一項實施例中，可將對應於「m」個記憶體單元之讀取/寫入區塊之所有資料鎖存器鏈接在一起以形成一區塊移位暫存器，以使得可藉由串列傳送來輸入或輸出一資料區塊。特定而言，調適讀取/寫入模組庫，以使得其組之資料鎖存器中之每一者將依序把資料移入或移出資料匯流排，猶如其係用於整個讀取/寫入區塊之一移位暫存器之部分。
可在以下專利中發現關於讀取操作及感測放大器之額外資訊：(1)標題為「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」之美國專利7,196,931；(2)標題為「Non-Volatile Memory And Method with Improved Sensing」之美國專利7,023,736；(3)美國專利7,046,568；(4)標題為「Compensating for Coupling During Read Operations of Non-Volatile Memory」之美國專利7,196,928；及(5)標題為「Reference Sense Amplifier For Non-Volatile Memory」之美國專利7,327,619。剛剛以上所列之所有五個專利文件皆以全文引用方式併入本文中。
在一成功程式化處理程序之最後(就驗證而言)，視需要，記憶體單元之臨限電壓應在針對經程式化記憶體單元之臨限電壓之一或多個分佈內或在針對經抹除記憶體單元之臨限電壓之一分佈內。圖6A圖解說明當每一記憶體單元儲存三個資料位元時對應於記憶體單元陣列之資料狀態之實例性Vt分佈。然而，其他實施例每記憶體單元可使用多於或少於三個資料位元。圖6A展示對應於一抹除狀態及經程式化狀態A至G之八個Vt分佈。在一項實施例中，抹除狀態中之臨限電壓為負且經程式化狀態A至G中之臨限電壓為正。然而，經程式化狀態A至G中之一或多者之臨限電壓可為負。處於抹除狀態中之該等臨限電壓中之某些或所有臨限電壓可為正。
處於資料狀態抹除至G中之每一者之間的係用於自記憶體單元讀取資料之讀取參考電壓。舉例而言，圖6A展示處於抹除狀態與A狀態之間的讀取參考電壓VrA及處於A狀態與B狀態之間的VrB。藉由測試一既定記憶體單元之臨限 電壓是在各別讀取參考電壓之上還是之下，系統可判定該記憶體單元處於何種狀態中。
在每一程式化狀態之下邊緣處或接近該下邊緣的係驗證參考電壓。舉例而言，圖6A展示針對A狀態之VvA及針對B狀態之VvB。當將記憶體單元程式化為一既定狀態時，該系統將測試彼等記憶體單元是否具有大於或等於驗證參考電壓之一臨限電壓。
圖6B圖解說明Vt分佈可部分地重疊，此乃因錯誤校正演算法可處理處於錯誤之單元之一特定百分比。注意，在某些實施例中，在一個時間點處臨限電壓分佈可類似圖6A，且另一時間處臨限電壓分佈可重疊，如在圖6B中。舉例而言，恰好在程式化之後，臨限電壓分佈可類似圖6A。然而，記憶體單元之臨限電壓可隨時間移位，以使得可存在重疊。
亦注意，與所繪示臨限電壓分佈之之相等間距/寬度相反，各種分佈可具有不同寬度/間距以便適應對資料保持損失之變化易感度量。
圖7係程式化非揮發性儲存器之一處理程序700之一項實施例之一流程圖。處理程序700將一電壓施加至一基板或井以助於在程式化期間升壓。存在用於在程式化期間升壓之眾多技術。在一項實施例中，使用自升壓(SB)。在一項實施例中，使用局部自升壓(LSB)。在一項實施例中，使用抹除區自升壓(EASB)。
在步驟702中，在一程式操作期間將受抑制NAND串之通 道升壓。在一項實施例中，在一程式操作期間將一通過電壓施加至至少一子組非選定字線。通過電壓通常小於程式電壓。作為一項實例，通過電壓可係10伏特。然而，通過電壓可更高或更低。通過電壓可幫助將記憶體單元之通道升壓。在一項實施例中，控制閘極與通道之間的電容性耦合使通道電位上升。因此，施加至控制閘極之通過電壓可用於將通道電位升壓。在一項實施例中，可在處理程序700期間將經鎖定免受進一步程式化之NAND串上之記憶體單元之通道升壓。
在一項實施例中，非選定字線可接收不同通過電壓。舉例而言，在一項LSB實施例中，非選定字線中之諸多者接收(舉例而言)10 V之一Vpass，而一或多者接收小於10 V之一電壓。在一項EASB實施例中，非選定字線中之諸多者接收(舉例而言)10 V之一Vpass，而一或多者接收小於10 V之一電壓。在一項實施例中，某些非選定字線可接收大於正常Vpass之一電壓。
在步驟704中，在升壓時將一基板充電至一非零電壓。在一項實施例中，將p井區域492加偏壓至一正電壓。亦可將n井區域494加偏壓至與p井區域492相同之電壓。可將p型基板496接地。注意，不需要使用圖3A之井結構。
如下文更詳細地闡述，給基板490充電可有助於在程式操作期間升壓。幫助升壓可有助於減小或防止程式化干擾。在某些實施例中，使基板充電有助於減小帶至帶隧穿或其他矽基板崩潰(諸如，雪崩)，此可減小洩漏電流。注 意，在程式化期間，洩漏電流可以其他方式減小通道電壓。舉例而言，洩漏電流可致使通道電位隨時間下降。因此，藉由減小洩漏電流，可改良升壓。
基板490上之正偏壓亦可由於電容性耦合而用於增加通道電位。因此，可達成一較高通道電位而不求助於一較高通過電壓。
在步驟706中，在將通道升壓及將非零電壓施加至基板時，將一程式化電壓施加至一選定字線。在一項實施例中，在將一或多個通過電壓施加至非選定字線及將非零電壓施加至基板時，施加程式化電壓。由於加偏壓於基板可用於有助於增加通道電位，因此可減小或消除程式化干擾量。
圖8A提供處理程序700之一項實施例之其他細節。圖8B繪示在處理程序800之一項實施例期間之信號時序。圖8C繪示在處理程序800之一項實施例期間之信號時序，與圖8B相比其展示p井加偏壓之一不同時序。在處理程序800中，在使用自升壓(SB)之一程式操作期間加偏壓於p井區域496。注意，在處理程序800之前，共同源極線接地，然後斜升至一特定電壓(例如，2.2 V)以在程式操作期間遏製一受抑制位元線上之源極選擇閘極之崩潰。此外，在處理程序800之前關斷源極選擇閘極。若源極選擇閘極接通，則將信號SGS驅動至低以關斷源極選擇閘極。關斷源極選擇閘極將NAND串與共同源極線切斷連接。
在步驟802中，接通NAND串之汲極側選擇閘極。參考圖 8B及圖8C，在t0處將汲極側選擇線(SGD)提升至VSG以允許一充足通道預充電及在t1處返回至VSGD以使受抑制通道浮動。注意，VSG高於VSGD。如所述，源極側選定線(SGS)在t0處為低。亦注意，可在t0處將p井區域接地。在一項實施例中，恰好在t0之後將共同源極線提升至Vdd，此可減小受抑制位元線在源極側選擇器上經歷之崩潰。
在步驟804中，抑制非選定NAND串。參考圖8B及圖8C，可在時間t0處將Vdd施加至非選定位元線以抑制其相關聯之NAND串免受進一步程式化。此外，在時間t0處選定位元線保持接地，此啟用其相關聯之NAND串之進一步程式化。
在步驟806中，啟用選定NAND串。此由選定NAND串保持處於Vss之事實所反映。
在步驟808中，將Vpass施加至非選定字線。參考圖8B及圖8C，可在時間t1處將Vpass施加至非選定字線。注意，亦可在時間t1處將Vpass施加至選定字線。在兩種情形中，電壓可花費某些時間來斜升。注意，在一項實施例中，將相同Vpass施加至所有非選定字線。然而，在另一實施例中，將不同Vpass電壓施加至不同非選定字線。步驟808係來自圖7之步驟702之一項實施例。
在步驟810中，將p井提升至Vsub。在一項實施例中，在約將非選定字線提升至Vpass之相同時間處將p井提升至Vsub。參考圖8B，在時間t1處首先將Vsub施加至p井。在一項實施例中，在約將選定字線提升至程式電壓之時間 處，將p井提升至Vsub。圖8C繪示在時間t2處首先被施加之Vsub。注意，可在程式化序列中之一不同時間處首先將Vsub施加至p井。步驟810係來自圖7之步驟704之一項實施例。
在步驟812中，將一程式化電壓Vpgm施加至一選定字線。參考圖8B及圖8C，在時間t2處將Vpgm施加至選定字線。因此，選定字線自Vpass斜升至Vpgm。因此，在將通道升壓及加偏壓於基板(或井)時施加程式化電壓。步驟812係來自圖7之步驟706之一項實施例。
在步驟814中，使p井(及其他電壓)往回降低。參考圖8B及圖8C，在時間t3處使p井電壓降低。注意，亦可使其他電壓降低。在程式化處理程序之後，可存在一驗證操作。在驗證操作期間，可將p井電壓接地。
如所述，不需要在程式化期間將所有非選定字線加偏壓至相同Vpass電壓。在一項實施例中，使用LSB。在一項實施例中，使用EASB。在LSB及EASB中，不同非選定字線可接收不同Vpass電壓。存在LSB及EASB之諸多變化形式。圖9A係其中一基板偏壓取決於程式化電壓之一量值之程式化非揮發性儲存器之一處理程序900之一項實施例之一流程圖。圖9B係在一項實施例期間所使用之程式脈衝及驗證脈衝之一圖式。在圖9B之彼實施例中，程式脈衝增加達△V1。在每一程式脈衝之間，可驗證一或多個狀態。最初，驗證僅被程式化至A狀態之記憶體單元。稍後，驗證A狀態及B狀態兩者。然後，驗證A狀態、B狀態及C狀 態。接下來，驗證僅B狀態及C狀態。可使用眾多其他驗證方案。當程式化至四個以上狀態時可驗證額外狀態。
在一項實施例中，儲存元件係在程式化之前被抹除(以區塊為單位或以其他單位)。在圖9A之步驟902中，由控制器244發出一「資料載入」命令且由控制電路220接收輸入。在步驟904中，將指定頁位址之位址資料自控制器或主機輸入至解碼器224。在步驟906中，針對已定址頁將一頁程式資料輸入至一資料緩衝器以供程式化。將彼資料鎖存於恰當組鎖存器中。在步驟908中，由控制器244向狀態機222發出一「程式化」命令。
由「程式化」命令觸發，使用施加至適當選定字線之一或多個程式脈衝來將把步驟906中所鎖存之資料程式化至由狀態機222控制之選定儲存元件中。在步驟910中，將程式電壓VPGM初始化至起始脈衝(例如，12 V或其他值)且將由狀態機222維持之一程式計數器(PC)初始化為零。
在步驟912中，比較程式電壓與一臨限值。若程式電壓低於或等於臨限值，則在步驟916中在施加程式脈衝之前不加偏壓於基板。然而，若程式化電壓大於臨限值，則在步驟914中加偏壓於基板。然後，在步驟916中施加程式脈衝。圖8B展示用於步驟914至916之一項實施例之時序信號。注意，在一項實施例中，在約將選定字線提升至程式電壓之相同時間處將基板提升至偏壓電壓。因此，在一項實施例中，可使用圖8C之時序。
參考步驟916，將VPGM脈衝施加至選定字線以開始程式 化與該選定字線相關聯之儲存元件。舉例而言，對於單位階單元程式，若指示應程式化對應儲存元件之邏輯「0」儲存於一特定資料鎖存器中，則將對應位元線接地。另一方面，若將指示對應儲存元件應保持在其當前資料狀態中之邏輯「1」儲存於該特定鎖存器中，則將對應位元線連接至Vdd以抑制程式化。當每一儲存元件中儲存多個位元時，可使用一個以上資料鎖存器。為便於論述，處理程序900中使用每儲存元件使用一單個資料鎖存器之一實例。
在步驟918中，將基板接地(例如，放電)。注意，通常程式電壓最初較低，且然後逐漸增大。因此，針對前數個程式脈衝，可不加偏壓於基板。可將臨限值設定為任何期望之量。圖8B展示在時間t3處將基板(例如，p井)接地之一項實施例。
在步驟920中，驗證選定儲存元件之狀態。若一選定儲存元件之目標臨限電壓已達到適當位準，則將儲存於對應資料鎖存器中之資料改變為一邏輯「1」。若該臨限電壓尚未達到恰當位準，則不改變儲存於對應資料鎖存器中之資料。以此方式，無需程式化具有儲存於其對應資料鎖存器中之一邏輯「1」之一位元線。在所有資料鎖存器皆正儲存邏輯「1」時，狀態機(經由上文所闡述之「線或」型機構)知曉所有選定儲存元件已被程式化。在步驟922中，對於所有資料鎖存器是否正儲存邏輯「1」進行一檢查。若所有資料鎖存器正儲存邏輯「1」，則該程式化處理程序完成且成功，此乃因所有選定儲存元件已經程式化且經驗 證。在步驟924中，報告「通過」之一狀態。注意，在某些實施例中，允許特定數目個記憶體單元不通過驗證測試。可校正ECC以用於此等處於程式化下之記憶體單元。
若在步驟922中判定並非所有或特定數目個資料鎖存器正儲存邏輯「1」，則該程式化處理程序繼續。在步驟926中，對照一程式限制值PCmax來檢查程式計數器PC。一程式限制值之一項實例係20；然而，亦可使用其他數值。若程式計數器PC不小於PCmax，則程式化處理程序已失敗且在步驟928中報告「失敗」之一狀態。若程式計數器PC小於PCmax，則VPGM增加達步長大小且在步驟930中遞增程式計數器PC。
處理程序循環回至步驟912以判定Vpgm是否大於臨限值。在某時刻，Vpgm之量值將大於臨限值。因此，在步驟914中。將加偏壓於基板。程式化繼續直至驗證所有記憶體單元或程式計數器超過最大值。
在一項實施例中，在程式化期間之基板偏壓係溫度相依的。在一項實施例中，針對較高溫度，基板偏壓電壓較大。此可有助於在較高溫度下補償通道電壓之較大崩潰。如上文所論述，若通道電壓崩潰，則升壓可較不有效。圖10係判定一基板偏壓電壓之一處理程序之一項實施例之一流程圖。在步驟1002中，存取一溫度讀取。在步驟1004中，判定一基板偏壓以補償通道之溫度相依升壓。在一項實施例中，在較高溫度下，使用較大基板偏壓來補償較大通道電壓崩潰。
在一項實施例中，程式化期間之基板偏壓係基於程式化/抹除循環之數目。在一項實施例中，針對較高程式化/抹除循環，基板偏壓電壓較大。此可有助於補償可與經程式化/抹除循環之記憶體裝置一起出現的通道電壓之較大崩潰。程式化/抹除循環亦可稱為一「熱計數」。圖11係判定一基板偏壓電壓之一處理程序之一項實施例之一流程圖。在步驟1102中，存取用於一區塊之程式化/抹除循環之數目。在另一實施例中，單位不同於一區塊。在步驟1104中，判定一基板偏壓以補償通道之熱計數相依升壓。在一項實施例中，在較高數目個程式化循環之情形下，使用較大基板偏壓來補償較大通道電壓崩潰。
一項實施例包含一種操作具有形成於一基板上之複數個NAND串之非揮發性儲存器之方法。該方法包含在一程式操作期間將受抑制NAND串之通道升壓。在將該等通道升壓時，將基板加偏壓至一非零電壓。在基板處於非零電壓且該等通道經升壓時，將一程式化電壓施加至耦合至該複數個NAND串之一選定字線。
一項實施例包含一種非揮發性儲存裝置，該非揮發性儲存裝置包括：一基板；複數個NAND串，其具有複數個非揮發性儲存裝置；複數個字線，其與該複數個NAND串相關聯；及一或多個管理電路，其與該複數個NAND串與該複數個字線通信。該等非揮發性儲存裝置具有在基板中之通道。該一或多個管理電路將受抑制NAND串之非揮發性儲存裝置之通道升壓。在將該等通道升壓時，該一或多個 管理電路將該基板充電至一非零電壓。在該基板處於非零電壓且該等通道經升壓時，該一或多個管理電路將一程式化電壓施加至一選定字線。
一項實施例包含一種非揮發性儲存裝置，該非揮發性儲存裝置包括：一基板，一n井，其形成於該基板中；一p井，其形成於該n井中；複數個NAND串，其具有複數個非揮發性儲存裝置；複數個字線，其與該複數個NAND串相關聯；複數個位元線，其與該複數個NAND串相關聯；及一或多個管理電路，其與該複數個字線及該複數個位元線通信。該複數個非揮發性儲存裝置形成於該p井上方。該一或多個管理電路將一程式化抑制電壓提供至與具有將不接收進一步程式化之非揮發性儲存元件之該複數個NAND串中之第一NAND串相關聯之第一位元線。該一或多個管理電路將一程式啟用電壓提供至與具有將接收進一步程式化之非揮發性儲存元件之該複數個NAND串中之第二NAND串相關聯之第二位元線，該一或多個管理電路將一通過電壓施加至該複數個字線中之至少一子組非選定字線。在一程式化操作期間，該一或多個管理電路將該p井提升至一正電壓。在該p井處於該正電壓且該通過電壓經施加至該等非選定字線時，該一或多個管理電路將一程式化電壓施加至一選定字線。
一項實施例包含一種操作具有複數個NAND串之非揮發性儲存器之方法，該方法包含以下各項。將一程式化抑制電壓提供至與具有將不接收進一步程式化之非揮發性儲存 元件之該複數個NAND串之第一NAND串相關聯之一第一組位元線。該複數個NAND串具有形成於一p井上方之複數個非揮發性儲存元件。將一通過電壓施加至與該複數個NAND串相關聯之非選定字線。在一程式操作期間將該p井提升至一正電壓。在該p井處於該正電壓且該通過電壓經施加至該等非選定字線時，將一程式化電壓施加至一選定字線。
一項實施例包含一種操作具有複數個NAND串之非揮發性儲存器之方法，該方法包含以下各項。將該複數個NAND串之第一NAND串與其相關聯之位元線切斷。該等第一NAND串具有待經抑制而免受程式化之非揮發性儲存元件。該複數個NAND串具有形成於一基板中之一井上方之複數個非揮發性儲存元件。將與該複數個NAND串相關聯之非選定字線上之一電壓增加至一通過電壓。在該等非選定字線處於該通過電壓時，將與該複數個NAND串相關聯之選定字線之一電壓增加至一程式化電壓。在將該等非選定字線上之該電壓增加至該通過電壓或在將該選定字線上之該電壓增加至該程式化電壓時，將該井之電壓增加至一正電壓。在該井接地之情形下執行對選定非揮發性儲存元件之一驗證操作。
出於圖解說明及說明之目的，已呈現前述詳細闡述。該詳細闡述並非意欲係窮盡性或將實施例限制於所揭示之確切形式。鑒於上文教示，可做出諸多修改及變化形式。選擇所闡述實施例以便最佳地闡釋原理及實際應用，以藉此 使得其他熟習此項技術者能夠在各種實施例中且以適合於所涵蓋之特定使用之各種修改形式來最佳地利用本發明。範疇意欲由隨附申請專利範圍來定義。
100‧‧‧電晶體
100CG‧‧‧控制閘極
100FG‧‧‧浮動閘極
102‧‧‧電晶體
102CG‧‧‧控制閘極
102FG‧‧‧浮動閘極
104‧‧‧電晶體
104CG‧‧‧控制閘極
104FG‧‧‧浮動閘極
106‧‧‧電晶體
106CG‧‧‧控制閘極
106FG‧‧‧浮動閘極
120‧‧‧第一選擇閘極/選擇閘極
120CG‧‧‧控制閘極
122‧‧‧第二選擇閘極/選擇閘極
122CG‧‧‧控制閘極
126‧‧‧位元線
128‧‧‧源極線
200‧‧‧記憶體單元陣列/記憶體陣列
210‧‧‧非揮發性儲存裝置/記憶體裝置
212‧‧‧記憶體晶粒/晶片
220‧‧‧控制電路
222‧‧‧狀態機/狀態機電路
224‧‧‧晶片上位址解碼器/解碼器電路/解碼器
226‧‧‧電力控制模組/電力控制電路
230A‧‧‧讀取/寫入電路
230B‧‧‧讀取/寫入電路
232‧‧‧線
234‧‧‧線
240A‧‧‧解碼器/解碼器電路/列解碼器
240B‧‧‧解碼器/解碼器電路/列解碼器
242A‧‧‧解碼器/解碼器電路/行解碼器
242B‧‧‧解碼器/解碼器電路/行解碼器
244‧‧‧控制器
300‧‧‧感測區塊
320‧‧‧NAND串
321‧‧‧位元線
322‧‧‧選擇閘極/電晶體
323‧‧‧儲存元件
324‧‧‧儲存元件
325‧‧‧儲存元件
326‧‧‧儲存元件
327‧‧‧選擇閘極
340‧‧‧NAND串
341‧‧‧位元線
342‧‧‧電晶體/選擇閘極
343‧‧‧儲存元件
344‧‧‧儲存元件
345‧‧‧儲存元件
346‧‧‧儲存元件
347‧‧‧選擇閘極
360‧‧‧NAND串
361‧‧‧位元線
362‧‧‧電晶體/選擇閘極
363‧‧‧儲存元件
364‧‧‧儲存元件
365‧‧‧儲存元件
366‧‧‧儲存元件
367‧‧‧選擇閘極
400‧‧‧NAND串
402‧‧‧端子
403‧‧‧端子
404‧‧‧源極供應線
406‧‧‧選擇閘極/源極側選擇閘極
408‧‧‧儲存元件
410‧‧‧儲存元件
412‧‧‧儲存元件
414‧‧‧儲存元件
416‧‧‧儲存元件
418‧‧‧儲存元件
420‧‧‧儲存元件
422‧‧‧儲存元件
424‧‧‧選擇閘極/汲極側選擇閘極
426‧‧‧位元線
477‧‧‧控制閘極
478‧‧‧閘極間電介質
479‧‧‧閘極電介質
481‧‧‧淺溝渠隔離/淺溝渠隔離結構
490‧‧‧基板
492‧‧‧p井區域
494‧‧‧n井區域
496‧‧‧p型基板區域/p型基板/p井區域
570‧‧‧感測電路
572‧‧‧匯流排
580‧‧‧感測模組
582‧‧‧位元線鎖存器
590‧‧‧共同部分
592‧‧‧處理器
593‧‧‧輸入線
594‧‧‧資料鎖存器/資料鎖存器堆疊
596‧‧‧輸入/輸出介面
A‧‧‧經程式化狀態/狀態/資料狀態
B‧‧‧經程式化狀態/狀態/資料狀態
C‧‧‧經程式化狀態/資料狀態
D‧‧‧經程式化狀態/資料狀態
E‧‧‧經程式化狀態/資料狀態
F‧‧‧經程式化狀態/資料狀態
FG1‧‧‧浮動閘極
FG2‧‧‧浮動閘極
FG3‧‧‧浮動閘極
G‧‧‧經程式化狀態/資料狀態
SGD‧‧‧選擇線/汲極選擇線/汲極側選擇電晶體/汲極側選擇線
SGS‧‧‧選擇線/源極線/源極選擇線/源極側選擇線/信號
VBL‧‧‧電位
Vch‧‧‧電壓
Vdd‧‧‧電壓
Vnwell‧‧‧電壓
VPASS‧‧‧中間電壓/通過電壓/電壓
VPGM‧‧‧控制閘極電壓/程式電壓
Vpgm‧‧‧程式化電壓/高程式化電壓
Vpwell‧‧‧電壓
VrA‧‧‧讀取參考電壓
VrB‧‧‧讀取參考電壓
VSG‧‧‧電壓
VSOURCE‧‧‧電位
VvA‧‧‧驗證參考電壓
VvB‧‧‧驗證參考電壓
WL0‧‧‧資料字線/字線
WL1‧‧‧資料字線/字線
WL2‧‧‧資料字線/字線
WL3‧‧‧資料字線/字線
WL4‧‧‧資料字線/字線
WL5‧‧‧資料字線/字線
WL6‧‧‧資料字線/字線
WL7‧‧‧資料字線/字線
WL63‧‧‧資料字線
WL_d0‧‧‧虛設字線
WL_d1‧‧‧虛設字線
圖1A係一NAND串之一俯視圖。
圖1B係圖1A之NAND串之一等效電路圖。
圖2係一NAND串之一剖面圖。
圖3A繪示形成於一基板上之一NAND串之一剖面圖。
圖3B及圖3C繪示形成於一基板上之數個NAND串之部分之剖面圖。
圖4圖解說明一非揮發性儲存裝置。
圖5A繪示一例示性記憶體單元陣列結構。
圖5B係一個別感測區塊之一方塊圖。
圖6A繪示一組實例性Vt分佈。
圖6B繪示一組實例性Vt分佈。
圖7係程式化非揮發性儲存器之一處理程序之一項實施例之一流程圖。
圖8A提供程式化非揮發性儲存器之一處理程序之一項實施例之其他細節。
圖8B繪示在圖8A之程式化之一項實施例期間信號之時序。
圖8C繪示在圖8A之程式化之一項實施例期間信號之時序，與圖8B相比其展示p井偏壓之一不同時序。
圖9A係其中一基板偏壓取決於程式化電壓之一量值的程 式化非揮發性儲存器之一處理程序之一項實施例之一流程圖。
圖9B係在一項實施例期間使用之程式脈衝及驗證脈衝之一圖式。
圖10係基於溫度而判定一基板偏壓電壓之一處理程序之一項實施例之一流程圖。
圖11係基於程式化/抹除循環而判定一基板偏壓電壓之一處理程序之一項實施例之一流程圖。

Claims (28)

  1. 一種操作具有形成於一基板上之複數個NAND串之非揮發性儲存器之方法，其包括：在一程式操作期間將該複數個NAND串中之受抑制NAND串之通道升壓；在將該等通道升壓時將該基板充電至一非零電壓；及在該基板處於該非零電壓且該等通道經升壓時，將一程式化電壓施加至耦合至該複數個NAND串之一選定字線。
  2. 如請求項1之方法，其中該基板包含一井，該複數個NAND串形成於該井上方，該將該基板充電至一非零電壓包含：將該非零電壓施加至該井。
  3. 如請求項2之方法，其中該井係一第一井，該第一井在一第二井中，該方法進一步包括：至少在將該程式化電壓施加至該選定字線時將該非零電壓施加至該第二井。
  4. 如請求項1之方法，其中該將該等通道升壓及該將該基板充電至一非零電壓包含：在將至少一子組非選定字線提升至一通過電壓時將該基板提升至該非零電壓。
  5. 如請求項1之方法，其中該將該等通道升壓及該將該基板充電至一非零電壓包含：在將一選定字線提升至一程式電壓時將該基板提升至該非零電壓。
  6. 如請求項1之方法，其中該非零電壓係一正電壓。
  7. 如請求項1之方法，其中該非零電壓取決於該程式化電壓。
  8. 如請求項1之方法，其中針對較高程式化電壓使用該非零電壓，針對較低程式化電壓將該基板接地。
  9. 如請求項1之方法，其進一步包括：判定該非零電壓以補償該等通道之溫度相依升壓。
  10. 如請求項1之方法，其進一步包括：判定該非零電壓以補償該等通道之熱計數相依升壓。
  11. 一種非揮發性儲存裝置，其包括：一基板；複數個NAND串，其具有複數個非揮發性儲存裝置，該等非揮發性儲存裝置具有在該基板中之通道；複數個字線，其與該複數個NAND串相關聯；一或多個管理電路，其與該複數個NAND串及該複數個字線通信，該一或多個管理電路將受抑制NAND串之非揮發性儲存裝置之通道升壓，該一或多個管理電路在將該等通道升壓時將該基板充電至一非零電壓，該一或多個管理電路在該基板處於該非零電壓且該等通道經升壓時將一程式化電壓施加至一選定字線。
  12. 如請求項11之非揮發性儲存裝置，其進一步包括在該基板中之一井，該將該基板充電至一非零電壓包含：將該非零電壓施加至該井。
  13. 如請求項11之非揮發性儲存裝置，其中該井係一第一井，該非揮發性儲存裝置進一步包括該第一井駐存於其中之一第二井，該一或多個管理電路在將該非零電壓施加至該第一井時將該非零電壓施加至該第二井。
  14. 如請求項11之非揮發性儲存裝置，其進一步包括與該等受抑制NAND串相關聯之第一位元線，該一或多個管理電路藉由將一抑制電壓施加至該等第一位元線而將該等受抑制NAND串與該等第一位元線切斷，該非零電壓不同於該抑制電壓。
  15. 如請求項11之非揮發性儲存裝置，其中該非零電壓係一正電壓。
  16. 如請求項11之非揮發性儲存裝置，其中該非零電壓取決於該程式化電壓。
  17. 如請求項11之非揮發性儲存裝置，其中該一或多個管理電路在將非選定字線提升至一通過電壓時將該基板提升至該非零電壓以將該等通道升壓。
  18. 如請求項11之非揮發性儲存裝置，其中該一或多個管理電路在將一選定字線提升至一程式電壓時將該基板提升至該非零電壓。
  19. 一種非揮發性儲存裝置，其包括：一基板；一n井，其形成於該基板中；一p井，其形成於該n井中；複數個NAND串，其具有複數個非揮發性儲存裝置，該複數個非揮發性儲存裝置形成於該p井上方；複數個字線，其與該複數個NAND串相關聯；複數個位元線，其與該複數個NAND串相關聯；一或多個管理電路，其與該複數個字線及該複數個位 元線通信，該一或多個管理電路將一程式化抑制電壓提供至與具有將不接收進一步程式化之非揮發性儲存元件之該複數個NAND串中之第一NAND串相關聯之第一位元線，該一或多個管理電路將一程式化啟用電壓提供至與具有將接收進一步程式化之非揮發性儲存元件之該複數個NAND串中之第二NAND串相關聯之第二位元線，該一或多個管理電路將一通過電壓施加至該複數個字線中之至少一子組非選定字線，該一或多個管理電路在一程式化操作期間將該p井提升至一正電壓，該一或多個管理電路在該p井處於該正電壓且該通過電壓經施加至該等非選定字線時將一程式化電壓施加至一選定字線。
  20. 如請求項19之非揮發性儲存裝置，其中在該一或多個管理電路將該正電壓施加至該p井時，該一或多個管理電路將該正電壓施加至該n井。
  21. 如請求項19之非揮發性儲存裝置，其中該一或多個管理電路將該p井接地，該一或多個管理電路在該p井接地時執行對選定非揮發性儲存元件之一驗證操作。
  22. 如請求項19之非揮發性儲存裝置，其中在該一或多個管理電路將該等非選定字線提升至該通過電壓時，該一或多個管理電路將該p井電壓提升至正偏壓電壓。
  23. 如請求項19之非揮發性儲存裝置，其中在該一或多個管理電路將該選定字線提升至該程式化電壓時，該一或多個管理電路將該p井電壓提升至該正偏壓電壓。
  24. 一種操作具有複數個NAND串之非揮發性儲存器之方 法，其包括：將一程式化抑制電壓提供至與具有將不接收進一步程式化之非揮發性儲存元件之該複數個NAND串中之第一NAND串相關聯之一第一組位元線，該複數個NAND串具有形成於一p井上方之複數個非揮發性儲存元件；將一通過電壓施加至與該複數個NAND串相關聯之非選定字線；在一程式操作期間將該p井提升至一正電壓；及在該p井處於該正電壓且該通過電壓經施加至該等非選定字線時，將一程式化電壓施加至一選定字線。
  25. 如請求項24之方法，其進一步包括：將該p井接地；及在該p井接地之情形下執行對選定非揮發性儲存元件之一驗證操作。
  26. 如請求項24之方法，其中該在一程式操作期間將該p井提升至一正電壓包含：在將非選定字線電壓提升至該通過電壓時，將p井電壓提升至正偏壓電壓。
  27. 如請求項24之方法，其中該在一程式操作期間將該p井提升至一正電壓包含：在將選定字線電壓提升至該程式化電壓時，將該p井電壓提升至該正偏壓電壓。
  28. 一種操作具有複數個NAND串之非揮發性儲存器之方法，其包括： 將該複數個NAND串中之第一NAND串與其相關聯之位元線切斷，該等第一NAND串具有將經抑制而免受程式化之非揮發性儲存元件，該複數個NAND串具有形成於一基板中之一井上方之複數個非揮發性儲存元件；將與該複數個NAND串相關聯之非選定字線上之一電壓增加至一通過電壓；在該等非選定字線處於該通過電壓時，將與該複數個NAND串相關聯之選定字線之一電壓增加至一程式化電壓；在將該等非選定字線上之該電壓增加至該通過電壓時或在將該選定字線上之該電壓增加至該程式化電壓時，將該井之電壓增加至一正電壓；將該井接地；及在該井接地之情形下執行對選定非揮發性儲存元件之一驗證操作。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10896736B2 (en) 2018-03-05 2021-01-19 Winbond Electronics Corp. Semiconductor memory device and NAND-type flash memory erase method

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014124324A1 (en) 2013-02-08 2014-08-14 Sandisk Technologies Inc. Non-volatile memory including bit line switch transistors formed in a triple-well
US8988947B2 (en) 2013-03-25 2015-03-24 Sandisk Technologies Inc. Back bias during program verify of non-volatile storage
US9396791B2 (en) * 2014-07-18 2016-07-19 Micron Technology, Inc. Programming memories with multi-level pass signal
US9299450B1 (en) * 2015-02-03 2016-03-29 Sandisk Technologies Inc. Adaptive increase in control gate voltage of a dummy memory cell to compensate for inadvertent programming
WO2016131010A1 (en) * 2015-02-13 2016-08-18 Apple Inc. Charge pump having ac and dc outputs for touch panel bootstrapping and substrate biasing
TWI571880B (zh) * 2015-10-12 2017-02-21 矽成積體電路股份有限公司 非揮發性快閃記憶體的有效編程方法
CN106611617B (zh) * 2015-10-22 2020-09-22 美商硅成积体电路股份有限公司 非挥发性闪存的有效编程方法
US9842657B1 (en) * 2017-05-18 2017-12-12 Sandisk Technologies Llc Multi-state program using controlled weak boosting for non-volatile memory
US10249378B1 (en) * 2017-11-09 2019-04-02 Winbond Electronics Corp. Flash memory device and method for recovering over-erased memory cells
US11061606B2 (en) * 2018-06-29 2021-07-13 Micron Technology, Inc. NAND temperature-aware operations
US10957394B1 (en) 2020-02-10 2021-03-23 Sandisk Technologies Llc NAND string pre-charge during programming by injecting holes via substrate
US11139031B1 (en) 2020-06-17 2021-10-05 Sandisk Technologies Llc Neighbor word line compensation full sequence program scheme
CN114121092A (zh) * 2020-08-28 2022-03-01 西部数据技术公司 提高沟道升压的周期性减小的字线偏置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002006B1 (ko) 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5555204A (en) 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US6330190B1 (en) 1996-05-30 2001-12-11 Hyundai Electronics America Semiconductor structure for flash memory enabling low operating potentials
JP3481817B2 (ja) 1997-04-07 2003-12-22 株式会社東芝 半導体記憶装置
US6160286A (en) 1999-10-20 2000-12-12 Worldwide Semiconductor Manufacturing Corporation Method for operation of a flash memory using n+/p-well diode
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6771536B2 (en) 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
US7046568B2 (en) 2002-09-24 2006-05-16 Sandisk Corporation Memory sensing circuit and method for low voltage operation
US7196931B2 (en) 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
US7327619B2 (en) 2002-09-24 2008-02-05 Sandisk Corporation Reference sense amplifier for non-volatile memory
US6859397B2 (en) 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
US7237074B2 (en) 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system
US6917542B2 (en) 2003-07-29 2005-07-12 Sandisk Corporation Detecting over programmed memory
US7466590B2 (en) * 2004-02-06 2008-12-16 Sandisk Corporation Self-boosting method for flash memory cells
US7161833B2 (en) 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
US7023733B2 (en) 2004-05-05 2006-04-04 Sandisk Corporation Boosting to control programming of non-volatile memory
US20060140007A1 (en) 2004-12-29 2006-06-29 Raul-Adrian Cernea Non-volatile memory and method with shared processing for an aggregate of read/write circuits
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7436709B2 (en) 2006-05-05 2008-10-14 Sandisk Corporation NAND flash memory with boosting
JP5019198B2 (ja) * 2006-06-29 2012-09-05 株式会社東芝 半導体記憶装置
US7583535B2 (en) 2006-12-30 2009-09-01 Sandisk Corporation Biasing non-volatile storage to compensate for temperature variations
US7554853B2 (en) 2006-12-30 2009-06-30 Sandisk Corporation Non-volatile storage with bias based on selective word line
US7583539B2 (en) 2006-12-30 2009-09-01 Sandisk Corporation Non-volatile storage with bias for temperature compensation
US7525843B2 (en) 2006-12-30 2009-04-28 Sandisk Corporation Non-volatile storage with adaptive body bias
US20080247254A1 (en) 2007-04-05 2008-10-09 Hao Thai Nguyen Method for temperature compensating bit line during sense operations in non-volatile storage
US7460404B1 (en) 2007-05-07 2008-12-02 Sandisk Corporation Boosting for non-volatile storage using channel isolation switching
JP4504405B2 (ja) 2007-09-12 2010-07-14 株式会社東芝 半導体記憶装置
US7538569B2 (en) 2007-10-02 2009-05-26 Analog Devices, Inc. Integrated circuits with programmable well biasing
US7719902B2 (en) 2008-05-23 2010-05-18 Sandisk Corporation Enhanced bit-line pre-charge scheme for increasing channel boosting in non-volatile storage
US7920419B2 (en) 2009-01-30 2011-04-05 Intel Corporation Isolated P-well architecture for a memory device
US8174893B2 (en) 2009-10-20 2012-05-08 Micron Technology, Inc. Independent well bias management in a memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10896736B2 (en) 2018-03-05 2021-01-19 Winbond Electronics Corp. Semiconductor memory device and NAND-type flash memory erase method

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Publication number Publication date
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WO2013040145A1 (en) 2013-03-21
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