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KR20130036237A - 광전지 모듈 및 전극 확산층을 갖는 광전지 모듈의 제조 방법 - Google Patents

광전지 모듈 및 전극 확산층을 갖는 광전지 모듈의 제조 방법 Download PDF

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KR20130036237A
KR20130036237A KR1020127031889A KR20127031889A KR20130036237A KR 20130036237 A KR20130036237 A KR 20130036237A KR 1020127031889 A KR1020127031889 A KR 1020127031889A KR 20127031889 A KR20127031889 A KR 20127031889A KR 20130036237 A KR20130036237 A KR 20130036237A
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KR
South Korea
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layer
conductive
electrode
stack
light transmitting
Prior art date
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Ceased
Application number
KR1020127031889A
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English (en)
Inventor
케빈 코클레이
쿠날 기로트라
Original Assignee
씬실리콘 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 씬실리콘 코포레이션 filed Critical 씬실리콘 코포레이션
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Abstract

광투과 커버 시트를 통해 수신된 입사광을 전압으로 변환시키는 광전지 모듈이 제공된다. 광전지 모듈은 기판, 기판과 커버 시트 사이의 도전성 상부층 및 하부층, 및 도전성 상부층과 하부층 사이의 반도체층 스택을 포함한다. 도전성 하부층은 하부 전극과 도전성 광투과층 사이에 전극 확산층을 포함한다. 전극 확산층은 반도체층 스택의 퇴적 중에 도전성 하부층의 하부 전극이 도전성 광투과층으로 확산되는 것을 억제한다. 입사광은 반도체층 스택에 의해 도전성 상부층과 하부층 간의 전압 포텐셜로 변환된다.

Description

광전지 모듈 및 전극 확산층을 갖는 광전지 모듈의 제조 방법{PHOTOVOLTAIC MODULE AND METHOD OF MANUFACTURING A PHOTOVOLTAIC MODULE HAVING AN ELECTRODE DIFFUSION LAYER}
[관련 출원에 대한 교차 참조]
본 출원은 발명의 명칭이 "Photovoltaic Module And Method Of Manufacturing A Photovoltaic Module Having An Electrode Diffusion Layer"이고 2010년 7월 6일에 출원된 미국 가출원 제61/361,583 호("'583 출원")의 우선권을 주장한다. '583 출원의 전체 주제(subject matter)는 참조에 의해 통합된다.
본 명세서에 서술된 주제는 광전지 모듈과 같은 광전지 디바이스에 관한 것이다. 일부 공지된 광전지 디바이스는 활성 실리콘 또는 다른 반도체 재료의 박막 또는 층을 이용하여 제조된 박막 태양광 모듈을 포함한다. 광은 디바이스 상에 입사하여 실리콘층으로 들어간다. 광이 실리콘층에 의해 흡수되면 광은 실리콘 내에서 전자 및 정공을 발생시킬 수 있다. 디바이스로부터 얻을 수 있고 외부의 전기 부하(electric load)에 인가될 수 있는 전류를 생성하기 위해 전자 및 정공이 사용된다.
통상적으로, 도전성 전극은 실리콘층의 반대편에 위치한다. 전극은 실리콘층과 전기적으로 연결되고 전자 및 정공을 수신하여 전극들 간의 전압을 발생시킨다. 예를 들어, 입사광에 의해 생성된 전자는 실리콘층 상에 배치된 상부 전극으로 흐를수 있는 반면 입사광에 의해 생성된 정공은 실리콘층 아래에 배치된 하부 전극으로 흐를 수 있다. 광전지 모듈은 대향하는 상부 및 하부 전극 사이에 하나 이상의 실리콘층을 각각 포함하는 수개의 전기적으로 상호연결된 셀을 포함할 수 있다. 하나의 셀 내의 상부 전극은 인접한 셀 내의 하부 전극과 전기적으로 연결될 수 있다. 인접 셀의 상부 및 하부 전극의 연결에 의해 전자 또는 정공이 셀들 사이를 흐르는 것이 가능하다. 이러한 셀들 사이의 전자 또는 정공의 흐름은 외부 회로 또는 부하를 작동시킬 수 있는 전류를 생성한다.
일부 공지된 광전지 디바이스에서 전극은 금속 또는 금속 합금으로 형성된다. 전극의 금속 또는 금속 합금은 비교적 큰 확산 계수(D)를 갖는 경향이 있다. 결과적으로, 전극이 가열될 때 광전지 디바이스의 인접하거나 이웃하는 층 또는 구성요소에 하나 이상의 전극이 상당한 거리로 확산할 수 있다. 예를 들어, 실리콘층이 퇴적되기 전에 하부 전극이 퇴적될 수 있다. 실리콘층은 상승된 온도에서 하부 전극 위에 또는 그 위쪽에 퇴적될 수 있다. 실리콘층이 퇴적되는 비교적 고온은 하부 전극이 실리콘층으로 확산하는 것을 야기할 수 있다. 실리콘층으로의 하부 전극의 확산은 하부 전극과 실리콘층 사이의 전기적 연결에 부정적으로 영향을 미칠수 있다. 예를 들어, 이러한 확산은 하부 전극과 실리콘층 사이의 계면이 비-오믹 콘택이 되도록 야기할 수 있다.
모듈의 전극과 실리콘 또는 반도체층 사이의 계면으로 또는 계면에 걸쳐 전극이 확산하는 것을 방지하기 위해 하나 이상의 전극의 확산이 감소되는 광전지 모듈 및 광전지 모듈의 제조 방법에 대한 요구가 존재한다.
한 실시예에서, 광투과 커버 시트를 통해 수신된 입사광을 전압으로 변환시키는 광전지 모듈이 제공된다. 광전지 모듈은 기판, 기판과 커버 시트 사이의 도전성 상부층 및 하부층, 및 도전성 상부층과 하부층 사이의 반도체층 스택을 포함한다. 도전성 하부층은 전극과 도전성 광투과층 사이에 전극 확산층을 포함한다. 전극 확산층은 반도체층 스택의 퇴적 중에 도전성 하부층의 전극이 도전성 광투과층으로 확산되는 것을 제한한다. 입사광은 반도체층 스택에 의해 도전성 상부층 및 하부층 간의 전압 포텐셜로 변환된다.
다른 실시예에서, 기판, 기판 상의 도전성 전극, 및 입사광이 이를 통해 수신되는 커버 시트를 갖는 광전지 모듈의 제조 방법이 제공된다. 방법은 전극 상에 전극 확산층을 퇴적하는 단계, 전극 확산층 상에 도전성 광투과층을 퇴적하는 단계, 및 도전성 광투과층 상에 반도체층 스택을 퇴적하는 단계를 포함한다. 도전성 광투과층은 전극 확산층에 의해 전극과 전기적으로 연결된다. 전극 확산층은 반도체층 스택의 퇴적 중에 전극이 도전성 광투과층으로 확산되는 것을 제한한다. 방법은 또한 반도체층 스택 상에 도전성 상부층을 퇴적하는 단계를 포함한다. 반도체층 스택은 입사광을 전극과 도전성 상부층 간의 전압으로 변환시킨다.
다른 실시예에서, 입사광이 이를 통해 수신되는 커버 시트를 갖는 또다른 광전지 모듈이 제공된다. 광전지 모듈은 기판, 기판과 커버 시트 사이에 배치된 반도체층의 N-I-P 스택, N-I-P 스택과 커버 시트 사이의 도전성 상부층, 및 기판과 N-I-P 스택 사이에 배치된 도전성 하부층을 포함한다. 도전성 상부층 및 하부층은 N-I-P 스택과 전기적으로 연결된다. 도전성 하부층은 전극 및 도전성 광투과층, 및 전극과 도전성 광투과층 사이의 전극 확산층을 포함한다. 전극 확산층은 전극이 도전성 광투과층으로 확산되는 것을 방지한다. N-I-P 스택은 입사광을 도전성 상부층과 하부층 간의 전압으로 변환한다.
도 1은 한 실시예에 따른 광전지(PV) 모듈의 개략적인 도해의 투시도 및 PV 모듈의 단면 부분의 상세도이다.
도 2는 한 실시예에 따른 도 1의 선 2-2를 따른 PV 셀의 단면도이다.
도 3a, 3b 및 3c는 한 실시예에 따른 광전지 모듈의 제조 방법의 플로우챠트를 도시한다.
도 4는 한 실시예에 따른 제조 방법의 제1 단계에서의 도 1에 도시된 PV 모듈을 도시한다.
도 5는 한 실시예에 따른 제조 방법의 제2 단계에서의 도 1에 도시된 PV 모듈을 도시한다.
도 6은 한 실시예에 따른 제조 방법의 제3 단계에서의 도 1에 도시된 PV 모듈을 도시한다.
도 7은 한 실시예에 따른 제조 방법의 제4 단계에서의 도 1에 도시된 PV 모듈을 도시한다.
도 8은 한 실시예에 따른 제조 방법의 제5 단계에서의 도 1에 도시된 PV 모듈을 도시한다.
도 9은 한 실시예에 따른 제조 방법의 제6 단계에서의 도 1에 도시된 PV 모듈을 도시한다.
도 10은 한 실시예에 따른 제조 방법의 제7 단계에서의 도 1에 도시된 PV 모듈을 도시한다.
도 11은 한 실시예에 따른 제조 방법의 제8 단계에서의 도 1에 도시된 PV 모듈을 도시한다.
도 12은 한 실시예에 따른 제조 방법의 제9 단계에서의 도 1에 도시된 PV 모듈을 도시한다.
도 13은 한 실시예에 따른 제조 방법의 제10 단계에서의 도 1에 도시된 PV 모듈을 도시한다.
전술한 요약 뿐만 아니라, 본 명세서에 제시된 주제의 특정 실시예에 대한 하기 상세 서술은 첨부된 도면과 함께 읽을때 보다 잘 이해될 것이다. 본 명세서에서 사용된 바와 같이, 단수형으로 언급되고 단어 "a" 또는 "an"을 사용하여 진행된 요소 또는 단계는, 배제가 명백하게 서술되지 않으면, 복수의 상기 요소들 또는 단계들을 배제하지 않는 것으로 이해되어야 한다. 또한, "한 실시예"에 대한 언급이, 언급된 특징들도 또한 포함할 수 있는 추가 실시예의 존재를 배제하는 것으로 해석되는 것을 의도하지 않는다. 또한, 명백하게 반대로 언급되지 않으면, 특정한 특성을 갖는 요소 또는 복수의 요소들을 "포함하는" 또는 "갖는" 실시예는 그러한 특성을 갖지 않는 추가의 상기 요소들을 포함할 수 있다.
본 명세서에 서술된 하나 이상의 실시예에 따라, 전극 확산층을 갖는 광전지 모듈이 제공된다. 전극 확산층은, 전극이 반도체층 스택으로 확산되는 것을 방지 하거나 감소시키기 위해 광전지 모듈의 도전성 전극과 반도체층 스택 사이에 퇴적된다. 한 실시예에서, 전극 확산층은 반도체층 스택과 전극 사이에 배치된 도전성 광투과층과 전극 사이에 제공된다. 전극 확산층은 반도체층 스택을 전극과 전기적으로 연결하거나 도전성 광투과층을 전극과 전기적으로 연결하면서, 또한 전극이 도전성 광투과층 및/또는 반도체층 스택으로 확산되는 것을 방지하거나 감소시킨다.
도 1은 한 실시예에 따른 광전지(PV) 모듈(100)의 개략적인 도해의 투시도 및 PV 모듈(100)의 단면 부분의 상세도(110)이다. PV 모듈(100)은 서로 전기적으로 연결된 복수의 PV 셀(102)을 포함한다. 예를 들어, PV 모듈(100)은 직렬로 서로서로 연결된 1백개 이상의 PV 셀(102)을 가질 수 있다. PV 모듈(100)의 맞은편(132, 134)에 또는 맞은편(132, 134) 근처에 배치된 가장 바깥의 PV 셀(102)은 도전성 리드(104, 106)와 전기적으로 연결된다. 리드(104, 106)는 PV 모듈(100)의 맞은편 말단부들(128, 130) 사이로 연장된다. 리드(104, 106)는 PV 모듈(100)에 의해 발생된 전류가 축적 또는 인가되는 전기 부하를 포함하는 회로(108)와 연결된다. 예를 들어, PV 모듈(100)에 의해 발생된 전류는 배터리와 같은 에너지 저장 디바이스 및/또는 기능을 수행하기 위해 적어도 일부의 전류를 소비하는 디바이스에 축적될 수 있다.
PV 셀(102)은 복수층의 스택을 포함한다. 한 실시예에서, PV 셀(102)은 지지 기판(112), 도전성 하부층(114), 반도체층 스택(116), 광투과 도전성 상부층(118), 접합층(120) 및 커버 시트(122)를 포함한다. 한 PV 셀(102)의 광투과 도전성 상부층(118)은, PV 셀(102)을 직렬로 전기적으로 연결시키기 위해 이웃하는 PV 셀(102) 내의 도전성 하부층(114)과 전기적으로 연결된다. PV 모듈(100)은, 다르게는 PV 모듈(100)의 필름 측으로 지칭되는 커버 시트(122)의 상부 표면(124) 상에 입사되는 광으로부터 전류를 발생시킨다. 광은 커버 시트(122), 접합층(120), 및 광투과 도전성 상부층(118)을 통과한다. 광의 적어도 일부는 반도체층 스택(116)에 의해 흡수된다.
반도체층 스택(116)은 도핑 및/또는 비도핑 반도체 재료의 복수의 층 또는 필름을 포함할 수 있다. 예를 들어, 반도체층 스택(116)은 n-도핑 실리콘층, n-도핑층 상부 상의 진성 실리콘층, 및 진성층 상부 상의 p-도핑 실리콘층의 N-I-P 스택을 포함할 수 있다. 반도체층 스택(116)은 p-도핑 실리콘층, p-도핑층 상부 상의 진성 실리콘층, 및 진성층 상부 상의 n-도핑 실리콘층의 P-I-N 스택을 포함할 수 있다. 한 실시예에서, 반도체층 스택(116)은 반도체층의 수 개의 N-I-P 및/또는 P-I-N 스택을 포함하는 탠덤층(tandem layer) 스택이다.
광이 반도체층 스택(116)을 통과할 때, 적어도 일부의 광은 반도체층 스택(116)에 의해 흡수된다. 광의 일부는 반도체층 스택(116)을 통과하고 도전성 하부층(114)에 반사되어 반도체층 스택(116)으로 되돌아올 수 있다. 광 내의 광자는 반도체층 스택(116)에서 전자를 여기시킨다. 광의 파장 및 반도체층 스택(116) 내의 재료의 에너지 밴드갭에 따라, 광의 광자는 전자를 여기시켜서 전자가 반도체층 스택(116) 내의 원자로부터 분리되도록 야기할 수 있다. 전자가 원자로부터 분리될 때 상보적인 양 전하 또는 정공이 생성된다. 전자는 반도체층 스택(116)을 통해 이동하거나 확산하여 도전성 상부층 또는 하부층(118, 114)에서 축적된다. 정공은 반도체층 스택(116)을 통해 이동하거나 확산하여 다른 도전성 상부층 및 하부층(118, 114)에 축적된다. 예를 들어, 전자가 하부층(114)에 축적될 수 있는 반면, 정공은 광투과 도전성 상부층(118)에 축적될 수 있다. 상부층 및 하부층(118, 114)에서의 전자 및 정공의 축적은 PV 셀(102)에서의 전압차 또는 전압 포텐셜을 발생시킨다.
PV 셀(102)에서의 전압차는 PV 모듈(100) 전체에 걸쳐 가산적(additive)일 수 있다. 예를 들어, 각 PV 셀(102)에서의 전압차는 함께 더해질 수 있다. PV 셀(102)의 수가 증가함에 따라 일련의 PV 셀(102)에 걸쳐 가산된 전압차도 또한 증가할 수 있다. 광의 흡수, 및 반도체층 스택(116)을 통한 전자 및 정공의 흐름에 의해 전류가 발생한다. 각 PV 셀(102)에 의해 발생된 전압은 복수의 PV 셀(102)에 걸쳐 직렬로 가산된다. 이어서 가장 바깥의 PV 셀(102)의 상부층 및 하부층(118, 114)에 리드(104, 106)를 연결함으로써 전류가 회로(108)로 이동한다. 예를 들어, 제1 리드(104)는 가장 왼쪽의 PV 셀(102) 내의 광투과 도전성 상부층(118)에 전기적으로 연결될 수 있는 한편, 제2 리드(106)는 가장 오른쪽의 PV 셀(102) 내의 하부층(114)에 전기적으로 연결된다.
도 2는 한 실시예에 따른, 도 1의 선 2-2를 따른 PV 셀(102)의 단면도이다. 도시된 PV 셀(102)은 PV 셀(102)이 기판(112)에 대향하는 커버 시트(122)의 상부 표면(124)을 통해 광을 수신하는 기판-구성 태양 전지이다. 기판(112)은 그 위에 PV 셀(102)의 다른 필름들 또는 층들이 퇴적되는 퇴적 표면이다. 기판(112)은 절연 또는 도전성 재료를 포함하거나 절연 또는 도전성 재료로 형성될 수 있다. 한 실시예에서, 기판(112)은 플로트 글래스(float glass) 또는 보로실리케이트 글래스와 같은 유리로 형성된다. 기판(112)은 불투명 또는 광 투과성일 수 있다. 예를 들어, 기판(112)은 광이 기판(112)을 통과하는 것을 허용하거나 허용하지 않을 수 있다.
도전성 하부층(114)은 기판(112) 상에 제공된다. "~상(above)"은 도 2에 도시된 도면에서 도전성 하부층(114)이 기판(112)과 커버 시트(122) 사이에 제공됨을 의미한다. 도전성 하부층(114)은 서로 전기적으로 연결된 수 개의 층들 또는 필름들을 포함할 수 있다. 도전성 하부층(114)은, 반도체층 스택(116) 내에 흡수되거나 포획된 광에 의해 발생된 전자 또는 정공이 도전성 하부층(114)으로 수신되도록 반도체층 스택(116)과 전기적으로 연결된다.
도시된 실시예에서, 도전성 하부층(114)은 하부 전극(200), 전극 확산층(202) 및 도전성 광투과층(204)을 포함한다. 하부 전극(200)은 입사광에 대해 반사성일 수 있는 도전성 재료를 포함하거나 입사광에 대해 반사성일 수 있는 도전성 재료로 형성된다. 예를 들어, 하부 전극(200)은 은(Ag), 몰리브데늄(Mo), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 알루미늄(Al) 또는 텅스텐(W)과 같은 금속으로 형성될 수 있다. 다른 실시예에서, 하부 전극(200)은 은(Ag), 몰리브데늄(Mo), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 알루미늄(Al) 및 텅스텐(W) 중 하나 이상을 포함하는 합금으로 형성된다. 이러한 합금의 한 예는 은-텅스텐 합금이다.
하부 전극(200)은 다양한 두께로 퇴적될 수 있다. 예를 들어, 하부 전극(200)은 상당한 저항 없이 전류 전도를 허용하기에 충분한 두께로 퇴적될 수 있다. 오직 예시로서, 하부 전극(200)은 대략 50 내지 500nm 두께일 수 있다. 다른 실시예에서, 하부 전극(200)은 대략 200nm 두께일 수 있다. 하부 전극(200)의 두께는 이러한 실시예들로부터 변동될 수 있다. 예를 들어, 상기 실시예들의 하부 전극(200) 두께의 +/- 10% 이하의 변동이 허용될 수 있다.
전극 확산층(202)은 하부 전극(200) 상에 퇴적된다. 예를 들어, 전극 확산층(202)은 하부 전극(200)과 반도체층 스택(116) 사이에서 하부 전극(200) 위에 퇴적될 수 있다. 전극 확산층(202)은 하부 전극(200)이 도전성 광투과층(204) 및/또는 반도체층 스택(116)으로 확산되는 것을 방지하거나 억제한다. 전극 확산층(202) 상에 하나 이상의 층을 퇴적하는 도중에, 하부 전극(200)이 가열될 수 있다. 예를 들어, 반도체층 스택(116)의 퇴적이 상승된 온도에서 일어날 수 있다. 반도체층 스택(116)의 퇴적 중에 하부 전극(200)의 온도 및 열 에너지의 증가는 하부 전극(200)이 인접 또는 접경한 층들로 확산되는 것을 야기할 수 있다. 예를 들어, 하부 전극(200)과 도전성 광투과층(204) 사이에 전극 확산층(202)이 존재하지 않는 경우, 반도체층 스택(116)의 퇴적 중에 하부 전극(200)이 도전성 광투과층(204)으로 확산될 수 있다. 도전성 광투과층(204)으로의 반사성 하부 전극(200)의 확산은 도전성 광투과층(204)이 좀더 불투명해지거나 광에 대해 덜 투과성이 되도록 야기할 수 있다. 결과적으로, 도전성 광투과층(204)을 통과할 수 있는 광의 양이 감소될 수 있다.
하기 서술된 바와 같이, 도전성 광투과층(204)은, 반도체층 스택(116)에 의해 흡수되지 않은 광이 도전성 광투과층(204)을 통과하여 전극 확산층(202) 및/또는 하부 전극(200)에 의해 반사되어 반도체층 스택(116)으로 되돌아오는 것을 허용한다. 도전성 광투과층(204)의 불투명도를 증가시킴으로써 반도체층 스택(116)으로 반사되어 되돌아오는 광의 양을 감소시킬 수 있다. 결과적으로, 입사광을 전압 또는 전류로 변환시키는 광전지 모듈(100)(도 1에 도시) 또는 셀(102)의 효율이 감소될 수 있다.
전극 확산층(202)은 도전성 광투과층(204)을 하부 전극(200)과 전기적으로 연결시키는 도전성 재료를 포함하거나 이러한 도전성 재료로 형성될 수 있다. 전극 확산층(202)은 도전성 광투과층(204)에 축적된 전자를 하부 전극(200)으로 수송한다. 한 실시예에서, 전극 확산층(202)은 티타늄 또는 알루미늄과 같은 금속 또는 금속 합금을 포함하거나 이러한 금속 또는 금속 합금으로 형성된다. 이와 달리, 전극 확산층(202)은 반도체 재료와 같은 하나 이상의 전기 절연성 또는 반도전성 재료를 포함하거나 이러한 하나 이상의 전기 절연성 또는 반도전성 재료로 형성될 수 있다. 예를 들어, 전극 확산층(202)은 질화 규소, 이산화 규소, 알루미나 또는 산화 아연으로 형성될 수 있다. 절연성 또는 반도전성 재료는 전극 확산층(202)의 도전성을 증가시키기 위해 도핑될 수 있다. 예를 들어, 전극 확산층(202)은 전극 확산층(202)을 좀더 도전성으로 만들기 위해 붕소 또는 인과 같은 p- 또는 n-형 도펀트로 도핑된 이산화 규소로 형성될 수 있다. 다른 예에서, 전극 확산층(202)은 알루미늄으로 도핑된 알루미나를 포함한다. 전극 확산층(202)의 알루미나는 전극 확산층(202)이 좀더 도전성이 되도록 과량의 알루미늄을 포함할 수 있다.
전극 확산층(202)은 반사성일 수 있다. 예를 들어, 흡수되지 않고 반도체층 스택(116)을 통과하는 입사광의 적어도 일부는 전극 확산층(202)에서 반사되어 반도체층 스택(116)을 향해 되돌아올 수 있다. 이와 달리, 전극 확산층(202)은 광투과층일 수 있다. 예를 들어, 흡수되지 않고 반도체층 스택(116)을 통과하는 입사광의 적어도 일부는, 하부 전극(200)에 의해 반사되어 반도체층 스택(116)을 향해 되돌아오기 전에, 전극 확산층(202)도 또한 통과할 수 있다.
전극 확산층(202)은 인접한 하부 전극(200) 및/또는 도전성 광투과층(204)보다 더 적거나 더 얇은 두께(206)로 퇴적될 수 있다. 전극 확산층(202)의 두께(206)는 전극 확산층(202)이 하부 전극(200)부터 도전성 광투과층(204)까지 확장되는 거리이다. 하부 전극(200)의 두께(208)는 기판(112) 상에 퇴적된 하부 전극(200)의 두께일 수 있다. 도전성 광투과층(204)의 두께(210)는 도전성 광투과층(204)이 전극 확산층(202)부터 반도체층 스택(116)까지 확장되는 거리일 수 있다. 한 실시예에서, 전극 확산층(202)의 두께(206)는 하부 전극(200)의 두께(208) 및/또는 도전성 광투과층(204)의 두께(210)보다 작다. 전극 확산층(202)은 하부 전극(200)의 확산을 제한하는 하부 전극(200) 위의 박막 캡으로서 비교적 적은 두께(206)로 퇴적될 수 있다.
한 실시예에서, 전극 확산층(202)은 이산화 규소의 도전성을 증가시키기 위해 도핑된 이산화 규소를 포함하거나 이러한 이산화 규소로 형성된다. 이산화 규소 전극 확산층(202)의 두께(206)는 하부 전극(200)에서 입사광의 플라즈몬 흡수 파장을 조정하도록 설정될 수 있다. 플라즈몬 흡수는 하나 이상의 실시예에서 하부 전극(200)과 같은 금속층 내에서의 특정 파장의 광의 흡수이다. 전극 확산층(202)의 두께(206)는 소정 파장 또는 파장들 셋트의 입사광이 하부 전극(200) 내에서 흡수되는 것을 야기하도록 설정될 수 있다. 하부 전극(200)에 의해 흡수되는 파장은 반도체층 스택(116)에 의해 흡수 또는 포획되는 광의 파장과 상이할 수 있다. 예를 들어, 500과 800nm 사이의 파장을 갖는 광이 반도체층 스택(116)에서 흡수되면, 전극 확산층(202)의 두께(206)는 500 내지 800nm 범위 바깥의 파장을 갖는 광이 하부 전극(200)에 의해 흡수되는 것을 야기하도록 설정될 수 있다. 한 실시예에서, 전극 확산층(202)의 두께(206) 및/또는 굴절율은 반도체층 스택(116)에 흡수되는 광의 파장 또는 하부 전극(200)에 흡수되는 광의 파장을 기반으로 한다.
도전성 광투과층(204)은 전극 확산층(202)과 반도체층 스택(116) 사이에 배치된다. 도전성 광투과층(204)은 광학적 투명 또는 광산란성 층 재료와 같은 광투과 재료를 포함하거나 이와 같은 재료로 형성된다. 예를 들어, 도전성 광투과층(204)은 투명 재료로 형성될 수 있다. 다른 예에서, 도전성 광투과층(204)은 반투명 재료로 형성될 수 있다. 도전성 광투과층(204)용 재료의 한 예는 투명 도전성 산화물(TCO) 재료이다. 예를 들어 도전성 광투과층(204)은 산화 아연(ZnO), 알루미늄-도핑 산화 아연(Al:ZnO), 산화 주석(SnO2), 산화 인듐 주석(ITO), 불소-도핑 산화 주석(SnO2:F), 및/또는 이산화 티타늄(TiO2)을 포함할 수 있다.
도전성 광투과층(204)은 반도체층 스택(116)을 전극 확산층(202)과 전기적으로 연결시킨다. 전극 확산층(202)은 도전성 광투과층(204)을 하부 전극(200)과 전기적으로 연결시킨다. 한 실시예에서, 도전성 광투과층(204)은 반도체층 스택(116)과 오믹 콘택을 형성한다. 예를 들어, 도전성 광투과층(204)과 반도체층 스택(116) 사이의 계면(212)은, 반도체층 스택(116)과 도전성 광투과층(204) 사이에서 전도된 전류의 전류-전압(I-V) 곡선이 대략 선형 및/또는 대칭이도록 오믹 콘택을 제공할 수 있다. 오믹 콘택은, 계면(212)이 반도체층 스택(116)과 도전성 광투과층(204) 간의 비-쇼트키(non-Schottky) 다이오드 또는 비-정류 접합일 수 있음을 의미한다. 전극 확산층(202)은 하부 전극(200)이 반도체층 스택(116)으로 확산되고 계면(212)을 손상시키는 것을 방지할 수 있다. 예를 들어, 전극 확산층(202)은 하부 전극(200)이 반도체층 스택(202)으로 확산되는 것을 제한하고 도전성 하부층(114)과 반도체층 스택(116) 사이에 오믹 콘택이 형성되는 것을 방지할 수 있다.
도전성 광투과층(204)은 특정 파장의 광이 전극 확산층(202) 및/또는 하부 전극(200)에서 반사되는 것을 도울 수 있다. 예를 들어, 도전성 광투과층(204)은 반도체층 스택(116)을 통과하는 특정 파장의 광이 도전성 광투과층(204)을 통과하고, 전극 확산층(202) 및/또는 하부 전극(200)에서 반사되어, 도전성 광투과층(204)을 다시 재통과하여 반도체층 스택(116)으로 되돌아 오도록 허용하는 두께로 퇴적될 수 있다. 다른 파장의 광은 반도체층 스택(116)으로 반사되어 돌아오지 않을 수 있다. 그렇게 하여, 도전성 광투과층(204)은 반도체층 스택(116)에 부딪혀서 전자 및 정공을 발생시키는 광의 양을 증가시킴으로써 PV 셀(102)의 효율을 증가시킬 수 있다. 오직 예로서, 도전성 광투과층(204)은 대략 10 내지 200nm 두께일 수 있다. 상술한 바와 같이, 도전성 광투과층(204)으로의 하부 전극(200)의 확산은 도전성 광투과층(204)의 불투명도를 증가시킬 수 있다. 도전성 광투과층(204)의 불투명도 증가는 하부 전극(200) 및/또는 전극 확산층(202)에서의 특정 파장의 광의 반사를 감소시킬 수 있다.
예를 들어, 도전성 광투과층(204)의 두께는, 전극 확산층(202) 및/또는 하부 전극(200)에서 반사되도록 시도되는 광의 파장을 도전성 광투과층(204)에 사용된 재료의 굴절율로 나눈 값의 대략 1/4 일 수 있다. 전극 확산층(202) 및/또는 하부 전극(200)에서 반사되어 반도체층 스택(116)으로 되돌아오도록 시도되는 광의 파장이 대략 700nm이고 도전성 광투과층(204)의 굴절율이 대략 2이면, 도전성 광투과층(204)의 두께는 대략 87.5nm일 수 있다. 도전성 광투과층(204)의 두께는 이러한 실시예로부터 변화할 수 있다. 예를 들어, 이들 실시예의 도전성 광투과층(204)의 두께의 +/- 10% 이하의 변동이 허용가능할 수 있다.
반도체층 스택(116)은 도전성 하부층(114) 상에 배치된다. 예를 들어, 반도체층 스택(116)은 하부층(114)과 커버 시트(122) 사이에 배치될 수 있다. 반도체층 스택(116)은 도전성 광투과층(204) 바로 위에 퇴적될 수 있거나 도전성 광투과층(204)와 반도체층 스택(116) 사이에 하나 이상의 필름 또는 층이 존재할 수 있다.
도시된 실시예에서, 반도체층 스택(116)은 반도체층들의 N-I-P 스택을 포함하는 다중층 스택이다. 단일 반도체층 스택(116)만이 도시되었지만, 이와 달리 PV 모듈(100)(도 1에 도시) 또는 셀(102)은 복수의 반도체층 스택(116)을 포함할 수 있다. 예를 들어, PV 모듈(100) 또는 셀(102)은 서로 직렬로 연결된 수 개의 N-I-P 스택(116)을 포함할 수 있다. 도시된 반도체층 스택(116)은 N-도핑 반도체층(214), 진성 또는 저도핑된(lightly doped) 반도체층(216), 및 P-도핑 반도체층(218)을 포함한다. N-도핑 반도체층(214)은 인과 같은 n-형 도펀트로 도핑된 실리콘층일 수 있다. P-도핑 반도체층(218)은 붕소와 같은 p-형 도펀트로 도핑된 실리콘층일 수 있다. 진성 반도체층(216)은 n- 또는 p-형 도펀트로 저도핑되거나 n- 또는 p-형 도펀트중 어느 하나로도 도핑되지 않은 실리콘층일 수 있다. 반도체층(214, 216, 218)의 N-I-P 스택은, 진성 반도체층(216)이 N-도핑 반도체층(214)과 P-층 반도체층(218) 사이에 배치되며, N-도핑 반도체층(214)이 진성 반도체층(216)과 도전성 하부층(114) 사이에 배치되고 P-도핑 반도체층(218)이 진성 반도체층(216)과 광투과 도전성 상부층(118) 사이에 배치되도록 배향된다. 이와 달리, N- 및 P-도핑 반도체층(214, 218)의 순서는 반대로 될 수 있다. 예를 들어, 반도체층 스택(116)은, 도전성 하부층(114)과 진성 반도체층(216) 사이의 P-도핑 반도체층(218) 및 진성 반도체층(216)과 광투과 도전성 상부층(118) 사이의 N-도핑 반도체층(214)을 갖는 반도체층의 P-I-N 스택일 수 있다. 반도체층 스택(116)은 실리콘 또는 실리콘 및 게르마늄과 같은 실리콘 합금으로 형성될 수 있다.
N-도핑, 진성 및 P-도핑 반도체층(214, 216, 218)은 비정질층일 수 있다. 예를 들어, N-도핑, 진성 및 P-도핑 반도체층(214, 216, 218)은 대부분의 N-도핑, 진성 및 P-도핑 반도체층(214, 216, 218)에 걸쳐 확장되는 결정성 구조를 가지지 않을 수 있다. 이와 달리, N-도핑, 진성 및 P-도핑 반도체층(214, 216, 218) 중 하나 이상은 마이크로결정질(microcrystalline), 프로토결정질(protocrystalline) 또는 결정질 반도체층일 수 있다.
N-도핑, 진성 및 P-도핑 반도체층(214, 216, 218)은 상승된 온도에서 순차적으로 퇴적될 수 있다. 한 실시예에서, N-도핑 반도체층(214)은 적어도 250℃의 온도에서 도전성 광투과층(204) 위에 퇴적되고, 진성 반도체층(216)은 적어도 250℃의 온도에서 N-도핑 반도체층(214) 위에 퇴적되며, P-도핑 반도체층(218)은 적어도 150℃의 온도에서 진성 반도체층(216) 위에 퇴적된다. 오직 예로서, N-도핑 및 진성 반도체층(214, 216)은 250℃ 이상 및 350℃ 이하의 플라즈마 강화 화학 기상 증착(PECVD) 챔버dml 온도 설정점에서 PECVD 챔버 내에서 퇴적될 수 있다. P-도핑 반도체층(218)은 150℃ 이상 및 250℃ 이하의 PECVD 챔버의 온도 설정점에서 PECVD 챔버 내에서 퇴적될 수 있다.
반도체층 스택(116)이 퇴적되는 고온은 하부 전극(200)과 같은 반도체층 스택(116) 아래의 구성요소를 가열할 수 있다. 하부 전극(200)이 형성되는 하나 이상의 재료는 비교적 큰 확산 계수(D)를 가질 수 있다. 예를 들어, 하부 전극(200)은 전극 확산층(202) 및/또는 도전성 광투과층(204)의 재료보다 확산 계수(D)가 큰 재료를 포함할 수 있다. 보다 큰 확산 계수(D)을 가지므로, 하부 전극(200)은 더 낮은 확산 계수(D)를 갖는 다른 재료들보다 더 멀리 인접한 층들에 확산된다. 반도체층 스택(116)의 퇴적 중에, 하부 전극(200)이 가열되어 전극 확산층(202)으로 또는 전극 확산층(202)을 향해 확산된다. 전극 확산층(202)은 하부 전극(200)이 도전성 광투과층(204)으로 확산되는 것을 억제 또는 방지한다. 예를 들어, 전극 확산층(202)은 하부 전극(200)이 도전성 광투과층(204)으로 확산되는 것을 방지할 수 있다.
전극 확산층(202)은 하부 전극(200)이 전극 확산층(202)과 도전성 광투과층(204) 사이의 계면(220)을 지나서 확산하는 것을 방지한다. 예를 들어, 하부 전극(200)은 전극 확산층(202)으로 확산될 수는 있으나 전극 확산층(202)을 지나치지는 않는다. 전극 확산층(202)은 전극 확산층(202)이 도전성 광투과층(204)으로 상당하게 확산되지 않을 정도로 충분히 작은 확산 계수(D)를 가질 수 있다. 예를 들어, 전극 확산층(202)는 반도체층 스택(116)이 퇴적되고 전극 확산층(202)이 가열될 때 도전성 광투과층(204)으로 확산되지 않을 수 있다. 한 실시예에서 전극 확산층(202)의 확산 계수(D)는 하부 전극(200)의 확산 계수(D)보다 작다.
광투과 도전성 상부층(118)은 P-도핑 반도체층(218) 상에 퇴적된다. 광투과 도전성 상부층(118)은 반도체층 스택(116)에서 발생된 전자 또는 정공이 광투과 도전성 상부층(118)에 도달할 수 있도록 P-도핑 반도체층(218)과 전기적으로 연결된 금속 또는 금속 합금을 포함한다. 광투과 도전성 상부층(118)은 입사광이 광투과 도전성 상부층(118)을 통과하여 반도체층 스택(116)에 도달하는 것을 허용하기 위해 광에 대해 적어도 부분적으로 투명하다. 커버 시트(122)를 광투과 도전성 상부층(118)에 고정하기 위해 광투과 도전성 상부층(118) 상에 접합층(120)이 배치된다.
작동시, 입사광은 커버 시트(122) 및 광투과 도전성 상부층(118)을 통과하여 반도체층 스택(116)으로 들어간다. 적어도 일부의 광이 진성 반도체층(216) 내에서 흡수되어 전자 및 정공을 생성한다. 전자 및 정공은 도전성 상부층 및 하부층(118, 114)으로 흘러서 셀(102)에서 도전성 상부층 및 하부층(118, 114) 간의 전압 포텐셜 또는 전위를 발생시킨다. 도시된 실시예에 도시되지는 않았지만, PV 셀(102) 내에 추가의 반도체층 스택 및/또는 다른 층들이 제공될 수 있다. 예를 들어, 반도체층 스택(116)과 광투과 도전성 상부층(118) 사이와 같이, 반도체층 스택(116) 상에 다른 N-I-P 반도체층 스택을 퇴적시킬 수 있다.
도 3a, 3b 및 3c 는 한 실시예에 따른 광전지 모듈의 제조 방법(300)의 플루우챠트를 도시한다. 도 4 내지 13은 한 실시예에 따른 PV 모듈(100)의 제조 도중 다양한 단계에서의 PV 모듈(100)을 도시한다. 도 4 내지 12에 도시된 단계들은 도 3a, 3b 및 3c의 방법(300)에 서술된 수 개의 동작에 대응한다.
단계 302에서, 기판 및 하부 전극이 제공된다. 예를 들어, 도 4에 도시된 바와 같이, 기판(112) 및 하부 전극(200)이 제공될 수 있다. 기판(112) 및 하부 전극(200)이 단일 유닛 또는 바디로서 제공된 상태로 하부 전극(200)이 기판(112) 상에 미리 퇴적될 수 있다.
단계 304에서, 하부 전극 상에 전극 확산층이 퇴적된다. 도 5에 도시된 바와 같이, 전극 확산층(202)은, 전극 확산층(202)을 하부 전극(200) 바로 위에 스퍼터링하는 것에 의해, 하부 전극(200) 위에 퇴적될 수 있다.
단계 306에서, 전극 확산층 상에 도전성 광투과층을 퇴적하여 도전성 하부층을 형성한다. 예를 들어, 도 6에 도시된 바와 같이, 도전성 광투과층(204)은 전극 확산층(202) 위에 스퍼터링되거나 또는 달리 퇴적되어, 전극 확산층(202) 및 도전성 광투과층(204)을 갖는 도전성 하부층(114)을 형성할 수 있다. 전극 확산층(202)이 배치되어 하부 전극(200)이 도전성 광투과층(204)으로 확산되는 것을 방지하도록 도전성 광투과층(204)을 위치시킨다. 예를 들어, 도시된 실시예에서, 전극 확산층(202)은 하부 전극(200)과 도전성 광투과층(204) 사이에 배치된다.
단계 308에서, 도전성 하부층의 일부가 제거된다. 도 7에 도시된 바와 같이, 도전성 하부층(114)의 일부(700)를 제거하여 이웃하는 PV 셀(102A, 102B) 내의 도전성 하부층(114)을 서로 전기적으로 분리시킨다. 일부(700)는 화학적 식각, 레이저 빔과 같은 집속빔(focused beam) 에너지 등을 이용하여 제거될 수 있다.
단계 310에서, 도전성 광투과층 상에 반도체층 스택을 퇴적한다. 도 8에 도시된 바와 같이, 반도체층 스택(116)이 도전성 광투과층(204)과 전기적으로 연결되도록 반도체층 스택(116)을 도전성 광투과층(204) 위에 퇴적할 수 있다. 반도체층 스택(116)은 일련의 층으로 퇴적될 수 있다. 예를 들어, 도전성 광투과층(204) 위에 N-도핑 반도체층(214)(도 2에 도시)을 퇴적한 다음, N-도핑 반도체층(214) 위에 진성 반도체층(216)(도 2에 도시)을 퇴적하고, 이어서 진성 반도체층(216) 위에 P-도핑 반도체층(218)(도 2에 도시)을 퇴적함으로써 반도체층 스택(116)이 퇴적될 수 있다. 하나 이상의 반도체층(214, 216, 218)의 퇴적은 상승된 온도에서 일어날 수 있다. 예를 들어, N-도핑 및 진성 반도체층(214, 216)은 250 내지 350℃ 사이의 온도에서 퇴적될 수 있다.
도 3b를 참조하여, 단계 312에서, 반도체층 스택의 일부가 이웃하는 PV 셀 사이에서 제거된다. 도 9에 도시된 바와 같이, 반도체층 스택(116)의 일부(900)를 제거하여 이웃하는 PV 셀(102A, 102B) 내의 반도체층 스택(116)을 서로 분리시킨다. 일부(900)는 화학적 식각, 레이저 빔과 같은 집속된 빔 에너지 등을 이용하여 제거될 수 있다.
단계 314에서, 반도체층 스택 상에 도전성 상부층을 퇴적한다. 예를 들어, 도 10에 도시된 바와 같이, 광투과 도전성 상부층(118)이 반도체층 스택(116) 바로 위에 퇴적될 수 있다.
단계 316에서, 광투과 도전성 상부층의 일부를 제거한다. 도 11에 도시된 바와 같이, 광투과 도전성 상부층(118)의 일부(1100)를 제거하여 이웃하는 PV 셀(102A, 102B) 내의 광투과 도전성 상부층(118)을 서로 전기적으로 분리시킨다. 도 11에 도시된 실시예에서, PV 셀 부분(102B)만이 도시된다. 일부(1100)는 화학적 식각, 레이저 빔과 같은 집속된 빔 에너지 등을 이용하여 제거될 수 있다.
도 3c를 참조하여, 단계 318에서, 도전성 상부층위에 접합층이 제공된다. 예를 들어, 도 12에 도시된 바와 같이, 접합층(120)은 광투과 도전성 상부층(118) 위에 스퍼터링되거나 또는 달리 퇴적될 수 있다.
단계 320에서, 접합층에 커버 시트가 결합된다. 도 13에 도시된 바와 같이, 접합층(120)에 광투과 커버 시트(122)가 연결될 수 있다. 입사광은 커버 시트(122) 및 광투과 도전성 상부층(118)을 통과한다. 광은 반도체층 스택(116)에 의해 흡수되고/흡수되거나 도전성 하부층(114)에 의해 반사되어 반도체층 스택(116)으로 되돌아온다. 흡수된 광은 광투과 도전성 상부층(118) 또는 도전성 하부층(114)으로 흐르는 전자 및 정공을 발생시킨다. 도 13에 도시된 바와 같이, 셀(102A)의 광투과 도전성 상부층(118)은 셀(102B)의 하부층(114)과 전기적으로 연결된다. 반도체층 스택(116)으로부터 셀(102A)의 광투과 도전성 상부층(118)까지 흐르는 전류는 셀(102B)의 하부층(114)에 전도된다. 이러한 전류의 흐름은 PV 모듈(100)에 걸쳐 계속된다.
상기 서술은 예시적인 것이지 제한하고자 하는 의도가 아님이 이해될 것이다. 예를 들어, 상술한 실시예들(및/또는 그의 양태들)은 서로 조합하여 사용될 수 있다. 또한, 특정한 상황 또는 재료에 맞추기 위해 본 발명의 범위를 벗어남이 없이 본 명세서에 제시된 주제의 가르침에 대해 다수의 변형이 이루어질 수 있다. 본 명세서에 서술된 치수, 재료의 종류, 다양한 구성요소의 배향 및 다양한 구성요소의 숫자 및 위치는 특정 실시예의 변수를 정의하고자 함이며, 결코 제한적이지 않고 단순히 예시적 실시예이다. 상기 서술을 검토시 청구항의 사상 및 범위 이내의 다수의 다른 실시예 및 변형은 당업자에게 명백할 것이다. 따라서, 본 명세서에 서술된 주제의 범위는, 청구항에 의해 부여된 전체 범위의 등가물과 함께, 첨부된 청구항을 참조로 하여 결정되어야 한다. 첨부된 청구항에서, 용어 "포함하는(including)" 및 "~하는(in which)"은 각각 용어 "포함하는(comprising)" 및 "상기에서(wherein)"의 평이한 영어 등가물로서 사용된다. 또한, 하기 청구항에서 용어 "제1", "제2" 및 "제3" 등은 단순한 표식으로서 사용되며 그의 대상물에 숫자적인 요건을 부과하기 위한 의도가 아니다. 또한, 하기 청구항의 한정은 기능식 청구항(means-plus-function) 형태로 작성되지 않으며, 그러한 청구항 한정이 명시적으로 "~을 위한 장치(means for~)" 문구를 사용한 후 추가의 구조 없이 기능의 서술이 이어지는 경우가 아니라면, 35 U.S.C.§112의 6번째 단락을 기반으로 해석되는 것을 의도하지 않는다.

Claims (20)

  1. 광투과 커버 시트를 통해 수신된 입사광을 전압으로 변환하도록 구성된 광전지 모듈로서,
    기판;
    상기 기판과 상기 커버 시트 사이에 배치된 도전성 상부층 및 하부층 - 상기 도전성 하부층은 하부 전극과 도전성 광투과층 사이에 전극 확산층을 포함함 -; 및
    상기 도전성 하부층과 상부층 사이에 퇴적된 반도체층 스택 - 상기 전극 확산층은, 상기 반도체층 스택 퇴적 중에 상기 도전성 하부층의 상기 하부 전극이 상기 도전성 광투과층으로 확산하는 것을 억제하고, 입사광이 상기 반도체층 스택에 의해 상기 도전성 상부층과 하부층 간의 전압으로 변환됨 -
    을 포함하는 광전지 모듈.
  2. 제1항에 있어서, 상기 전극 확산층은 상기 하부 전극을 상기 도전성 광투과층과 전기적으로 연결시키는 광전지 모듈.
  3. 제1항에 있어서, 상기 전극 확산층은 상기 하부 전극의 확산 계수보다 더 작은 확산 계수를 갖는 광전지 모듈.
  4. 제1항에 있어서, 상기 전극 확산층은, 적어도 일부의 상기 입사광이 상기 전극 확산층을 통과하여 상기 하부 전극에서 반사되도록 광 투과성인 광전지 모듈.
  5. 제1항에 있어서, 상기 전극 확산층은 금속 또는 금속 합금으로 형성되는 광전지 모듈.
  6. 제1항에 있어서, 상기 전극 확산층은 도전성 재료로 도핑된 전기 절연성 또는 반도전성 재료로 형성되는 광전지 모듈.
  7. 제1항에 있어서, 상기 하부 전극으로부터 상기 도전성 광투과층까지 확장되는 상기 전극 확산층의 두께는 상기 반도체층 스택에 의해 흡수되는 상기 입사광의 하나 이상의 파장을 기반으로 하는 광전지 모듈.
  8. 기판, 상기 기판 상의 도전성 하부 전극, 및 입사광이 그를 통과하여 수신되는 커버 시트를 갖는 광전지 모듈의 제조 방법으로서,
    상기 하부 전극 상에 전극 확산층을 퇴적하는 단계;
    상기 전극 확산층 상에 도전성 광투과층을 퇴적하는 단계 - 상기 도전성 광투과층은 상기 전극 확산층에 의해 상기 하부 전극과 전기적으로 연결됨 -;
    상기 도전성 광투과층 상에 반도체층 스택을 퇴적하는 단계 - 상기 반도체층 스택 퇴적 중에 상기 전극 확산층이 상기 하부 전극의 상기 도전성 광투과층으로의 확산을 억제함 -; 및
    상기 반도체층 스택 상에 도전성 상부층을 퇴적하는 단계 - 상기 반도체층 스택은 상기 입사광을 상기 하부 전극과 상기 도전성 상부층 간의 전압 포텐셜로 변환함 -
    를 포함하는 방법.
  9. 제8항에 있어서, 상기 전극 확산층은 상기 하부 전극을 상기 도전성 광투과층과 전기적으로 연결시키는 방법.
  10. 제8항에 있어서, 상기 전극 확산층은 상기 하부 전극의 확산 계수보다 더 작은 확산 계수를 갖는 방법.
  11. 제8항에 있어서, 상기 전극 확산층은, 적어도 일부의 상기 입사광이 상기 전극 확산층을 통과하여 상기 하부 전극에서 반사되도록 광 투과성인 방법.
  12. 제8항에 있어서, 상기 전극 확산층은 금속 또는 금속 합금으로서 퇴적되는 방법.
  13. 제8항에 있어서, 상기 전극 확산층은 도전성 재료로 도핑된 전기 절연성 또는 반도전성 재료를 퇴적함으로써 퇴적되는 방법.
  14. 제8항에 있어서, 상기 하부 전극으로부터 상기 도전성 광투과층까지 확장되는 상기 전극 확산층의 두께는 상기 반도체층 스택에 의해 흡수되는 상기 입사광의 하나 이상의 파장을 기반으로 하는 방법.
  15. 제8항에 있어서, 상기 도전성 광투과층을 퇴적한 후에 상기 하부 전극, 상기 전극 확산층 및 상기 도전성 광투과층의 일부를 제거하는 단계를 더 포함하고, 상기 제거하는 단계는 상기 모듈의 인접한 광전지 셀에서 상기 하부 전극들, 상기 전극 확산층들 및 상기 도전성 광투과층들을 분리하는 방법.
  16. 제8항에 있어서, 상기 반도체층 스택을 퇴적하는 단계는 250℃와 350℃ 사이의 온도에서 수행되는 방법.
  17. 입사광이 그를 통과하여 수신되는 커버 시트를 갖는 광전지 모듈로서,
    기판;
    상기 기판과 상기 커버 시트 사이에 배치된 반도체층들의 N-I-P 스택;
    상기 N-I-P 스택과 전기적으로 연결되고 상기 N-I-P 스택과 상기 커버 시트 사이에 배치된 도전성 상부층; 및
    상기 N-I-P 스택과 전기적으로 연결되고 상기 기판과 상기 N-I-P 스택 사이에 배치된 도전성 하부층 - 상기 도전성 하부층은 하부 전극, 도전성 광투과층 및 상기 하부 전극과 상기 도전성 광투과층 사이의 전극 확산층을 포함하며, 상기 전극 확산층은 상기 하부 전극이 상기 도전성 광투과층으로 확산되는 것을 방지하고, 상기 N-I-P 스택은 상기 입사광을 상기 도전성 상부층과 하부층 간의 전압으로 변환함 -;
    을 포함하는 광전지 모듈.
  18. 제17항에 있어서, 상기 전극 확산층은 상기 도전성 광투과층을 상기 하부 전극과 전기적으로 연결시키는 광전지 모듈.
  19. 제17항에 있어서, 상기 전극 확산층은 도전성 재료로 도핑된 전기 절연성 또는 반도전성 재료를 포함하는 광전지 모듈.
  20. 제17항에 있어서, 상기 전극 확산층은 상기 하부 전극으로부터 상기 도전성 광투과층까지 확장되고 상기 반도체층 스택의 퇴적 중에 상기 하부 전극이 상기 도전성 광투과층으로 확산되는 것을 방지하는 광전지 모듈.
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