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KR20120085360A - 게이트 구조물, 게이트 구조물 형성 방법 및 이를 이용한 반도체 소자 제조 방법 - Google Patents

게이트 구조물, 게이트 구조물 형성 방법 및 이를 이용한 반도체 소자 제조 방법 Download PDF

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KR20120085360A
KR20120085360A KR1020110006617A KR20110006617A KR20120085360A KR 20120085360 A KR20120085360 A KR 20120085360A KR 1020110006617 A KR1020110006617 A KR 1020110006617A KR 20110006617 A KR20110006617 A KR 20110006617A KR 20120085360 A KR20120085360 A KR 20120085360A
Authority
KR
South Korea
Prior art keywords
floating gate
film
gate
oxide film
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020110006617A
Other languages
English (en)
Inventor
김정환
허성호
최재호
임헌형
황기현
이우성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110006617A priority Critical patent/KR20120085360A/ko
Priority to US13/340,968 priority patent/US8659069B2/en
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

게이트 구조물 형성 방법에서, 기판 상에 터널 절연막 패턴 및 플로팅 게이트를 순차적으로 형성한다. 플로팅 게이트 상에 제1 산화막 및 질화막을 순차적으로 형성한다. 질화막에 이방성 플라즈마 산화 공정을 수행함으로써, 플로팅 게이트의 측벽 상에 형성되는 측부의 두께보다 플로팅 게이트의 상면 상에 형성되는 상부의 두께가 더 두꺼운 제2 산화막을 질화막 상에 형성한다. 제2 산화막 상에 컨트롤 게이트를 형성한다.

Description

게이트 구조물, 게이트 구조물 형성 방법 및 이를 이용한 반도체 소자 제조 방법{GATE STRUCTURES, METHODS OF FORMING GATE STRUCTURES, AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES USING THE SAME}
본 발명은 게이트 구조물, 게이트 구조물 형성 방법 및 이를 이용한 반도체 소자 제조 방법에 관한 것으로, 상세하게는 플로팅 게이트 및 유전막을 포함하는 게이트 구조물, 게이트 구조물 형성 방법 및 이를 이용한 반도체 소자 제조 방법에 관한 것이다.
최근 반도체 기술의 고집적화가 가속됨에 따라, 게이트 구조물의 종횡비가 커지고 있다. 이에 따라, 상기 게이트 구조물 내의 플로팅 게이트 상부가 뾰족하게 형성되어 이에 전계가 집중될 수 있으며, 상기 전계 집중에 의해 상기 게이트 구조물의 전기적인 특성이 열화될 수 있다.
본 발명의 일 목적은 향상된 전기적 특성을 갖는 게이트 구조물을 형성하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은 향상된 전기적 특성을 갖는 게이트 구조물을 제공하는 데 있다.
본 발명의 또 다른 목적은 향상된 전기적 특성을 갖는 게이트 구조물을 포함하는 반도체 소자 제조 방법을 제공하는 데 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 게이트 구조물 형성 방법에서, 기판 상에 터널 절연막 패턴 및 플로팅 게이트를 순차적으로 형성한다. 상기 플로팅 게이트 상에 제1 산화막 및 질화막을 순차적으로 형성한다. 상기 질화막에 이방성 플라즈마 산화 공정을 수행함으로써, 상기 플로팅 게이트의 측벽 상에 형성되는 측부의 두께보다 상기 플로팅 게이트의 상면 상에 형성되는 상부의 두께가 더 두꺼운 제2 산화막을 상기 질화막 상에 형성한다. 상기 제2 산화막 상에 컨트롤 게이트를 형성한다.
예시적인 실시예들에 있어서, 상기 이방성 플라즈마 산화 공정은 1Torr 이하의 저압 하에서 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 이방성 플라즈마 산화 공정은 O2, O3, NO, N2O 중 적어도 하나를 포함하는 가스를 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 이방성 플라즈마 산화 공정은 상기 기판에 바이어스를 인가하여 플라즈마의 직진성을 증가시킴으로써 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 이방성 플라즈마 산화 공정을 수행함에 따라, 상기 플로팅 게이트의 상면 상의 상기 질화막 부분이 상기 플로팅 게이트의 측벽 상의 상기 질화막 부분보다 더 많이 산화될 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 게이트 구조물은 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 포함한다. 상기 터널 절연막 패턴은 기판 상에 형성된다. 상기 플로팅 게이트는 상기 터널 절연막 패턴 상에 형성된다. 상기 유전막 패턴은 상기 플로팅 게이트 상에 형성되며, 순차적으로 적층된 제1 산화막 패턴, 질화막 패턴 및 제2 산화막 패턴을 포함한다. 상기 제2 산화막 패턴은, 상기 플로팅 게이트의 측벽 상에 형성된 측부의 두께보다 상기 플로팅 게이트의 상면 상에 형성된 상부의 두께가 더 두껍다. 상기 컨트롤 게이트는 상기 유전막 패턴 상에 형성된다.
예시적인 실시예들에 있어서, 상기 질화막 패턴은, 상기 플로팅 게이트의 측부 상에 형성된 부분의 두께보다 상기 플로팅 게이트의 상면 상에 형성된 부분의 두께가 더 얇을 수 있다.
전술한 본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 기판 상에 예비 터널 절연막 패턴 및 예비 플로팅 게이트를 순차적으로 형성한다. 상기 예비 플로팅 게이트 상에 제1 산화막 및 질화막을 순차적으로 형성한다. 상기 질화막에 이방성 플라즈마 산화 공정을 수행함으로써, 상기 예비 플로팅 게이트의 측벽 상에 형성되는 측부의 두께보다 상기 예비 플로팅 게이트의 상면 상에 형성되는 상부의 두께가 더 두꺼운 제2 산화막을 상기 질화막 상에 형성한다. 상기 제2 산화막 상에 컨트롤 게이트막을 형성한다. 상기 컨트롤 게이트막, 상기 제2 산화막, 상기 질화막, 상기 제1 산화막, 상기 예비 플로팅 게이트 및 상기 예비 터널 절연막을 패터닝하여, 상기 기판 상에 순차적으로 적층된 터널 절연막 패턴, 플로팅 게이트, 제1 산화막 패턴, 질화막 패턴, 제2 산화막 패턴 및 컨트롤 게이트를 포함하는 게이트 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 이방성 플라즈마 산화 공정은 1Torr 이하의 저압 하에서 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 이방성 플라즈마 산화 공정은 O2, O3, NO, N2O 중 적어도 하나를 포함하는 가스를 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 이방성 플라즈마 산화 공정은 상기 기판에 바이어스를 인가하여 플라즈마의 직진성을 증가시킴으로써 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 이방성 플라즈마 산화 공정을 수행함에 따라, 상기 예비 플로팅 게이트의 상면 상의 상기 질화막 부분이 상기 예비 플로팅 게이트의 측벽 상의 상기 질화막 부분보다 더 많이 산화될 수 있다.
예시적인 실시예들에 있어서, 상기 예비 터널 절연막 패턴 및 상기 예비 플로팅 게이트를 형성할 때, 상기 기판 상에 터널 절연막, 플로팅 게이트막 및 제1 마스크를 순차적으로 형성하고, 상기 제1 마스크를 식각 마스크로 사용하여 상기 플로팅 게이트막 및 상기 터널 절연막을 패터닝할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 터널 절연막 패턴 및 상기 예비 플로팅 게이트는 상기 기판 상면에 평행한 제2 방향을 따라 복수 개로 형성될 수 있으며, 상기 각 예비 터널 절연막 패턴 및 상기 각 예비 플로팅 게이트는 상기 제2 방향에 수직한 제1 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 컨트롤 게이트막, 상기 제2 산화막, 상기 질화막, 상기 제1 산화막, 상기 예비 플로팅 게이트 및 상기 예비 터널 절연막을 패터닝할 때, 상기 컨트롤 게이트막 상에 식각 마스크로 사용되는 제2 마스크를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 마스크는 상기 기판 상면에 평행한 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 제2 방향에 수직한 제1 방향을 따라 복수 개로 형성될 수 있고, 상기 터널 절연막 패턴들 및 상기 플로팅 게이트들은 고립된 형상을 가질 수 있으며, 각 상기 제1 산화막 패턴들, 상기 질화막 패턴들, 상기 제2 산화막 패턴들 및 상기 컨트롤 게이트들은 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자는 상기 게이트 구조물들에 전기적으로 연결되며 상기 제1 방향으로 연장되는 비트 라인을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 플로팅 게이트 상에 제1 산화막/질화막/제2 산화막 구조의 유전막을 형성할 때, 상기 질화막에 이방성 플라즈마 산화 공정을 통해 상기 제2 산화막을 형성함으로써, 상기 플로팅 게이트 측벽 상에 형성되는 측부에 비해 상기 플로팅 게이트 상면 상에 형성되는 상부의 두께가 두껍도록 상기 제2 산화막이 형성될 수 있다. 이에 따라, 상기 유전막의 등가 산화막 두께(Equivalent Oxide Thickness: EOT)가 상기 플로팅 게이트 상면 상에서 국부적으로 증가하므로, 상기 플로팅 게이트가 좁은 상면을 갖더라도 전계가 집중되는 것을 방지할 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 게이트 구조물을 설명하기 위한 단면도들이다.
도 3 내지 도 7은 예시적인 실시예들에 따른 게이트 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 15는 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
[실시예]
도 1 및 도 2는 예시적인 실시예들에 따른 게이트 구조물을 설명하기 위한 단면도들이다. 이때, 도 1은 상기 게이트 구조물을 제2 방향으로 자른 단면도이고, 도 2는 상기 게이트 구조물을 상기 제2 방향에 수직한 제1 방향으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 게이트 구조물(205)은 소자 분리막(140)이 형성된 기판(100) 상에 순차적으로 적층된 터널 절연막 패턴(115), 플로팅 게이트(125), 유전막 패턴(185) 및 컨트롤 게이트(195)를 포함한다. 예시적인 실시예들에 따르면, 게이트 구조물(205)은 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 각 게이트 구조물들(205)은 상기 제2 방향으로 연장될 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well)을 더 포함할 수도 있다.
소자 분리막(140)에 의해 기판(100)이 액티브 영역 및 필드 영역으로 구분될 수 있다. 즉, 소자 분리막(140)이 형성된 영역은 상기 필드 영역으로, 소자 분리막(140)이 형성되지 않은 영역은 상기 액티브 영역으로 정의될 수 있다. 소자 분리막(140)은 산화물을 포함할 수 있다. 예를 들어, 소자 분리막(140)은 비에스지(Boro Silicate Glass: BSG), 비피에스지(Boro Phospho Silicate Glass: BPSG), 유에스지(Undoped Silicate Glass: USG), 에스오지(Spin On Glass: SOG), 폭스(Flowable Oxide: FOX), 테오스(Tetra Ethyl Ortho Silicate: TEOS), 고밀도 플라즈마(High Density Plasma: HDP) 산화물, 고온 산화물(High Temperature Oxide: HTO) 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 소자 분리막(140)은 상기 제1 방향으로 연장되며, 이에 따라 상기 필드 영역 혹은 상기 액티브 영역 역시 상기 제1 방향으로 연장될 수 있다.
터널 절연막 패턴(115)은 실리콘 산화물과 같은 산화물, 실리콘 산질화물과 같은 산질화물 혹은 저유전 물질 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 터널 절연막 패턴(115)은 상기 액티브 영역 상에 형성되며, 상기 각 액티브 영역 내에서 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이때, 터널 절연막 패턴들(115)은 서로 고립된 형상을 가질 수 있다. 다른 실시예들에 따르면, 터널 절연막 패턴(115)은 상기 액티브 영역뿐만 아니라 상기 필드 영역 상에도 형성될 수 있다.
플로팅 게이트(125)는 불순물이 도핑된 폴리실리콘 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 포함할 수 있다. 플로팅 게이트(125)는 터널 절연막 패턴(115) 상에 형성된다. 예시적인 실시예들에 따르면, 플로팅 게이트(125)는 각 액티브 영역 상에서 서로 고립된 형상으로 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
한편, 플로팅 게이트(125)는 예를 들어, 5:1 이상의 높은 종횡비를 가질 수 있으며, 상면이 뾰족한 형상을 가질 수도 있다.
유전막 패턴(185)은 순차적으로 적층된 제1 산화막 패턴(155), 질화막 패턴(165) 및 제2 산화막 패턴(175)을 포함한다. 유전막 패턴(185)은 플로팅 게이트(125)의 상면 및 측벽과 터널 절연막 패턴(115)의 측벽 상에 형성된다. 예시적인 실시예들에 따르면, 유전막 패턴(185)은 상기 제2 방향으로 연장되며, 이에 따라 플로팅 게이트들(125) 사이의 소자 분리막(140) 상에도 형성될 수 있다. 예시적인 실시예들에 따르면, 유전막 패턴(185)은 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
제1 산화막 패턴(155)은 실리콘 산화물, 고온 산화물(HTO) 등의 산화물을 포함하고, 질화막 패턴(165)은 실리콘 질화물 등의 질화물을 포함하며, 제2 산화막 패턴(175)은 실리콘 산화물 등의 산화물을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 산화막 패턴(155)은 플로팅 게이트(125)의 상면 및 측벽 상에서 일정한 두께를 가질 수 있다. 일 실시예에 있어서, 제1 산화막 패턴(155)은 대략 25 내지 35Å의 두께를 갖는다. 예시적인 실시예들에 따르면, 질화막 패턴(165)은 플로팅 게이트(125)의 상면에서보다 플로팅 게이트(125)의 측벽 상에서 더 큰 두께를 가질 수 있다. 일 실시예에 있어서, 질화막 패턴(165)의 측부는 대략 30 내지 50Å의 두께를 가질 수 있으며, 질화막 패턴(165)의 상부는 대략 20 내지 40Å의 두께를 가질 수 있다. 예시적인 실시예들에 따르면, 제2 산화막 패턴(175)은 플로팅 게이트(125)의 측벽에서보다 플로팅 게이트(125)의 상면 상에서 더 큰 두께를 가질 수 있다. 일 실시예에 있어서, 제2 산화막 패턴(175)의 상부는 측부에 비해 대략 5 내지 15Å 만큼 더 큰 두께를 가질 수 있다. 일 실시예에 있어서, 제2 산화막 패턴(175)의 측부는 대략 20 내지 40Å의 두께를 가질 수 있고, 제2 산화막 패턴(175)의 상부는 대략 30 내지 50Å의 두께를 가질 수 있다.
이에 따라, 플로팅 게이트(125)의 상면 상에 형성된 유전막 패턴(185) 부분은 플로팅 게이트(125)의 측벽 상에 형성된 유전막 패턴(185) 부분에 비해 질화막 패턴(165)의 두께가 작고 제2 산화막 패턴(175)의 두께가 크므로 상대적으로 등가 산화막 두께(EOT)를 가질 수 있으며, 그 결과 플로팅 게이트(125)의 상면이 뾰족한 형상을 갖더라도 전계가 집중되지 않을 수 있다.
컨트롤 게이트(195)는 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다. 일 실시예에 따르면, 컨트롤 게이트(195)는 순차적으로 적층된 도핑된 폴리실리콘막, 오믹막, 확산 방지막, 비정질막 및 금속막을 포함할 수 있다. 예를 들어, 상기 오믹막은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo) 혹은 이들의 합금을 포함할 수 있고, 상기 확산 방지막은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물 등을 포함할 수 있으며, 상기 비정질막은 비정질 텅스텐 실리사이드(WSix), 비정질 티타늄 실리사이드(TiSix), 비정질 몰리브덴 실리사이드(MoSix) 혹은 비정질 탄탈륨 실리사이드(TaSix)와 같은 고융점 금속 실리사이드를 포함할 수 있고, 상기 금속막은 텅스텐, 티타늄, 탄탈륨, 몰리브덴 혹은 이들의 합금을 포함할 수 있다. 컨트롤 게이트(195)는 유전막 패턴(185) 상에 형성될 수 있다. 예시적인 실시예들에 따르면, 컨트롤 게이트(195)는 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
전술한 바와 같이, 게이트 구조물(205)은 종횡비가 높고 좁은 상면을 갖는 플로팅 게이트(125)를 포함하지만, 플로팅 게이트(125)의 측벽에 비해 상면 상에 형성되는 유전막 패턴(185) 부분이 더 큰 등가 산화막 두께를 가지므로, 전계가 집중되지 않을 수 있다. 이에 따라, 게이트 구조물(205)은 우수한 전기적 특성을 가질 수 있다.
도 3 내지 도 7은 예시적인 실시예들에 따른 게이트 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(100) 상에 터널 절연막, 플로팅 게이트막 및 제1 마스크막을 순차적으로 형성한다.
일 실시예에 따르면, 상기 터널 절연막은 기판(100) 상면을 산화시켜 형성된다. 다른 실시예에 따르면, 상기 터널 절연막은 산화물, 산질화물 혹은 저유전 물질을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 혹은 물리 기상 증착(PVD) 공정 등을 수행함으로써 형성될 수 있다.
상기 플로팅 게이트막은 불순물이 도핑된 폴리실리콘 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 사용하여 형성할 수 있다.
상기 제1 마스크막은 질화물을 사용하여 형성할 수 있다.
사진 식각 공정을 통해 상기 제1 마스크막을 패터닝하여 제1 마스크(132)를 형성한다. 예시적인 실시예들에 따르면, 제1 마스크(132)는 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
제1 마스크(132)를 식각 마스크로 사용하여 상기 플로팅 게이트막 및 상기 터널 절연막을 부분적으로 식각함으로써, 기판(100) 상에 순차적으로 적층된 예비 터널 절연막 패턴(112) 및 예비 플로팅 게이트(122)를 형성한다. 이에 따라, 각 예비 터널 절연막 패턴(112) 및 예비 플로팅 게이트(122) 역시 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 4를 참조하면, 제1 마스크(132), 예비 플로팅 게이트(122) 및 예비 터널 절연막 패턴(112)을 식각 마스크로 사용하여 기판(100) 상부를 부분적으로 식각함으로써, 트렌치(도시되지 않음)를 형성한다. 예시적인 실시예들에 따르면, 상기 트렌치는 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
이후, 상기 트렌치를 채우는 소자 분리막(140)을 형성한다.
예시적인 실시예들에 따르면, 각 제1 마스크(132), 예비 플로팅 게이트(122) 및 예비 터널 절연막 패턴(112)으로 구성된 구조물들 사이 및 상기 트렌치를 채우는 절연막을 기판(100) 및 제1 마스크(132) 상에 형성한다. 예비 플로팅 게이트(122)가 노출될 때까지 상기 절연막을 평탄화하고 제1 마스크(132)를 제거한다. 상기 절연막 상부를 제거하여 예비 플로팅 게이트(122)의 측벽을 노출시키는 소자 분리막(140)을 형성한다. 일 실시예에 따르면, 소자 분리막(140)은 기판(100)의 상면과 동일한 높이를 갖도록 형성되며, 이에 따라 예비 터널 절연막 패턴(112)의 측벽도 노출된다. 다른 실시예에 따르면, 소자 분리막(140)은 예비 터널 절연막 패턴(112)의 상면과 동일한 높이를 갖도록 형성될 수 있다. 상기 절연막은, 예를 들어, 비에스지, 비피에스지, 유에스지, 에스오지, 폭스, 테오스, 고밀도 플라즈마 산화물, 고온 산화물 등을 사용하여 화학 기상 증착 공정, 원자층 증착 공정 혹은 물리 기상 증착 공정 등을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 따르면, 소자 분리막(140)은 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 기판(100)의 필드 영역 혹은 액티브 영역도 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 5를 참조하면, 예비 플로팅 게이트(122) 및 예비 터널 절연막 패턴(112)을 커버하는 제1 산화막(150) 및 질화막(160)을 기판(100) 및 소자 분리막(140) 상에 순차적으로 형성한다.
제1 산화막(150)은 실리콘 산화물, 고온 산화물 등을 사용하여 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LP-CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 산화막(150)은 일정한 두께를 갖도록 형성될 수 있다. 일 실시예에 있어서, 제1 산화막(150)은 대략 25 내지 35Å의 두께를 갖도록 형성될 수 있다.
질화막(160)은 실리콘 질화물 등의 질화물을 사용하여 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LP-CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 예시적인 실시예들에 따르면, 질화막(160) 역시 일정한 두께를 갖도록 형성될 수 있다. 일 실시예에 있어서, 질화막(160)은 대략 50 내지 65Å의 두께를 갖도록 형성될 수 있다.
도 6을 참조하면, 질화막(160)에 이방성 플라즈마 산화 공정을 수행하여 제2 산화막(170)을 형성한다. 이에 따라, 질화막(160) 일부가 산화되어 두께가 얇아질 수 있으며, 질화막(160) 상에는 실리콘 산화물을 포함하는 제2 산화막(170)이 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 이방성 플라즈마 산화 공정은 O2, O3, NO, N2O 중 적어도 하나를 포함하는 가스를 사용하여 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 이방성 플라즈마 산화 공정은 1Torr 이하의 저압 하에서 수행될 수 있다. 일반적으로 저압 플라즈마 산화 공정에서는 라디칼에 비해 이온에 의한 산화 반응이 활발하며, 상기 이온은 패턴의 측벽에 비해 뾰족한 상면에 집중되는 경향이 있다. 이에 따라, 상기 저압 플라즈마 산화 공정을 수행함으로써, 예비 플로팅 게이트(122)의 상면 상의 질화막(160) 부분이 측벽 상의 질화막(160) 부분에 비해 산화가 보다 활발히 일어날 수 있으며, 예비 플로팅 게이트(122)의 상면 상에 형성되는 제2 산화막(170) 부분, 즉 상부가 예비 플로팅 게이트(122)의 측벽 상에 형성되는 부분, 즉 측부에 비해 두꺼운 두께를 갖도록 형성될 수 있다. 일 실시예에 있어서, 제2 산화막(170)의 상기 상부는 상기 측부에 비해 대략 5 내지 15Å 만큼 더 큰 두께를 갖도록 형성될 수 있다. 일 실시예에 있어서, 제2 산화막(170)의 상기 측부는 대략 20 내지 40Å의 두께를 갖도록 형성될 수 있으며, 제2 산화막(170)의 상기 상부는 대략 30 내지 50Å의 두께를 갖도록 형성될 수 있다.
한편, 상기 이방성 플라즈마 산화 공정을 수행함에 따라, 예비 플로팅 게이트(122) 상면 상의 질화막(160) 부분, 즉 상부는 예비 플로팅 게이트(122)의 측벽 상의 부분, 즉 측부에 비해 두께가 더 얇아질 수 있다. 일 실시예에 있어서, 질화막(160)의 상부는 증착 당시에 비해 대략 20 내지 30Å의 두께만큼 감소될 수 있으며, 질화막(150)의 측부는 증착 당시에 비해 대략 10 내지 20Å의 두께만큼 감소될 수 있다. 이에 따라, 질화막(160)의 상부는 대략 20 내지 40Å의 두께를 가질 수 있으며, 질화막(160)의 측부는 대략 30 내지 50Å의 두께를 가질 수 있다.
예시적인 실시예들에 따르면, 기판(100)에 바이어스를 인가하여 플라즈마 산화 공정을 수행함으로써, 플라즈마의 직진성을 증가시켜 산화의 이방성을 증진시킬 수도 있다.
제1 산화막(150), 질화막(160) 및 제2 산화막(170)은 유전막(180)을 정의할 수 있다.
도 7을 참조하면, 유전막(180) 상에 컨트롤 게이트막(190)을 형성한다. 컨트롤 게이트막(190)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 일 실시예에 따르면, 컨트롤 게이트막(190)은 순차적으로 적층된 도핑된 폴리실리콘막, 오믹막, 확산 방지막, 비정질막 및 금속막을 포함하도록 형성될 수 있다. 예를 들어, 상기 오믹막은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo) 혹은 이들의 합금을 사용하여 형성할 수 있고, 상기 확산 방지막은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물 등을 사용하여 형성할 수 있으며, 상기 비정질막은 비정질 텅스텐 실리사이드(WSix), 비정질 티타늄 실리사이드(TiSix), 비정질 몰리브덴 실리사이드(MoSix) 혹은 비정질 탄탈륨 실리사이드(TaSix)와 같은 고융점 금속 실리사이드를 사용하여 형성할 수 있고, 상기 금속막은 텅스텐, 티타늄, 탄탈륨, 몰리브덴 혹은 이들의 합금을 사용하여 형성할 수 있다.
다시 도 1 및 도 2를 참조하면, 컨트롤 게이트막(190) 상에 제2 마스크(도시되지 않음)를 형성한다. 예시적인 실시예들에 따르면, 상기 제2 마스크는 상기 제2 방향으로 연장되고, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 상기 제2 마스크를 식각 마스크로 사용하여 컨트롤 게이트막(190), 유전막(180), 예비 플로팅 게이트(122) 및 예비 터널 절연막 패턴(112)을 패터닝한다. 이에 따라, 기판(100) 상에 순차적으로 적층된 터널 절연막 패턴(115), 플로팅 게이트(125), 유전막 패턴(185) 및 컨트롤 게이트(195)를 포함하는 게이트 구조물(205)이 형성된다. 이때, 유전막 패턴(185)은 순차적으로 적층된 제1 산화막 패턴(155), 질화막 패턴(165) 및 제2 산화막 패턴(175)을 포함한다.
예시적인 실시예들에 따르면, 각 터널 절연막 패턴(115) 및 플로팅 게이트(125)는 상기 액티브 영역 상에서 서로 고립된 형상으로 복수 개로 형성될 수 있다. 또한, 각 유전막 패턴(185) 및 컨트롤 게이트(195)는 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
도 8 내지 도 16은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다. 도 8 내지 도 16에서 제1 영역(I) 및 제2 영역(II)은 메모리 소자들이 형성되는 셀 영역이고, 제3 영역(III)은 회로들이 형성되는 주변 회로 영역이다. 또한, 제1 및 제3 영역들(I, III)은 제2 방향을 따라 절단한 단면도들이고, 제2 영역(II)은 상기 제2 방향에 수직한 제1 방향을 따라 절단한 단면도이다. 상기 반도체 소자 제조 방법에서는 도 3 내지 도 7을 참조로 설명한 게이트 구조물 형성 방법과 실질적으로 동일하거나 유사한 방법을 이용하므로, 이에 대해서는 자세한 설명을 생략한다.
도 8을 참조하면, 기판(300) 상에 터널 절연막(310), 플로팅 게이트막(320) 및 제1 마스크막(330)을 순차적으로 형성한다.
도 9를 참조하면, 사진 식각 공정을 통해 제1 마스크막(330)을 패터닝하여 제1 및 제2 마스크들(332, 334)을 형성한다. 예시적인 실시예들에 따르면, 제1 마스크(332)는 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 또한, 제2 마스크(334)는 고립된 형상으로 복수 개 형성될 수 있다.
이후, 제1 및 제2 마스크들(332, 334)을 식각 마스크로 사용하여 플로팅 게이트막(320) 및 터널 절연막(310)을 부분적으로 식각한다. 이에 따라, 기판(300)의 제1 및 제2 영역들(I, II) 상에 제1 예비 터널 절연막 패턴(312) 및 제1 예비 플로팅 게이트(322)가 형성되고, 기판(300)의 제3 영역(III) 상에 제2 예비 터널 절연막 패턴(314) 및 제2 예비 플로팅 게이트(324)가 형성된다.
예시적인 실시예들에 따르면, 각 제1 예비 터널 절연막 패턴(312) 및 제1 예비 플로팅 게이트(322)는 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 또한, 제2 예비 터널 절연막 패턴(314) 및 제2 예비 플로팅 게이트(324)는 고립된 형상으로 복수 개 형성될 수 있다.
도 10을 참조하면, 마스크들(332, 334), 예비 플로팅 게이트들(322, 324) 및 예비 터널 절연막 패턴들(312, 314)을 식각 마스크로 사용하여 기판(300) 상부를 부분적으로 식각함으로써, 기판(300)의 제1 및 제2 영역들(I, II)에 제1 트렌치(도시되지 않음)를 형성하고, 기판(300)의 제3 영역(III)에 제2 트렌치(도시되지 않음)를 형성한다. 예시적인 실시예들에 따르면, 상기 제1 트렌치는 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
이후, 상기 제1 및 제2 트렌치들을 각각 채우는 제1 및 제2 소자 분리막들(342, 344)을 형성한다.
예시적인 실시예들에 따르면, 각 마스크들(332, 334), 예비 플로팅 게이트들(322, 324) 및 예비 터널 절연막 패턴들(312, 314)로 구성된 구조물들 사이 및 상기 트렌치들을 채우는 절연막을 기판(300) 및 마스크들(332, 334) 상에 형성한다. 예비 플로팅 게이트들(322, 324)이 노출될 때까지 상기 절연막을 평탄화하고 마스크들(332, 334)을 제거한다. 상기 절연막 상부를 제거하여 예비 플로팅 게이트들(322, 324) 및 예비 터널 절연막 패턴들(312, 314)의 측벽을 노출시키는 제1 및 제2 소자 분리막들(342, 344)을 형성한다. 이때, 제1 소자 분리막(342)은 기판(300)의 제1 및 제2 영역들(I, II) 상에 형성되고, 제2 소자 분리막(344)은 기판(300)의 제3 영역III) 상에 형성된다.
예시적인 실시예들에 따르면, 제1 소자 분리막(342)은 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 기판(300)의 제1 및 제2 영역들(I, II)에 형성되는 제1 필드 영역 혹은 제1 액티브 영역도 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 한편, 기판(300)의 제3 영역(III)에 형성되는 제2 액티브 영역은 고립된 형상으로 복수 개 형성될 수 있다.
도 11을 참조하면, 예비 플로팅 게이트들(322, 324) 및 예비 터널 절연막 패턴들(312, 314)을 커버하는 제1 산화막(350) 및 질화막(360)을 기판(300) 및 소자 분리막들(342, 344) 상에 순차적으로 형성한다.
도 12를 참조하면, 질화막(360)에 이방성 플라즈마 산화 공정을 수행하여 제2 산화막(370)을 형성한다. 이에 따라, 질화막(360) 일부가 산화되어 두께가 얇아질 수 있으며, 질화막(360) 상에는 실리콘 산화물을 포함하는 제2 산화막(370)이 형성될 수 있다. 이때, 예비 플로팅 게이트들(322, 324)의 상면 상에 형성되는 제2 산화막(370) 부분이 측벽 상에 형성되는 부분에 비해 두꺼운 두께를 갖도록 형성될 수 있다. 또한, 예비 플로팅 게이트들(322, 324) 상면 상의 질화막(360) 부분이 측벽 상의 부분에 비해 두께가 더 얇아질 수 있다.
한편, 제1 산화막(350), 질화막(360) 및 제2 산화막(370)은 유전막(380)을 정의할 수 있다.
도 13을 참조하면, 유전막(380) 상에 컨트롤 게이트막(390)을 형성한다.
예시적인 실시예들에 따르면, 컨트롤 게이트막(390)을 형성하기 이전에, 제2 예비 플로팅 게이트(324) 상면 상에 형성된 유전막(380) 일부를 제거할 수 있으며, 이에 따라 제2 예비 플로팅 게이트(324) 상면 일부가 노출될 수 있다. 이후, 형성되는 컨트롤 게이트막(390)은 상기 노출된 제2 예비 플로팅 게이트(324)의 상면에 접촉하도록 형성될 수 있다.
도 14를 참조하면, 컨트롤 게이트막(390) 상에 제3 및 제4 마스크들(도시되지 않음)을 형성한다. 구체적으로, 제1 및 제2 영역들(I, II)에 형성된 컨트롤 게이트막(390) 부분 상에 상기 제3 마스크를 형성하고, 제3 영역(III)에 형성된 컨트롤 게이트막(390) 부분 상에 상기 제4 마스크를 형성한다.
예시적인 실시예들에 따르면, 상기 제3 마스크는 상기 제2 방향으로 연장되고, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 또한, 상기 제4 마스크는 고립된 형상으로 복수 개 형성될 수 있다.
상기 제3 및 제4 마스크들을 식각 마스크로 사용하여 컨트롤 게이트막(390), 유전막(380), 예비 플로팅 게이트들(322, 324) 및 예비 터널 절연막 패턴들(312, 314)을 패터닝한다. 이에 따라, 기판(300)의 제1 및 제2 영역들(I, II) 상에 제1 게이트 구조물(405)이 형성되고, 기판(300)의 제3 영역(III) 상에 제2 게이트 구조물(407)이 형성된다.
제1 게이트 구조물(405)은 기판(300) 상에 순차적으로 적층된 제1 터널 절연막 패턴(315), 제1 플로팅 게이트(325), 제1 유전막 패턴(385) 및 제1 컨트롤 게이트(395)를 포함하고, 제2 게이트 구조물(407)은 기판(300) 상에 순차적으로 적층된 제2 터널 절연막 패턴(317), 제2 플로팅 게이트(327), 제2 유전막 패턴(387) 및 제2 컨트롤 게이트(397)를 포함할 수 있다. 이때, 제1 유전막 패턴(385)은 순차적으로 적층된 제1 산화막 패턴(355), 제1 질화막 패턴(365) 및 제2 산화막 패턴(375)을 포함하고, 제2 유전막 패턴(387)은 순차적으로 적층된 제3 산화막 패턴(357), 제2 질화막 패턴(367) 및 제4 산화막 패턴(377)을 포함7한다.
예시적인 실시예들에 따르면, 각 제1 터널 절연막 패턴(315) 및 제1 플로팅 게이트(325)는 상기 제1 액티브 영역 상에서 서로 고립된 형상으로 복수 개로 형성될 수 있다. 또한, 각 제1 유전막 패턴(385) 및 제1 컨트롤 게이트(395)는 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 터널 절연막 패턴(317), 제2 플로팅 게이트(327), 제2 유전막 패턴(387) 및 제2 컨트롤 게이트(397)는 상기 제2 액티브 영역 상에 형성될 수 있다.
이후, 이온 주입 공정을 통해, 제1 게이트 구조물들(405)에 인접한 기판(300)의 제1 및 제2 영역들(I, II) 상부에 제1 불순물 영역들(302)을 형성하고, 제2 게이트 구조물들(407)에 인접한 기판(300)의 제3 영역(III) 상부에 제2 불순물 영역들(304)을 형성한다.
한편, 제1 및 제2 게이트 구조물들(405, 407)의 측벽에 스페이서(도시되지 않음)를 더 형성할 수 있다.
도 15를 참조하면, 제1 및 제2 게이트 구조물들(405, 407)을 커버하는 층간 절연막을 기판(300) 및 소자 분리막들(342, 344) 상에 형성하여, 이들 사이의 공간을 채운다. 이후, 제1 및 제2 게이트 구조물들(405, 407) 의 상면이 노출될 때까지 상기 층간 절연막을 평탄화하여 기판(300)의 제1 및 제2 영역들(I, II) 상에 제1 층간 절연막 패턴(410)을 형성하고, 기판(300)의 제3 영역(III) 상에 제2 층간 절연막 패턴(415)을 형성한다.
제1 및 제2 게이트 구조물들(405, 407) 및 제1 및 제2 층간 절연막 패턴들(410, 415) 상에 캐핑막(420)을 더 형성할 수 있다. 이와는 달리, 별도의 캐핑막(420)을 형성하지 않고, 제1 및 제2 층간 절연막 패턴들(410, 415)이 제1 및 제2 게이트 구조물들(405, 407) 상에 일부 잔류하도록 상기 평탄화 공정을 수행할 수도 있다.
이후, 제1 불순물 영역(402)에 접촉하는 공통 소스 라인(도시되지 않음) 및 비트 라인 콘택(도시되지 않음)을 형성하고, 제2 게이트 구조물(407)의 상면에 접하는 플러그(430)를 형성한다. 캐핑막(420), 상기 비트 라인 콘택 및 플러그(430) 상에 도전막을 형성하고 패터닝함으로써, 상기 비트 라인 콘택에 접하는 비트 라인(440) 및 플러그(430)에 접하는 배선(445)을 형성함으로써, 상기 반도체 소자가 제조된다.
100, 300 : 기판 112 : 예비 터널 절연막 패턴
115 : 터널 절연막 패턴 122 : 예비 플로팅 게이트
125 : 플로팅 게이트 132 : 제1 마스크
140 : 소자 분리막 150, 350 : 제1 산화막
155, 355 : 제1 산화막 패턴 160, 360 : 질화막
165, 365 : 질화막 패턴 170, 370 : 제2 산화막
175, 375 : 제2 산화막 패턴 180, 380 : 유전막
185, 385 : 유전막 패턴 190, 390 : 컨트롤 게이트막
195, 395 : 컨트롤 게이트 205 : 게이트 구조물
310 : 터널 절연막
312, 314 : 제1, 제2 예비 터널 절연막 패턴
315, 317 : 제1, 제2 터널 절연막 패턴
320: 플로팅 게이트막
322, 324 : 제1, 제2 예비 플로팅 게이트
325, 327 : 제1, 제2 플로팅 게이트
330 : 제1 마스크막 332, 334 : 제1, 제2 마스크
342, 344 : 제1, 제2 소자 분리막
357, 377 : 제3, 제4 산화막 패턴
385, 387 : 제1, 제2 유전막 패턴
395, 397 : 제1, 제2 컨트롤 게이트
405, 407 : 제1, 제2 게이트 구조물
410, 415 : 제1, 제2 층간 절연막 패턴
420 : 캐핑막 430 : 플러그
440 : 비트 라인 445 : 배선

Claims (10)

  1. 기판 상에 터널 절연막 패턴 및 플로팅 게이트를 순차적으로 형성하는 단계;
    상기 플로팅 게이트 상에 제1 산화막 및 질화막을 순차적으로 형성하는 단계;
    상기 질화막에 이방성 플라즈마 산화 공정을 수행함으로써, 상기 플로팅 게이트의 측벽 상에 형성되는 측부의 두께보다 상기 플로팅 게이트의 상면 상에 형성되는 상부의 두께가 더 두꺼운 제2 산화막을 상기 질화막 상에 형성하는 단계; 및
    상기 제2 산화막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 게이트 구조물 형성 방법.
  2. 제1항에 있어서, 상기 이방성 플라즈마 산화 공정은 1Torr 이하의 저압 하에서 수행되는 것을 특징으로 하는 게이트 구조물 형성 방법.
  3. 제1항에 있어서, 상기 이방성 플라즈마 산화 공정은 O2, O3, NO, N2O 중 적어도 하나를 포함하는 가스를 사용하여 수행되는 것을 특징으로 하는 게이트 구조물 형성 방법.
  4. 제1항에 있어서, 상기 이방성 플라즈마 산화 공정은 상기 기판에 바이어스를 인가하여 플라즈마의 직진성을 증가시킴으로써 수행되는 것을 특징으로 하는 게이트 구조물 형성 방법.
  5. 제1항에 있어서, 상기 이방성 플라즈마 산화 공정을 수행함에 따라, 상기 플로팅 게이트의 상면 상의 상기 질화막 부분이 상기 플로팅 게이트의 측벽 상의 상기 질화막 부분보다 더 많이 산화되는 것을 특징으로 하는 게이트 구조물 형성 방법.
  6. 기판 상의 터널 절연막 패턴;
    상기 터널 절연막 패턴 상의 플로팅 게이트;
    상기 플로팅 게이트 상에 형성되고,
    제1 산화막 패턴;
    상기 제1 산화막 패턴 상의 질화막 패턴; 및
    상기 질화막 패턴 상에 형성되고, 상기 플로팅 게이트의 측벽 상에 형성된 측부의 두께보다 상기 플로팅 게이트의 상면 상에 형성된 상부의 두께가 더 두꺼운 제2 산화막 패턴을 포함하는 유전막 패턴; 및
    상기 유전막 패턴 상의 컨트롤 게이트를 포함하는 게이트 구조물.
  7. 제6항에 있어서, 상기 질화막 패턴은, 상기 플로팅 게이트의 측부 상에 형성된 부분의 두께보다 상기 플로팅 게이트의 상면 상에 형성된 부분의 두께가 더 얇은 것을 특징으로 하는 게이트 구조물.
  8. 기판 상에 예비 터널 절연막 패턴 및 예비 플로팅 게이트를 순차적으로 형성하는 단계;
    상기 예비 플로팅 게이트 상에 제1 산화막 및 질화막을 순차적으로 형성하는 단계;
    상기 질화막에 이방성 플라즈마 산화 공정을 수행함으로써, 상기 예비 플로팅 게이트의 측벽 상에 형성되는 측부의 두께보다 상기 예비 플로팅 게이트의 상면 상에 형성되는 상부의 두께가 더 두꺼운 제2 산화막을 상기 질화막 상에 형성하는 단계;
    상기 제2 산화막 상에 컨트롤 게이트막을 형성하는 단계; 및
    상기 컨트롤 게이트막, 상기 제2 산화막, 상기 질화막, 상기 제1 산화막, 상기 예비 플로팅 게이트 및 상기 예비 터널 절연막을 패터닝하여, 상기 기판 상에 순차적으로 적층된 터널 절연막 패턴, 플로팅 게이트, 제1 산화막 패턴, 질화막 패턴, 제2 산화막 패턴 및 컨트롤 게이트를 포함하는 게이트 구조물을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  9. 제8항에 있어서, 상기 이방성 플라즈마 산화 공정은 1Torr 이하의 저압 하에서 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제8항에 있어서, 상기 이방성 플라즈마 산화 공정은 O2, O3, NO, N2O 중 적어도 하나를 포함하는 가스를 사용하여 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1020110006617A 2011-01-24 2011-01-24 게이트 구조물, 게이트 구조물 형성 방법 및 이를 이용한 반도체 소자 제조 방법 Ceased KR20120085360A (ko)

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