KR20110121323A

KR20110121323A - 반도체 패키지 및 그 제조방법

Info

Publication number: KR20110121323A
Application number: KR1020100040875A
Authority: KR
Inventors: 박효빈; 김흥규; 채민호; 엄지현
Original assignee: 삼성전기주식회사
Priority date: 2010-04-30
Filing date: 2010-04-30
Publication date: 2011-11-07

Abstract

본 발명은 반도체 패키지에 관한 것으로, 본 발명의 실시예에 따른 반도체 패키지는 반도체 집적회로 칩, 집적회로 칩이 실장되는 칩 실장영역을 가지며, 외부 회로 배선 및 외부 회로 배선을 덮는 솔더 레지스트 패턴을 구비한 회로 기판, 그리고 회로 기판과 집적회로 칩 사이의 칩 실장영역에 배치된 언더필을 포함하되, 솔더 레지스트 패턴은 칩 실장영역에 배치된 제1 레지스트 패턴 및 칩 실장영역의 외측에서 언더필을 둘러싸며, 제1 레지스트 패턴에 비해 두꺼운 두께를 갖는 제2 레지스트 패턴을 포함한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SMAE}

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 상세하게는 언더필의 형성 효율 및 집적도를 향상시킨 반도체 패키지 및 그 제조방법에 관한 것이다.

반도체 패키지 기술은 제조된 반도체 집적회로 칩(IC)을 외부 환경으로부터 보호하고, 상기 반도체 집적회로 칩을 외부 전자 장치에 장착시키기 위해 제공된다. 보통 상기 반도체 패키지는 인쇄회로기판(Printed Circuit Board:PCB)과 같은 회로 기판과 상기 회로 기판의 칩 실장영역에 실장된 집적회로 칩을 구비한 구조를 갖는다. 상기 회로 기판으로는 세라믹 그린 시트들을 적층 및 소성 등의 과정을 수행하여 제조된 세라믹 기판이 사용될 수 있다. 상기 회로 기판의 표면에는 외부 회로 배선이 형성된다. 상기 외부 회로 배선은 포토 솔더 레지스트(Photo Solder Resist:PSR)와 같은 보호층에 의해, 소정의 접속 단자가 형성되는 영역을 제외한 나머지 영역이 덮혀 외부 환경으로부터 보호될 수 있다.

또한, 상기 회로 기판과 상기 집적회로 칩 사이에는 하부 충진재(underfill, 이하 '언더필'이라 함)가 구비될 수 있다. 상기 언더필은 상기 회로 기판과 상기 집적회로 칩의 열팽창계수의 차이에 의한 반도체 패키지의 접합 신뢰성이 낮아지는 것을 보강해주고, 상기 접속 솔더를 외부 환경으로부터 보호하기 위한 것일 수 있다. 보통 상기 언더필은 상기 회로 기판과 상기 집적회로 칩 사이에 언더필의 형성을 위한 에폭시 수지와 같은 절연물질을 주입한 이후에, 열처리하여 형성될 수 있다. 또는, 상기 언더필은 상기 회로 기판의 칩 실장영역에 상기 절연물질을 도포한 이후에, 상기 집적회로 칩을 상기 칩 실장영역에 접합하고, 열처리하여 형성될 수 있다.

최근 반도체 패키지의 고집적화에 의해, 상기 회로기판과 상기 집적회로 칩 사이의 간격이 축소되는 추세에 있으며, 이에 대응하여, 상기 언더필 또한 정확하고 효과적으로 형성하기 위한 기술이 요구된다. 그러나, 상기 회로기판과 상기 집적회로 칩의 간격이 극도로 감소하는 경우, 상기 언더필을 효과적으로 형성하기 어려워, 언더필 내에 보이드(void)가 발생하거나, 상기 언더필이 상기 회로기판과 상기 집적회로 칩 사이 공간으로부터 벗어나는 현상이 발생된다. 또한, 상기 회로기판과 상기 집적회로 칩의 간격을 축소시키기 위해서는, 상기 언더필과 함께, 상기 칩 실장영역에 구비된 상기 솔더 레지스트층 및 접속 솔더의 두께 또한 고려되어야 하는 것으로, 기존의 반도체 패키지의 구조로는 더 이상 상기 회로기판가 상기 집적회로 칩 사이의 간격을 축소하는 것에 한계가 있다.

본 발명이 해결하고자 하는 과제는 집적도를 향상시킨 구조의 반도체 패키지를 제공하는 것에 있다.

본 발명이 해결하고자 하는 과제는 하부 충진재 형성 효율을 향상시킬 수 있는 구조를 갖는 반도체 패키지를 제공하는 것에 있다.

본 발명이 해결하고자 하는 과제는 반도체 패키지의 집적도를 향상시킬 수 있는 반도체 패키지의 제조 방법을 제공하는 것에 있다.

본 발명이 해결하고자 하는 과제는 하부 충진재의 형성 효율을 향상시킬 수 있는 반도체 패키지의 제조 방법을 제공하는 것에 있다.

본 발명에 따른 반도체 패키지는 반도체 집적회로 칩, 상기 집적회로 칩이 실장되는 칩 실장영역을 가지며, 외부 회로 배선 및 상기 외부 회로 배선을 덮는 솔더 레지스트 패턴을 구비한 회로 기판, 그리고 상기 회로 기판과 상기 집적회로 칩 사이의 상기 칩 실장영역에 배치된 언더필을 포함하되, 상기 솔더 레지스트 패턴은 상기 칩 실장영역에 배치된 제1 레지스트 패턴 및 상기 칩 실장영역의 외측에서 상기 언더필을 둘러싸며, 제1 레지스트 패턴에 비해 두꺼운 두께를 갖는 제2 레지스트 패턴을 포함한다.

본 발명의 실시예에 따르면, 상기 제2 레지스트 패턴은 상기 언더필이 상기 칩 실장영역을 벗어나는 것을 방지하는 방지턱으로 사용될 수 있다.

본 발명의 실시예에 따르면, 상기 회로 기판에 대향되는 상기 집적회로 칩의 접합면은 상기 제2 레지스트 패턴의 상부면에 비해 같거나 낮은 높이를 가질 수 있다.

본 발명에 따른 반도체 패키지의 제조 방법은 접속 솔더가 형성된 접속면을 갖는 집적회로 칩을 준비하는 단계, 코어 기판에 형성된 외부 회로 배선, 그리고 상기 외부 회로 배선을 노출시키는 솔더 레지스트 패턴을 구비한 회로 기판을 준비하는 단계, 그리고 상기 접속 솔더를 상기 외부 회로 배선에 접속하여, 상기 회로 기판의 칩 실장영역에 상기 집적회로 칩을 접합시키는 단계를 포함하되, 상기 솔더 레지스트 패턴을 형성하는 단계는 상기 칩 실장영역에 제1 레지스트 패턴을 형성하는 단계 및 상기 칩 실장영역의 외측에서 상기 언더필을 둘러싸며, 제1 레지스트 패턴에 비해 두꺼운 두께를 갖는 제2 레지스트 패턴을 형성하는 단계를 포함한다.

본 발명의 실시예에 따르면, 상기 회로 기판의 칩 실장영역에 상기 집적회로 칩을 접합시키는 단계는 상기 접속 솔더가 상기 회로 기판의 상기 칩 실장영역에 노출된 상기 외부 회로 배선 상에 접촉되도록, 상기 회로 기판과 상기 집적회로 칩을 배치시키는 단계 및 상기 접합면이 상기 제2 레지스트층의 상부면에 비해 더 낮은 높이를 갖도록 하면서, 상기 접속솔더에 열처리 공정을 수행하는 단계를 포함할 수 있다.

본 발명의 실시예에 따르면, 상기 언더필을 형성하는 단계는 상기 회로 기판에 상기 집적회로 칩을 접합시키는 단계 이전에, 상기 칩 실장영역에 언더필 형성물질을 도포하는 단계 및 상기 언더필 형성물질이 상기 회로 기판에 상기 집적회로 칩을 접합시키는 과정에서, 상기 솔더 레지스트 패턴에 의해 상기 칩 실장영역에 한정되어 경화되도록 하는 단계를 포함할 수 있다.

본 발명의 실시예에 따르면, 상기 언더필을 형성하는 단계는 상기 회로 기판에 상기 집적회로 칩을 접합시키는 단계 이후에, 상기 회로 기판과 상기 집적회로 칩 사이의 공간으로 언더필 형성물질을 주입하는 단계를 포함할 수 있다.

본 발명의 실시예에 따르면, 상기 회로 기판을 준비하는 단계는 상기 코어 기판에 제1 솔더 레지스트막을 형성하는 단계, 상기 외부 회로 배선에 대응되는 영역을 제외한 영역의 상기 제1 솔더 레지스트막을 경화시키는 단계, 상기 제1 솔더 레지스트막을 덮도록 상기 코어 기판에 제2 솔더 레지스트막을 형성하는 단계, 상기 칩 비실장영역 상의 제2 솔더 레지스트막을 경화시키는 단계, 그리고 상기 제1 및 제2 솔더 레지스트막의 비경화된 부분을 제거시키는 단계를 포함할 수 있다.

본 발명의 실시예에 따르면, 상기 제1 및 제2 솔더 레지스막을 경화시키는 단계는 마스크들을 이용한 노광 공정을 수행하여 이루어지고, 상기 제1 및 제2 솔더 레지스트막 부분을 제거하는 단계는 상기 노광 공정에 의해 비경화된 부분을 현상하는 현상공정을 수행하여 이루어질 수 있다.

본 발명에 따른 반도체 패키지는 칩 실장영역과 칩 비실장영역을 가지며 외부 회로 배선이 형성된 회로 기판, 상기 칩 실장영역에 비해 상기 칩 비실장영역에서의 두께가 더 두꺼운 구조의 솔더 레지스트 패턴, 상기 칩 실장영역에 실장된 집적회로 칩, 그리고 상기 회로 기판과 상기 집적회로 칩 사이의 상기 칩 실장영역에 제공된 언더필을 포함할 수 있다. 여기서, 상기 솔더 레지스트 패턴은 상기 칩 비실장영역에 비해, 상기 칩 실장영역에서 더 얇은 두께를 갖도록 제공되므로, 상기 집적회로 칩은 상기 회로 기판에 대해 더욱 더 밀착되어 배치될 수 있다. 이에 따라, 상기와 같은 구조의 반도체 패키지는 상기 회로 기판과 상기 집적회로 칩의 간격을 최소화함으로써, 집적도가 향상된 구조를 가질 수 있다.

본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 칩 실장영역 및 칩 비실장영역을 가지며 외부 회로 배선이 형성된 회로 기판을 제조하는 단계, 상기 칩 실장영역에 비해 상기 칩 비실장영역에서의 두께가 더 두꺼운 구조의 솔더 레지스트 패턴을 상기 회로 기판에 형성하는 단계, 상기 솔더 레지스트 패턴에 의해 상기 언더필을 상기 칩 실장영역에 한정시키면서, 상기 회로 기판과 전자 부품을 접합하는 단계를 포함할 수 있다. 여기서, 상기 회로 기판과 상기 전자 부품을 접합하는 단계는 상대적으로 얇은 두께를 갖는 칩 실장영역에서의 상기 솔더 레지스트 패턴에 대응하여, 상기 전자 부품을 상기 회로 기판에 더욱 더 밀착시켜 배치되도록 할 수 있다. 이에 따라, 상기 반도체 패키지의 제조 방법은 상기 회로 기판과 상기 집적회로 칩사이의 공간을 최소화함으로써, 집적도를 향상시킨 반도체 패키지를 제조할 수 있다.

또한, 상기 회로 기판과 상기 전자 부품을 접합하는 과정에서, 상기 칩 실장영역에 도포된 언더필 형성 물질은 상기 솔더 레지스트 패턴에 의해 상기 칩 실장영역으로부터 벗어나는 것이 방지될 수 있다. 이에 따라, 상기 반도체 패키지의 제조 방법은 언더필을 정밀하고 효과적으로 형성시킬 수 있어, 반도체 패키지의 신뢰성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 평면도이다
도 2는 도 1에 도시된 I-I'선을 따라 절단한 모습을 보여주는 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 순서도이다.
도 4 내지 도 9는 본 발명의 실시예에 따른 반도체 패키지의 제조 과정을 설명하기 위한 도면들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 그 제조 방법에 대해 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 평면도이고, 도 2는 도 1에 도시된 I-I'선을 따라 절단한 모습을 보여주는 단면도이다.

도 1 및 도 2를 참조하면, 반도체 패키지(100)는 서로 접합된 회로 기판(110), 전자 부품(130), 그리고 상기 회로 기판(110)과 상기 전자 부품(130) 사이에 구비된 하부 충진재(underfill, 이하, '언더필'이라 함:142)을 포함할 수 있다.

상기 회로 기판(110)은 상기 전자 부품(130)과 전기적인 신호를 전달받는 회로 배선을 갖는 기판일 수 있다. 예컨대, 상기 회로 기판(110)은 다양한 종류의 인쇄회로기판(Printed Circuit Board:PCB) 중 어느 하나일 수 있다. 일 예로서, 상기 회로 기판(110)은 복수의 세라믹 그린 시트들이 적층된 구조를 갖는 코어 기판(112)을 포함할 수 있다. 상기 코어 기판(112)은 내부 회로 배선, 상기 내부 회로 배선에 선택적으로 연결된 도전성 비아(conductive via), 그리고 상기 내부 회로 배선 및 상기 도전성 비아에 전기적으로 연결된 외부 회로 배선(114)을 포함할 수 있다. 또한, 상기 회로 기판(110)은 상기 회로 기판(110)을 외부 전자 장치(미도시됨)에 전기적으로 접속시키기 위한 외부 접속 단자(116)를 더 포함할 수 있다.

상기 회로 기판(110)은 상기 전자 부품(130)이 실장되는 칩 실장영역(a) 및 상기 칩 칩 실장영역(a)의 외곽에 배치되며, 상기 전자 부품(130)이 실장되지 않는 칩 비실장영역(b)을 가질 수 있다. 상기 칩 실장영역(a)은 상기 회로 기판(110)의 대체로 중앙 영역에 위치되며, 상기 칩 비실장영역(b)은 상기 중앙 영역을 둘러싸는 가장자리 영역에 위치될 수 있다. 이에 따라, 상기 칩 실장영역(a)은 대체로 상기 전자 부품(130)의 형상에 대체로 대응되며, 상기 칩 비실장영역(b)은 상기 칩 실장영역(a)을 둘러싸는 링(ring) 형상을 가질 수 있다.

상기 전자 부품(130)는 집적회로 칩(132) 및 접속 솔더(134)를 포함할 수 있다. 상기 집적회로 칩(132)은 상기 회로 기판(110)의 칩 실장영역(a)에 접합될 수 있다. 상기 집적회로 칩(132)은 상기 회로 기판(110)의 대향되는 접합면(132a)을 가질 수 있으며, 상기 접속 솔더(134)는 상기 접합면(132a)에 복수가 구비될 수 있다. 여기서, 일반적인 집적회로 칩은 사각형의 구조를 가지므로, 상기 칩 실장영역(a)은 대체로 사각형의 형태를 가지고, 상기 칩 비실장영역(b)은 상기 칩 실장영역(a)을 둘러싸는 상기 사각의 링(ring) 형상을 가질 수 있다.

한편, 상기 회로 기판(110)은 상기 외부 회로 배선(114)이 선택적으로 노출되도록, 상기 코어 기판(112)의 표면을 덮는 솔더 레지스트 패턴(120)을 포함할 수 있다. 상기 솔더 레지스트 패턴(120)은 상기 칩 실장영역(a)에 비해, 상기 칩 비실장영역(b)에서 더 두꺼운 두께를 갖는 구조를 가질 수 있다. 예컨대, 상기 솔더 레지스트 패턴(120)은 상기 칩 실장영역(a)에 배치되는 제1 레지스트 패턴(122a) 및 상기 칩 비실장영역(b)에 배치되며, 상기 제1 레지스트 패턴(122a)에 비해 두꺼운 두께를 갖는 제2 레지스트 패턴(124a)을 포함할 수 있다. 상기 제2 레지스트 패턴(124a)은 상기 제1 레지스트 패턴(122a) 상에 레지스트 막(126)을 더 구비한 구조를 가질 수 있다. 예컨대, 상기 제2 레지스트 패턴(124a)은 상기 칩 비실장영역(b)의 상기 제1 레지스트 패턴(122a) 상에 레지스트 막(125)을 더 적층한 구조를 가질 수 있다. 이에 따라, 상기 제2 레지스트 패턴(124a)은 상기 제1 레지스트 패턴(122a)에 비해 상기 레지스트 막(125)의 두께만큼 더 두꺼운 두께를 가질 수 있다. 상기와 같은 레지스트 막(125)은 적어도 하나 이상이 상기 제1 레지스트 패턴(122a) 상에 형성될 수 있으며, 그 두께 및 층수 등은 다양하게 조절될 수 있다.

상기와 같이, 상기 칩 실장영역(a)과 상기 칩 비실장영역(b)에 따라 서로 상이한 두께로 제공된 솔더 레지스트 패턴(120)의 구조에 의해, 상기 제1 및 제2 레지스트 패턴(122a, 124a)의 경계에는 단차가 형성될 수 있다. 이에 따라, 상기 제2 레지스트 패턴(124a)은 상기 칩 비실장영역(b) 상에서 상기 언더필(142)을 둘러싸는 구조를 가질 수 있다. 상기와 같은 구조의 제2 레지스트 패턴(124a)은 상기 언더필(142)의 형성 공정시, 상기 언더필(142)이 상기 칩 실장영역(a)으로부터 벗어나는 것을 방지하는 방지턱으로 사용될 수 있다. 상기 솔더 레지스트 패턴(120)이 상기 방지턱으로 사용되는 구체적인 과정은 후술하겠다.

또한, 상기 도 2에 도시된 바와 같이, 상기 집적회로 칩(132)의 접합면(132a)의 높이는 상기 제2 레지스트 패턴(124a)의 상부면에 비해 같거나 낮도록 제공될 수 있다. 즉, 상기 솔더 레지스트 패턴(120)은 상기 칩 실장영역(a)에서 더 얇은 두께를 갖는 구조를 가지므로, 상기 집적회로 칩(132)은 상기 얇아진 두께만큼에 대응하여, 상기 회로 기판(110)에 더욱 더 밀착되어 배치될 수 있다. 이 경우, 상기 집적회로 칩(132)의 상기 접합면(132a)은 상기 제2 레지스트 패턴(124a)의 상부면과 동일한 높이로 제공되거나, 상기 회로 기판(110)에 더 인접하도록 배치될 수 있다.

상술한 바와 같이, 본 발명의 실시예에 따른 반도체 패키지(100)는 칩 실장영역(a)과 칩 비실장영역(b)을 가지며 외부 회로 배선(114)이 형성된 회로 기판(110), 상기 칩 실장영역(a)에 비해 상기 칩 비실장영역(b)에서의 두께가 더 두꺼운 구조의 솔더 레지스트 패턴(120), 상기 칩 실장영역(a)에 실장된 집적회로 칩(132), 그리고 상기 회로 기판(110)과 상기 집적회로 칩(132) 사이의 상기 칩 실장영역(a)에 제공된 언더필(142)을 포함할 수 있다. 여기서, 상기 솔더 레지스트 패턴(120)은 상기 칩 비실장영역(b)에 비해, 상기 칩 실장영역(a)에서 더 얇은 두께를 갖는 구조를 가지므로, 상기 집적회로 칩(130)은 상기 회로 기판(110)에 대해 더욱 더 밀착되어 배치될 수 있다. 이에 따라, 상기와 같은 구조의 반도체 패키지(100)는 상기 회로 기판(110)과 상기 집적회로 칩(132)의 간격을 최소화함으로써, 집적도가 향상된 구조를 가질 수 있다.

계속해서, 앞서 살펴본 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 상세히 설명한다. 여기서, 상술한 반도체 패키지(100)에 대해 중복되는 설명은 생략하거나 간소화할 수 있다.

도 3은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 순서도이고, 도 4 내지 도 9는 본 발명의 실시예에 따른 반도체 패키지의 제조 과정을 설명하기 위한 도면들이다.

도 3 및 도 4를 참조하면, 코어 기판(112)을 준비할 수 있다(S110). 예컨대, 상기 코어 기판(112)을 준비하는 단계는 세라믹 기판 적층체를 제조하는 단계 및 상기 세라믹 기판 적층체에 도전성 비아 및 상기 도전성 비아(미도시됨)에 전기적으로 연결되는 외부 회로 배선(114)을 형성하는 단계를 포함할 수 있다. 상기 세라믹 기판 적층체를 형성하는 단계는 내부 회로 배선이 형성된 복수의 세라믹 그린 시트들을 적층 및 소성하여 이루어질 수 있다. 상기 외부 회로 배선(114)을 형성하는 단계는 소정의 도금 공정을 수행하여, 상기 세라믹 기판 적층체의 표면에 동도금 패턴을 형성하여 이루어질 수 있다. 한편, 상기 회로 기판(110)은 칩 실장영역(a) 및 칩 비실장영역(b)을 포함할 수 있다.

도 3, 그리고 도 5 내지 도 7을 참조하면, 코어 기판(112)에 칩 실장영역(a)에 비해 칩 비실장영역(b)에서 더 두꺼운 두께를 갖는 솔더 레지스트 패턴(120)을 형성할 수 있다(S120). 예컨대, 상기 솔더 레지스트 패턴(120)을 형성하는 단계는 제1 노광 공정 및 제2 노광 공정을 포함할 수 있다. 보다 구체적으로, 상기 제1 노과 공정은 도 5에 도시된 바와 같이, 상기 코어 기판(112)에 제1 솔더 레지스트막(122)을 형성하는 단계 및 상기 제1 솔더 레지스트막(122)을 선택적으로 노광하는 단계를 포함할 수 있다. 상기 제1 솔더 레지스트막(122)을 노광하는 단계는 제1 마스크(M1)를 준비하는 단계 및 상기 제1 마스크(M1)를 이용하여, 상기 코어 기판(112)의 전면에 형성된 외부 회로 배선(114)에 대향되는 영역을 제외한 나머지 영역에 대해 선택적으로 광(20)을 조사하는 단계를 포함할 수 있다. 상기 광(20)을 조사받은 영역의 상기 제1 솔더 레지스트막(122)은 상기 광(20)을 조사받지 않은 영역에 비해, 상대적으로 경화될 수 있다.

상기 제2 노광 공정은 도 6에 도시된 바와 같이, 상기 코어 기판(112)의 제1 솔더 레지스트막(122)을 덮는 제2 솔더 레지스트막(124)을 형성하는 단계, 제2 마스크(M2)를 이용하여 상기 코어 기판(112) 전면의 상기 비실장영역(b)에 대해 선택적으로 광(20)을 조사하는 단계, 그리고 제3 마스트(M3)를 이용하여 상기 코어 기판(112) 배면에 형성된 상기 외부 회로 배선(114)에 대응되는 영역에 선택적으로 광(20)을 조사하는 단계를 포함할 수 있다. 상기 광(20)을 조사받은 영역의 상기 제2 솔더 레지스트막(124)은 상대적으로 경화될 수 있다.

그 후, 도 7에 도시된 바와 같이, 상기 코어 기판(112)에 대해 소정의 현상 공정을 수행함으로써, 상기 제1 및 제2 솔더 레지스트막(122, 124)의 비경화된 부분을 제거할 수 있다. 이에 따라, 상기 칩 실장영역(a)에는 제1 레지스트 패턴(122a)이 형성되고, 상기 칩 비실장영역(b)에는 상기 제1 레지스트 패턴(122a)에 비해 두꺼운 두께를 갖는 제2 레지스트 패턴(124a)이 형성될 수 있다. 결과적으로, 상기 코어 기판(112)의 전면에 상기 외부 회로 배선(114)을 노출시키며, 상기 칩 실장영역(a)에 비해 상기 칩 비실장영역(b)에서 더 두꺼운 구조의 솔더 레지스트 패턴(120)을 구비하는 회로 기판(110)이 제조될 수 있다.

도 3 및 도 8을 참조하면, 회로 기판(110)의 칩 실장영역(a) 상에 언더필 형성 물질(140)을 도포할 수 있다(S130). 상기 언더필 형성 물질(140)을 도포하는 단계는 상기 칩 실장영역(a) 상에 절연성 물질을 도포하는 단계를 포함할 수 있다. 상기 절연성 물질로는 에폭시 수지 등의 수지 계열 물질이 사용될 수 있다. 여기서, 도포된 절연성 물질은 상기 솔더 레지스트 패턴(120)에 의해 상기 칩 실장영역(a)에 한정되어 도포될 수 있다. 예컨대, 상기 솔더 레지스트 패턴(120)은 제1 및 제2 레지스트 패턴들(122a, 124a)의 경계에 단차가 형성되며, 상기 단차에 의해 상기 절연성 물질은 상기 칩 실장영역(a)에 한정되어 제공될 수 있다.

도 3 및 도 9를 참조하면, 솔더 레지스트 패턴(120)에 의해 언더필 형성 물질(도8의 140)을 칩 실장영역(a)에 한정시키면서, 회로 기판(110)과 전자 부품(130)을 접합할 수 있다(S140). 예컨대, 상기 회로 기판(110)과 상기 전자 부품(130)을 접합하는 단계는 접속 솔더(134)가 형성된 접합면(132a)을 갖는 반도체 집적회로 칩(132)을 준비하는 단계, 상기 회로 기판(110)의 칩 실장영역(a)에 노출된 외부 회로 배선(120) 상에 상기 접속 솔더(134)가 접촉되도록 상기 회로 기판(110)과 상기 집적회로 칩(132)을 배치시키는 단계, 그리고 열처리 공정을 수행하여 상기 접속 솔더(134)를 상기 외부 회로 배선(120)에 접합시키는 단계를 포함할 수 있다. 이 과정에서, 상기 언더필 형성 물질(140)은 상기 솔더 레지스트 패턴(120)에 제공된 단차에 의해, 상기 칩 실장영역(a)으로부터 벗어나는 것이 방지될 수 있다. 이에 따라, 상기 칩 실장영역(a)에 의해 그 외곽 형상이 정의되는 언더필(142)을 구비하며, 상기 접속 솔더(132)를 개재하여 서로 접합된 상기 회로 기판(110)과 상기 전자 부품(130)을 구비하는 반도체 패키지(100)가 제조될 수 있다.

여기서, 상술한 실시예에서는 상기 언더필 형성 물질(140)은 상기 칩 실장영역(a)에 도포하고, 상기 회로기판(110)에 상기 집적회로 칩(130)을 실장한 이후에, 상기 언더필 형성 물질(140)을 경화시켜, 상기 언더필(142)을 형성하는 경우를 예로 들어 설명하였으나, 상기 언더필(142)은 다양한 방식으로 형성될 수 있다. 예컨대, 다른 실시예로서, 상기 언더필(142)은 상기 회로기판(110)에 상기 집적회로 칩(130)을 실장한 이후에, 상기 회로기판(110)과 상기 집적회로 칩(130) 사이의 공간으로, 상기 언더필 형성 물질(140)을 주입시켜, 이를 경화시킴으로써 형성될 수도 있다.

한편, 상기 집적회로 칩(132)을 상기 회로 기판(110)에 접합시키는 단계는 상기 집적회로 칩(132)의 접합면(132a)이 상기 솔더 레지스트 패턴(120)의 제2 레지스트 패턴(124a)의 상부면에 비해, 같거나 낮은 높이를 갖도록, 수행될 수 있다. 예컨대, 상기 회로 기판(110)의 상기 솔더 레지스트 패턴(120)은 상기 칩 실장영역(a)에서의 두께가 더 얇은 구조를 가지므로, 이에 따라, 상기 집적회로 칩(132)을 상기 회로 기판(110)에 더욱 더 밀착하여 배치시킬 수 있다.

상술한 바와 같이, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 칩 실장영역(a) 및 칩 비실장영역(b)을 가지며 외부 회로 배선(114)이 형성된 회로 기판(110)을 제조하는 단계, 상기 칩 실장영역(a)에 비해 상기 칩 비실장영역(b)에서의 두께가 더 두꺼운 구조의 솔더 레지스트 패턴(120)을 상기 회로 기판(110)에 형성하는 단계, 상기 솔더 레지스트 패턴(120)에 의해 상기 칩 실장영역(a)에 한정시키면서, 상기 회로 기판(110)과 전자 부품(130)을 접합하는 단계를 포함할 수 있다. 여기서, 상기 회로 기판(110)과 상기 전자 부품(130)을 접합하는 단계는 상대적으로 얇은 두께를 갖는 칩 실장영역(a)에서의 상기 솔더 레지스트 패턴(120)에 대응하여, 상기 전자 부품(130)을 상기 회로 기판(110)에 더욱 더 밀착시켜 배치되도록 할 수 있다. 이에 따라, 상기 반도체 패키지의 제조 방법은 상기 회로 기판(110)과 상기 집적회로 칩(132) 사이의 공간을 최소화함으로써, 집적도를 향상시킨 반도체 패키지(100)를 제조할 수 있다.

또한, 상기 회로 기판(110)과 상기 전자 부품(130)을 접합하는 과정에서, 상기 칩 실장영역(a)에 도포된 언더필 형성 물질(140)은 상기 솔더 레지스트 패턴(120)에 의해 상기 칩 실장영역(a)으로부터 벗어나는 것이 방지될 수 있다. 이에 따라, 상기 반도체 패키지의 제조 방법은 언더필(142)을 정밀하고 효과적으로 형성시킬 수 있어, 반도체 패키지의 신뢰성을 향상시킬 수 있다.

이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 단계으로 해석되어야 한다.

100 : 반도체 패키지
110 : 회로 기판
112 : 세라믹 기판 적층체
114 : 외부 접속 단자
116 : 외부 회로 배선
120 : 솔더 레지스트층
122 : 제1 레지스트
124 : 제2 레지스트
130 : 집적회로 칩
132 : 접합면
134 : 접합 솔더
140 : 언더필

Claims

반도체 집적회로 칩;
상기 집적회로 칩이 실장되는 칩 실장영역을 가지며, 외부 회로 배선 및 상기 외부 회로 배선을 덮는 솔더 레지스트 패턴을 구비한 회로 기판; 및
상기 회로 기판과 상기 집적회로 칩 사이의 상기 칩 실장영역에 배치된 언더필을 포함하되,
상기 솔더 레지스트 패턴은:
상기 칩 실장영역에 배치된 제1 레지스트 패턴; 및
상기 칩 실장영역의 외측에서 상기 언더필을 둘러싸며, 제1 레지스트 패턴에 비해 두꺼운 두께를 갖는 제2 레지스트 패턴을 포함하는 반도체 패키지.
제 1 항에 있어서,
상기 제2 레지스트 패턴은 상기 언더필이 상기 칩 실장영역을 벗어나는 것을 방지하는 방지턱으로 사용되는 반도체 패키지.
제 1 항에 있어서,
상기 회로 기판에 대향되는 상기 집적회로 칩의 접합면은 상기 제2 레지스트 패턴의 상부면에 비해 같거나 낮은 높이를 갖는 반도체 패키지.
접속 솔더가 형성된 접속면을 갖는 집적회로 칩을 준비하는 단계;
코어 기판에 형성된 외부 회로 배선, 그리고 상기 외부 회로 배선을 노출시키는 솔더 레지스트 패턴을 구비한 회로 기판을 준비하는 단계; 및
상기 접속 솔더를 상기 외부 회로 배선에 접속하여, 상기 회로 기판의 칩 실장영역에 상기 집적회로 칩을 접합시키는 단계를 포함하되,
상기 솔더 레지스트 패턴을 형성하는 단계는:
상기 칩 실장영역에 제1 레지스트 패턴을 형성하는 단계; 및
상기 칩 실장영역의 외측에서 상기 언더필을 둘러싸며, 제1 레지스트 패턴에 비해 두꺼운 두께를 갖는 제2 레지스트 패턴을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
제 4 항에 있어서,
상기 제2 레지스트 패턴은 상기 언더필이 상기 칩 실장영역을 벗어나는 것을 방지하는 방지턱으로 사용되는 반도체 패키지의 제조 방법.
제 4 항에 있어서,
상기 회로 기판의 칩 실장영역에 상기 집적회로 칩을 접합시키는 단계는:
상기 접속 솔더가 상기 회로 기판의 상기 칩 실장영역에 노출된 상기 외부 회로 배선 상에 접촉되도록, 상기 회로 기판과 상기 집적회로 칩을 배치시키는 단계; 및
상기 접합면이 상기 제2 레지스트층의 상부면에 비해 더 낮은 높이를 갖도록 하면서, 상기 접속솔더에 열처리 공정을 수행하는 단계를 포함하는 반도체 패키지의 제조 방법.
제 4 항에 있어서,
상기 언더필을 형성하는 단계는:
상기 회로 기판에 상기 집적회로 칩을 접합시키는 단계 이전에, 상기 칩 실장영역에 언더필 형성물질을 도포하는 단계; 및
상기 언더필 형성물질이 상기 회로 기판에 상기 집적회로 칩을 접합시키는 과정에서, 상기 솔더 레지스트 패턴에 의해 상기 칩 실장영역에 한정되어 경화되도록 하는 단계를 포함하는 반도체 패키지의 제조 방법.
제 4 항에 있어서,
상기 언더필을 형성하는 단계는:
상기 회로 기판에 상기 집적회로 칩을 접합시키는 단계 이후에, 상기 회로 기판과 상기 집적회로 칩 사이의 공간으로 언더필 형성물질을 주입하는 단계를 포함하는 반도체 패키지의 제조 방법.
제 4 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 회로 기판을 준비하는 단계는:
상기 코어 기판에 제1 솔더 레지스트막을 형성하는 단계;
상기 외부 회로 배선에 대응되는 영역을 제외한 영역의 상기 제1 솔더 레지스트막을 경화시키는 단계;
상기 제1 솔더 레지스트막을 덮도록 상기 코어 기판에 제2 솔더 레지스트막을 형성하는 단계;
상기 칩 비실장영역 상의 제2 솔더 레지스트막을 경화시키는 단계; 및
상기 제1 및 제2 솔더 레지스트막의 비경화된 부분을 제거시키는 단계를 포함하는 반도체 패키지의 제조 방법.
제 9 항에 있어서,
상기 제1 및 제2 솔더 레지스막을 경화시키는 단계는 마스크들을 이용한 노광 공정을 수행하여 이루어지고,
상기 제1 및 제2 솔더 레지스트막 부분을 제거하는 단계는 상기 노광 공정에 의해 비경화된 부분을 현상하는 현상공정을 수행하여 이루어지는 반도체 패키지의 제조 방법.