[go: up one dir, main page]

KR101117155B1 - 임베디드 기판 제조방법 - Google Patents

임베디드 기판 제조방법 Download PDF

Info

Publication number
KR101117155B1
KR101117155B1 KR1020100063595A KR20100063595A KR101117155B1 KR 101117155 B1 KR101117155 B1 KR 101117155B1 KR 1020100063595 A KR1020100063595 A KR 1020100063595A KR 20100063595 A KR20100063595 A KR 20100063595A KR 101117155 B1 KR101117155 B1 KR 101117155B1
Authority
KR
South Korea
Prior art keywords
insulator
cavity
chip
embedded
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020100063595A
Other languages
English (en)
Other versions
KR20120002868A (ko
Inventor
황순욱
조영웅
윤경로
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020100063595A priority Critical patent/KR101117155B1/ko
Priority to US12/963,346 priority patent/US20120003793A1/en
Priority to JP2011011900A priority patent/JP2012015484A/ja
Publication of KR20120002868A publication Critical patent/KR20120002868A/ko
Application granted granted Critical
Publication of KR101117155B1 publication Critical patent/KR101117155B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

임베디드 기판 제조방법이 개시된다. 상기 임베디드 기판 제조방법은 양면에 패턴이 형성되고 상하부가 관통되는 캐비티가 형성되는 코어기판; 상기 캐비티에 내장되는 칩; 및 상기 패턴을 보호하도록 상기 코어기판의 양면에 각각 구비되는 제1, 제2 절연체를 포함하는 임베디드 기판 제조방법에 있어서, 상기 코어기판을 준비하는 단계; 상기 캐비티의 하측을 차폐하도록 상기 코어기판의 하면에 상기 제1 절연체를 라미네이션하는 단계; 상기 캐비티로 노출되는 상기 제1 절연체에 접착층을 형성하는 단계; 상기 접착층에 상기 칩을 접착시켜, 상기 캐비티에 상기 칩을 내장하는 단계; 및 상기 코어기판의 상면에 상기 제2 절연체를 라미네이션하는 단계를 포함한다.

Description

임베디드 기판 제조방법{METHOD FOR MANUFACTURING EMBEDDED SUBSTRATE}
본 발명은 임베디드 기판 제조방법에 관한 것이다.
임베디드 기판과 같은 패키지는, 칩(chip) 제조업체에서 소자를 직접 기판에 내장하는 방법이 경박단소화 추세에 맞추어 활발히 진행되고 있다. 업체마다 각기 다른 규격의 소자를 내장하는 공정을 개발하고 있으며, 이때 소자를 내장하는 공법 또한 다양하게 시도되고 있다.
소자가 내장된 임베디드 기판 제조 방법에 있어서, 많이 사용되는 방법 중 캐비티(cavity) 공법이 있다. 캐비티 공정은 CCL(Copper Clad Laminated)에 캐비티를 형성하고, CCL의 하면에 접착필름을 부착하여 CCL의 하면을 커버하고, 소자를 안착시킨다. 그 다음, CCL의 상면에 절연체를 적층하여 소자를 커버하고, 접착필름을 제거한 다음, CCL의 하면에도 절연체를 적층한다. 그리고 나서, 각각의 절연체에 비아 및 패턴을 형성함으로써 소자가 내장된 임베디드 기판을 제조한다.
이러한 경우, 임베디드 기판의 직접적인 구성이 아닌 접착필름을 사용하게 됨으로써 불필요한 공정을 수행하여야 하며 불필요한 자재를 사용하게 되어 생산성이 떨어질 수 있다. 또한, 접착필름을 부착한 후 제거할 때, 접착필름의 끈적임 때문에 제거가 용이하지 않을 뿐 더러, 패턴에 접착필름의 이물질이 남게 되어 임베디드 기판의 불량생산을 발생시킬 수 있다.
본 발명은 공정을 간소화시킬 수 있으며 재료를 절감할 수 있는 임베디드 기판 제조방법을 제공하는 것이다.
또한, 본 발명은 패턴에 이물질이 남게되는 것을 원천적으로 제거하는 임베디드 기판 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 양면에 패턴이 형성되고 상하부가 관통되는 캐비티가 형성되는 코어기판; 상기 캐비티에 내장되는 칩; 및 상기 패턴을 보호하도록 상기 코어기판의 양면에 각각 구비되는 제1, 제2 절연체를 포함하는 임베디드 기판 제조방법에 있어서, 상기 코어기판을 준비하는 단계; 상기 캐비티의 하측을 차폐하도록 상기 코어기판의 하면에 상기 제1 절연체를 라미네이션하는 단계; 상기 캐비티로 노출되는 상기 제1 절연체에 접착층을 형성하는 단계; 상기 접착층에 상기 칩을 접착시켜, 상기 캐비티에 상기 칩을 내장하는 단계; 및 상기 코어기판의 상면에 상기 제2 절연체를 라미네이션하는 단계를 포함하는 임베디드 기판 제조방법이 제공된다.
또한, 상기 코어기판은 금속을 포함하는 재질로 이루어질 수 있다.
또한, 상기 제1 절연체를 라미네이션하는 단계와, 상기 제2 절연체를 라미네이션하는 단계에서 상기 제1 절연체와 상기 제2 절연체가 상기 캐비티로 유입- 이때, 상기 제1 절연체와 상기 제2 절연체는 반경화 상태로 이루어짐-될 수 있다.
또한, 상기 접착층은 에폭시 수지를 포함하여 이루어질 수 있다.
또한, 상기 칩을 내장하는 단계 이후, 상기 칩을 고정하도록 상기 에폭시를 큐어링(curing)하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 공정을 간소화시킬 수 있고, 재료를 절감할 수 있으므로, 임베디드 기판 제조의 생산성을 증대시킬 수 있다.
또한, 본 발명의 실시예에 따르면, 패턴에 접착필름의 이물질이 발생되는 것을 원척적으로 차단함으로써, 임베디드 기판의 불량생산을 감소시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 임베디드 기판 제조방법을 도시한 순서도.
도 2 내지 도 6은 본 발명의 일실시예에 따른 임베디드 기판의 공정을 도시한 도면.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 임베디드 기판 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일실시예에 따른 임베디드 기판(100) 제조방법을 도시한 순서도이고, 도 2 내지 도 6은 본 발명의 일실시예에 따른 임베디드 기판(100)의 공정을 도시한 도면이다.
도 1 내지 도 6을 참조하여 임베디드 기판(100) 제조방법을 설명하도록 한다.
임베디드 기판(100)은 중심층을 형성하는 코어기판(110)과, 코어기판(110)에 내장되는 칩(140)과, 코어기판(110)의 양면을 커버하는 제1 절연체(120) 및 제2 절연체(150)를 포함한다.
이러한 임베디드 기판(100)을 제조하기 위해, 아래와 같은 공정을 수행한다.
먼저, 도 2에 도시된 바와 같이, 코어기판(110)을 준비한다(S110).
코어기판(110)은 임베디드 기판(100)의 박형화에 따른 휨 현상을 최소화하도록 강성이 부여되는 금속을 포함하는 재질로 이루어지는 메탈층(111)을 포함할 수 있다. 메탈층(111)은 동박(Copper) 등으로 이루어질 수 있으며, 이러한 메탈층(111)의 양표면에 산화층과 같은 절연층(미도시)이 형성되고 절연층에 패턴(113)이 노광 등에 의해 형성된다. 게다가, 임베디드 기판(100)의 두께를 최소화 시키도록, 메탈층(111)의 두께는 칩(140)의 두께와 동일하게 형성될 수 있다. 여기서, 동일은 설계상 제조상의 오차를 포함하는 실질적 동일을 의미한다.
그리고 메탈층(111)의 상부에서 하부로 관통되는 캐비티(115)가 형성된다. 즉, 코어기판(110)에는 칩(140)이 내장될 수 있도록 코어기판(110)에 캐비티(115)가 형성된다. 캐비티(115) 내부에는 추후 공정에 의해 칩(140)이 내장되는데, 칩(140)을 내장시키도록 충분한 공간을 형성하기 위해 칩(140)의 가로 면적보다 캐비티(115)의 가로 면적이 넓게 형성된다. 일예로, 드릴 등을 이용하여 코어기판(110)의 상부에서 하부로 관통되게 캐비티(115)가 형성된다.
코어기판(110)을 준비한 다음(S110), 도 3에 도시된 바와 같이, 코어기판(110)의 하면에 제1 절연체(120)를 라미네이션하여 캐비티(115)의 하측을 차폐한다(S120). 제1 절연체(120)는 본 실시예에 따라 제조되는 임베디드 기판(100)의 층간 절연을 위해 최종적으로 잔존하는 구성으로서, 코어기판(110)에 형성된 패턴(113)을 커버하게 된다.
이와 같이, 본 실시예에서는 최종적으로 잔존하게 될 제1 절연체(120)를 이용하여 캐비티(115)가 형성된 코어기판(110)의 하면을 바로 차폐하므로, 종래기술과 같이 접착필름을 부수적으로 사용할 필요가 없게 된다. 이로 인해,접착필름과 같은 불필요한 자재를 사용하지 않아 자재비를 절감할 수 있으며, 접착필름을 부착하고 제거하는 공정을 삭제할 수 있어 제조 공정을 단순화 시킬 수 있게 된다.
이러한, 제1 절연체(120)는 반경화 상태로 이루어진다. 반경화 상태의 제1 절연체(120)를 가압하고 경화시키는 라미네이션을 하면, 제1 절연체(120)는 캐비티(115)와 비아홀(117)로 유입됨은 물론 패턴(113)을 보호하도록 패턴(113)을 커버하게 된다. 반경화 상태의 제1 절연체(120)를 라미네이션 함으로써, 별도로 비아홀을 충진하고 경화시키는 공정을 하지 않게 되므로 공정이 간소화 되어 생산성이 좋아질 수 있다.
제1 절연체(120)를 라미네이션한 다음(S120), 도 4에 도시된 바와 같이, 캐비티(115)로 노출되는 제1 절연체(120)에 접착층(130)을 형성한다(S130). 접착층(130)은 칩(도 5의 140 참조)을 고정하기 위한 수단으로서, 에폭시 수지 등으로 이루어질 수 있다. 접착층(130)은 칩(140)을 기판에 고정시켜 칩(140)의 흔들림을 방지하며, 구조적으로 임베디드 기판(100) 내에 칩(140)이 일체로 형성되도록 한다.
다음으로, 도 5에 도시된 바와 같이, 접착층에 접착시켜 캐비티(115)에 칩(140)을 내장한다(S140).
칩(140)은 캐비티(115)에 내장된다. 이러한, 칩(140)은 소자(device)로서 임베디드 기판(100)의 두께를 최소화하기 위해 캐비티(115) 내에 내장된다. 칩(140)은 코어기판(110)과 전기적으로 연결되도록 일면에 패드(141)가 형성된다. 칩(140)의 패드(141)는 에폭시가 접착되는 칩(140)의 반대편 면에 위치되도록, 패드(141)가 형성된 칩(140)의 면이 상부가 되게 배치하여 코어기판(110)에 내장한다.
그리고 칩(140)이 코어기판(110)에 완전히 고정되도록 에폭시를 큐어링(curing)한다(S150). 즉, 코어기판(110)에 열을 가하여 에폭시를 경화시킴으로써, 제1 절연체(120)와 칩(140)이 에폭시에 의해 물리적으로 일체가 되도록 하는 것이다. 캐비티(115)에 내장된 칩(140)의 두께와 메탈층(111)의 두께는 동일하게 형성되었으므로, 에폭시가 형성된 두께만큼 캐비티(115)가 상부로 올라가게 형성되어 패드(141)는 후술되는 제2 절연체(150)를 라미네이션 하는 공정에서 제2 절연체(150)의 외부로 노출될 수 있다.
그리고 나서, 도 6에 도시된 바와 같이, 코어기판(110)의 상면에 제2 절연체(150)를 라미네이션한다(S160). 제2 절연체(150)는 제1 절연체(120)와 동일하게 반경화 상태일 수 있다. 반경화 상태의 제2 절연체(150)를 라미네이션하면, 제2 절연체(150)가 캐비티(115)와 비아홀(117)로 유입된다.
이와 같이, 제1 절연체(120)와 제2 절연체(150)가 라미네이션될 때, 칩(140)과 캐비티(115) 사이의 갭(116) 및 비아홀(117)을 메우게 되므로, 칩(140)을 안정적으로 고정시키기 위해 별도의 공정, 일 예로, 갭(116)에 별도의 액상의 물질을 충진하고 이를 경화시키는 등의 공정을 수행하지 않게 되므로 공정이 간소화될 수 있다.
그리고 도면에 도시하지는 않았으나, 제2 절연체(150)를 라미네이션한 다음으로, 4층 회로 이상의 임베디드 기판(100)을 제조하기 위해, 제1, 제2 절연체(120, 150) 상에 추가적인 빌드업 공정(build-up process)을 진행할 수도 있다.본 실시예에 따르면, 코어기판(110)을 중심으로 코어기판(110)의 양면에 대칭으로 다층패턴(113)이 형성될 수 있어, 임베디드 기판(100)이 안정적인 구조를 가지게 될 수 있다. 즉, 기판에 외력이 가해져 휨이 발생할 경우, 양면이 대칭을 이루고 있어, 외력이 일면에 집중되지 않고 양면으로 분산되므로 기판은 안정적인 구조가 될 수 있다.
이와 같은 실시예에 따른 임베디드 기판 제조방법은 접착필름을 부착하고 제거하는 공정을 수행하지 않으므로, 공정이 간소화될 수 있으며 재료를 절감할 수 있어, 임베디드 기판 제조의 생산성을 증가시킬 수 있다.
또한, 패턴에 접착필름의 이물질이 발생되는 것을 원척적으로 차단함으로써, 임베디드 기판의 불량생산을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
100: 임베디드 기판
110: 코어기판
115: 캐비티
117: 비아홀
120: 제1 절연체
140: 칩
150: 제2 절연체

Claims (5)

  1. 양면에 패턴이 형성되고 상하부가 관통되는 캐비티가 형성되는 코어기판; 상기 캐비티에 내장되며 상면에 패드가 형성된 칩; 및 상기 패턴을 보호하도록 상기 코어기판의 양면에 각각 구비되는 제1, 제2 절연체를 포함하는 임베디드 기판 제조방법에 있어서,
    상기 코어기판을 준비하는 단계;
    상기 캐비티의 하측을 차폐하도록 상기 코어기판의 하면에 상기 제1 절연체를 라미네이션하는 단계;
    상기 캐비티로 노출되는 상기 제1 절연체에 접착층을 형성하는 단계;
    상기 접착층에 상기 칩의 하면을 접착시켜, 상기 캐비티에 상기 칩을 내장하는 단계; 및
    상기 코어기판의 상면에 상기 제2 절연체를 라미네이션하는 단계를 포함하고,
    상기 패드의 표면은, 상기 코어기판의 표면보다 상측에 위치되어, 상기 제2 절연체를 라미네이션하는 단계 수행시 상기 제2 절연층의 외부로 노출되는 것을 특징으로 하는 임베디드 기판 제조방법.
  2. 제1항에 있어서,
    상기 코어기판은 금속을 포함하는 재질로 이루어지는 것을 특징으로 하는 임베디드 기판 제조방법.
  3. 제1항에 있어서,
    상기 제1 절연체를 라미네이션하는 단계와, 상기 제2 절연체를 라미네이션하는 단계에서 상기 제1 절연체와 상기 제2 절연체가 상기 캐비티로 유입- 이때, 상기 제1 절연체와 상기 제2 절연체는 반경화 상태로 이루어짐-되는 것을 특징으로 하는 임베디드 기판 제조방법.
  4. 제1항에 있어서,
    상기 접착층은 에폭시 수지를 포함하는 것을 특징으로 하는 임베디드 기판 제조방법.
  5. 제4항에 있어서,
    상기 칩을 내장하는 단계 이후,
    상기 칩을 고정하도록 상기 에폭시 수지를 큐어링(curing)하는 단계를 더 포함하는 것을 특징으로 하는 임베디드 기판 제조방법.
KR1020100063595A 2010-07-01 2010-07-01 임베디드 기판 제조방법 Expired - Fee Related KR101117155B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100063595A KR101117155B1 (ko) 2010-07-01 2010-07-01 임베디드 기판 제조방법
US12/963,346 US20120003793A1 (en) 2010-07-01 2010-12-08 Method for manufacturing embedded substrate
JP2011011900A JP2012015484A (ja) 2010-07-01 2011-01-24 エンベデッド基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100063595A KR101117155B1 (ko) 2010-07-01 2010-07-01 임베디드 기판 제조방법

Publications (2)

Publication Number Publication Date
KR20120002868A KR20120002868A (ko) 2012-01-09
KR101117155B1 true KR101117155B1 (ko) 2012-03-07

Family

ID=45400016

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100063595A Expired - Fee Related KR101117155B1 (ko) 2010-07-01 2010-07-01 임베디드 기판 제조방법

Country Status (3)

Country Link
US (1) US20120003793A1 (ko)
JP (1) JP2012015484A (ko)
KR (1) KR101117155B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6038580B2 (ja) * 2012-10-04 2016-12-07 新光電気工業株式会社 配線基板の製造方法
US9006901B2 (en) * 2013-07-19 2015-04-14 Alpha & Omega Semiconductor, Inc. Thin power device and preparation method thereof
KR101497230B1 (ko) * 2013-08-20 2015-02-27 삼성전기주식회사 전자부품 내장기판 및 전자부품 내장기판 제조방법
JP6303443B2 (ja) * 2013-11-27 2018-04-04 Tdk株式会社 Ｉｃ内蔵基板の製造方法
CN113068308A (zh) * 2021-03-29 2021-07-02 生益电子股份有限公司 一种pcb制作方法及pcb

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100832653B1 (ko) * 2007-06-08 2008-05-27 삼성전기주식회사 부품 내장형 인쇄회로기판 및 그 제조방법
KR100836651B1 (ko) 2007-01-16 2008-06-10 삼성전기주식회사 소자내장기판 및 그 제조방법
KR100859004B1 (ko) * 2007-08-22 2008-09-18 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4339739B2 (ja) * 2004-04-26 2009-10-07 太陽誘電株式会社 部品内蔵型多層基板
JP4521223B2 (ja) * 2004-05-21 2010-08-11 イビデン株式会社 プリント配線板
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
KR100788213B1 (ko) * 2006-11-21 2007-12-26 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100836651B1 (ko) 2007-01-16 2008-06-10 삼성전기주식회사 소자내장기판 및 그 제조방법
KR100832653B1 (ko) * 2007-06-08 2008-05-27 삼성전기주식회사 부품 내장형 인쇄회로기판 및 그 제조방법
KR100859004B1 (ko) * 2007-08-22 2008-09-18 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법

Also Published As

Publication number Publication date
JP2012015484A (ja) 2012-01-19
US20120003793A1 (en) 2012-01-05
KR20120002868A (ko) 2012-01-09

Similar Documents

Publication Publication Date Title
TWI387409B (zh) 內建半導體元件之印刷布線板及其製造方法
JP5001395B2 (ja) 配線板及び配線板の製造方法
US8318543B2 (en) Method of manufacturing semiconductor device
KR100792352B1 (ko) 패키지 온 패키지의 바텀기판 및 그 제조방법
US9084381B2 (en) Method for manufacturing flex-rigid wiring board
KR102139755B1 (ko) 인쇄회로기판 및 그 제조방법
US20100014265A1 (en) Flex-rigid wiring board and electronic device
US20100163290A1 (en) Printed wiring board and method for manufacturing the same
JP5989814B2 (ja) 埋め込み基板、印刷回路基板及びその製造方法
KR101056156B1 (ko) 인쇄회로기판 제조용 절연체 및 이를 이용한 전자소자 내장형 인쇄회로기판 제조방법
JP2011119502A (ja) 半導体パッケージとその製造方法
TWI405511B (zh) 具有電子部件的印刷電路板以及其製造方法
KR20130014379A (ko) 반도체장치, 이 반도체장치를 수직으로 적층한 반도체 모듈 구조 및 그 제조방법
KR102194721B1 (ko) 인쇄회로기판 및 그 제조 방법
KR101117155B1 (ko) 임베디드 기판 제조방법
TWI628982B (zh) 配線基板及其製造方法
US20130139382A1 (en) Printed circuit board having electro component and manufacturing method thereof
KR20130078107A (ko) 부품 내장형 인쇄회로기판 및 이의 제조방법
JP2019067858A (ja) プリント配線板及びその製造方法
JP5571817B2 (ja) 印刷回路基板及び印刷回路基板の製造方法
US20150181705A1 (en) Build-up insulating film, printed circuit board including embedded electronic component using the same and method for manufacturing the same
KR20130041645A (ko) 인쇄회로기판
KR101070916B1 (ko) 기판 스트립 및 반도체 패키지 제조방법
KR101609268B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR102052761B1 (ko) 칩 내장 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20100701

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20110823

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20120208

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20120209

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20120210

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20150202

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20160111

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20160111

Start annual number: 5

End annual number: 5

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20171120