KR20110121183A

KR20110121183A - 반도체 메모리 장치

Info

Publication number: KR20110121183A
Application number: KR1020100040660A
Authority: KR
Inventors: 최재원
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-04-30
Filing date: 2010-04-30
Publication date: 2011-11-07
Anticipated expiration: 2030-04-30
Also published as: KR101083676B1; CN102237133A; JP2011238328A; US8406061B2; US20110267894A1

Abstract

제1 동작구간에서 복수의 워드라인 제어전압 중 제1 워드라인 제어전압을 할당된 워드라인으로 전달하고, 제2 동작구간에서 복수의 워드라인 제어전압 중 제2 워드라인 제어전압을 할당된 워드라인으로 전달하는 전압 전달부와, 제1 동작구간과 제2 동작구간 사이의 디스차지구간에서 접지전압 보다 높고 제1 및 제2 워드라인 제어전압 보다 낮은 전압레벨로 워드라인을 디스차지하는 워드라인 디스차지부를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS}

본 발명은 반도체 메모리 장치에 관한 것으로서, 워드라인을 디스차지 하는 기술에 관한 것이다.

일반적으로 반도체 메모리 장치는 외부 전원을 제공받아 다양한 전압레벨을 갖는 내부전압을 생성하고, 이러한 내부전압을 이용하여 내부회로를 동작시키고 있다. 특히, 난드 플래시 메모리(Nand Flash Memory) 등과 같은 비휘발성 메모리 장치(Non-Volatile Memory Apparatus)는 서로 다른 전압레벨을 갖는 복수의 워드라인 제어전압을 생성하고, 각각의 동작모드마다 특정 워드라인 제어전압을 할당된 워드라인으로 전달한다.

예를 들어 데이터 프로그래밍 동작을 위한 워드라인 제어전압은 굉장히 높은 레벨을 갖는 전압이며, 이러한 데이터 프로그래밍용 워드라인 제어전압이 워드라인으로 전달되면, 워드라인에 접속된 해당 메모리 셀이 프로그래밍 된다. 한편, 데이터 프로그래밍 동작 이후에 메모리 셀이 정확히 프로그래밍 되었는지 여부를 확인하기 위해, 데이터 읽기 동작을 위한 데이터 읽기용 워드라인 제어전압이 워드라인으로 전달되면, 워드라인에 접속된 해당 메모리 셀에 프로그래밍된 데이터가 출력된다. 일반적으로 데이터 프로그래밍 동작 및 데이터 읽기 동작은 메모리 셀이 정확히 프로그래밍 될 때까지 반복적으로 수행된다. 참고적으로 메모리 셀이 정확히 프로그래밍 되었는지 여부를 확인하기 위한 데이터 읽기 동작을 검증 동작(Verify Operation)이라고 구분하여 기술하기도 한다.

한편, 데이터 프로그래밍용 워드라인 제어전압이 워드라인에 전달되는 구간과 데이터 읽기용 워드라인 제어전압이 워드라인에 전달되는 구간 사이에는 워드라인 디스차지구간이 존재한다. 즉, 고전압의 데이터 프로그래밍용 워드라인 제어전압의 공급이 중단되고, 데이터 읽기용 워드라인 제어전압이 공급되기 시작하는 사이의 워드라인 디스차지구간 동안 워드라인은 일반적으로 접지전압(VSS)으로 디스차지 된다.

데이터 프로그래밍용 워드라인 제어전압 및 데이터 읽기용 워드라인 제어전압은 전하 펌핑(Charge Pumping) 등을 수행해서 생성되는데, 이와 같은 고전위의 제어전압을 반복적으로 공급하는 동작 상태에서 워드라인을 접지전압(VSS)으로 디스차지 할 경우, 워드라인을 접지전압(VSS) 레벨까지 하강시키는데 많은 시간이 소요된다. 또한, 접지전압(VSS) 레벨까지 하강된 워드라인을 다시 특정 레벨까지 상승시키는데 많은 시간이 소요된다. 이와 같이, 높은 전압레벨의 워드라인을 접지전압 레벨까지 하강시키고 다시 상승시키는 동작은 전류소모 측면에서도 매우 불리하다.

본 발명은 워드라인을 디스차지 시키는데 필요한 시간을 단축시킨 반도체 메모리 장치를 제공한다.

또한, 본 발명은 워드라인을 디스차지 시키는데 소모되는 전류를 감소시킨 반도체 메모리 장치를 제공한다.

또한, 본 발명은 워드라인이 디스차지 되는 슬루우 레이트를 조절할 수 있는 반도체 메모리 장치를 제공한다.

본 발명의 일 실시예에 따르면, 제1 동작구간에서 복수의 워드라인 제어전압 중 제1 워드라인 제어전압을 할당된 워드라인으로 전달하고, 제2 동작구간에서 상기 복수의 워드라인 제어전압 중 제2 워드라인 제어전압을 할당된 상기 워드라인으로 전달하는 전압 전달부; 및 상기 제1 동작구간과 상기 제2 동작구간 사이의 디스차지구간에서 접지전압 보다 높고 상기 제1 및 제2 워드라인 제어전압 보다 낮은 전압레벨로 상기 워드라인을 디스차지하는 워드라인 디스차지부를 포함하는 반도체 메모리 장치가 제공된다.

또한, 본 발명의 다른 실시예에 따르면, 제1 동작구간에서 복수의 워드라인 제어전압 중 제1 워드라인 제어전압을 할당된 워드라인으로 전달하고, 제2 동작구간에서 상기 복수의 워드라인 제어전압 중 제2 워드라인 제어전압을 할당된 상기 워드라인으로 전달하는 전압 전달부; 상기 제1 동작구간과 상기 제2 동작구간 사이의 디스차지구간 중 초기 일정구간 동안 활성화 되는 제1 디스차지 제어펄스신호 및 상기 디스차지구간 동안 활성화 되는 제2 디스차지 제어펄스신호를 생성하는 디스차지 제어펄스 발생부; 상기 제1 디스차지 제어펄스신호의 활성화 구간동안 접지전압으로 상기 워드라인을 디스차지하는 제1 워드라인 디스차지부; 및 상기 제2 디스차지 제어펄스신호의 활성화 구간동안 상기 접지전압 보다 높고 상기 제1 및 제2 워드라인 제어전압 보다 낮은 전압레벨로 상기 워드라인을 디스차지하는 제2 워드라인 디스차지부를 포함하는 반도체 메모리 장치가 제공된다.

또한, 본 발명의 또 다른 실시예에 따르면, 제1 동작구간에서 복수의 워드라인 제어전압 중 제1 워드라인 제어전압을 할당된 워드라인으로 전달하고, 제2 동작구간에서 상기 복수의 워드라인 제어전압 중 제2 워드라인 제어전압을 할당된 상기 워드라인으로 전달하는 전압 전달부; 제어코드의 코드값에 대응하는 전압레벨을 갖는 디스차지 제어전압을 생성하는 디스차지 제어전압 발생부; 및 상기 제1 동작구간과 상기 제2 동작구간 사이의 디스차지구간 동안 접지전압 보다 높고 상기 제1 및 제2 워드라인 제어전압 보다 낮은 전압레벨로 상기 워드라인을 디스차지 하는데 있어서, 상기 디스차지 제어전압의 전압레벨에 따라 상기 워드라인을 디스차지 하는 슬루우 레이트를 조절하는 워드라인 디스차지부를 포함하는 반도체 메모리 장치가 제공된다.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 2은 도 1의 반도체 메모리 장치의 워드라인의 전압레벨 변화를 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 4는 도 3의 디스차지 제어펄스 발생부의 동작을 나타낸 도면이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 구성도이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자. 일반적으로 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 한편, 데이터 신호의 데이터 값은 전압레벨 및 전류크기에 따라 차등적으로 구분하여 단일 비트(Single Bit) 또는 멀티 비트(Multi Bit) 형태로 표기할 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도이다.

본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.

도 1을 참조하면, 반도체 메모리 장치는 워드라인 제어전압 발생부(10A)와, 전압 전달부(20A)와, 워드라인 디스차지부(30A)와, 메모리부(40A)를 포함한다.

상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.

메모리부(40A)는 제1 메모리 스트링(Memory String, 41A)과, 제2 메모리 스트링(Memory String, 42A)으로 구성된다. 본 실시예의 반도체 메모리 장치는 발명을 보다 명확하게 설명하기 위해서 워드라인(WL), 메모리 셀, 비트라인 등의 수를 제한적으로 도시하였다.

EVEN 비트라인(BL_E)에는 제1 메모리 스트링(41A)이 접속되며, ODD 비트라인(BL_O)에는 제2 메모리 스트링(42A)이 접속되어 있다. 메모리 스트링(Memory String)은 복수의 메모리 셀이 직렬로 접속되어 구성된다. 대표적으로 제1 메모리 스트링(41A)을 살펴보면 다음과 같다. 제1 선택 트랜지스터(MN10) 및 제2 선택 트랜지스터(MN11) 사이에 32개의 비휘발성 메모리 셀(MC0E~MC31E)이 직렬로 접속되어있다. 제1 선택 트랜지스터(MN10)는 제1 선택신호라인(DSL)의 전압레벨에 의해 제어되고, 제2 선택 트랜지스터(MN11)는 제2 선택신호라인(SSL)의 전압레벨에 의해 제어된다. 또한, 32개의 비휘발성 메모리 셀(MC0E~MC31E)은 워드라인(WL0~WL31)을 통해서 전달되는 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)에 의해서 동작이 제어된다. 본 실시예에서 비휘발성 메모리 셀은 컨트롤 게이트(Control Gate) 및 플로팅 게이트(Floating Gate)를 포함하는 트랜지스터로 구성된다.

워드라인 제어전압 발생부(10A)는 서로 다른 전압레벨을 갖는 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)을 생성한다. 본 실시예에서 워드라인 제어전압 발생부(10A)는 전하 펌핑(Charge Pumping)을 통해서 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)을 생성한다. 즉, 제1 워드라인 제어전압 발생부(11A)에서 생성되는 제1 워드라인 제어전압(V_CTRL1), 제2 워드라인 제어전압 발생부(12A)에서 생성되는 제2 워드라인 제어전압(V_CTRL2), 제3 워드라인 제어전압 발생부(13A)에서 생성되는 제3 워드라인 제어전압(V_CTRL3) 및 제4 워드라인 제어전압 발생부(14A)에서 생성되는 제4 워드라인 제어전압(V_CTRL4)은 각각 서로 다른 전압레벨을 가지도록 생성된다. 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)은 데이터 프로그래밍 동작 및 데이터 읽기 동작에 따라 선택되거나 선택되지 않은 워드라인에 각각 전달된다.

전압 전달부(20A)는 제1 동작구간에서 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4) 중 제1 워드라인 제어전압(V_CTRL1)을 할당된 워드라인으로 전달하고, 제2 동작구간에서 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4) 중 제2 워드라인 제어전압(V_CTRL2)을 할당된 워드라인으로 전달한다. 여기에서 제1 동작구간은 데이터 프로그래밍 구간으로 정의하며, 제2 동작구간은 데이터 읽기 구간으로 정의한다.

전압 전달부(20A)는 내부 커맨드(CMD_INT) 및 워드라인 전압 선택신호(SEL_WL_V<0:31>)에 응답하여 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)을 각각 할당된 워드라인으로 전달한다. 내부 커맨드(CMD_INT) 및 워드라인 전압 선택신호(SEL_WL_V<0:31>)는 커맨드 제어회로에서 출력되는 신호이다.

우선, 데이터 프로그래밍 동작을 지시하는 내부 커맨드(CMD_INT)가 인가되면, 전압 전달부(20A)는 워드라인 전압 선택신호(SEL_WL_V<0:31>)의 제어에 따라 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)을 각각 할당된 워드라인으로 전달한다. 이때, 데이터 프로그래밍 동작을 하기 위해 선택된 워드라인으로는 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4) 중 데이터 프로그래밍용 워드라인 제어전압이 전달되며, 선택되지 않은 워드라인으로는 데이터 프로그래밍용 워드라인 제어전압 보다 낮은 전압레벨의 워드라인 제어전압이 전달된다. 이때, 데이터 프로그래밍용 워드라인 제어전압이 전달되는 워드라인에 접속된 메모리 셀이 프로그래밍 되며, 선택되지 않은 워드라인에 접속된 메모리 셀은 프로그래밍 되지 않는다.

다음으로, 데이터 읽기 동작을 지시하는 내부 커맨드(CMD_INT)가 인가되면, 전압 전달부(20A)는 워드라인 전압 선택신호(SEL_WL_V<0:31>)의 제어에 따라 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)을 각각 할당된 워드라인으로 전달한다. 이때, 데이터 읽기 동작을 하기 위해 선택된 워드라인으로는 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4) 중 데이터 읽기용 워드라인 제어전압이 전달되며, 선택되지 않은 워드라인으로는 데이터 읽기용 워드라인 제어전압 보다 높은 전압레벨의 워드라인 제어전압이 전달된다. 이때, 데이터 읽기용 워드라인 제어전압이 전달되는 워드라인에 접속된 메모리 셀은 비트라인을 통해서 프로그래밍된 데이터를 출력한다.

워드라인 디스차지부(30A)는 제1 동작구간과 제2 동작구간 즉, 데이터 프로그래밍 구간과 데이터 읽기 구간 사이의 디스차지구간에서 접지전압(VSS) 보다 높고 데이터 프로그래밍용 워드라인 제어전압 및 데이터 읽기용 워드라인 제어전압 보다 낮은 전압레벨로 워드라인을 디스차지(discharge) 한다. 여기에서 접지전압(VSS)의 전압레벨은 0V로 정의된다. 본 실시예에서 워드라인 디스차지부(30A)는 워드라인(WL)과 제1 노드(N1) 사이에 접속된 제1 다이오드(MD1)와, 제1 노드(N1)와 제2 노드(N2) 사이에 접속된 제2 다이오드(MD2)와, 제2 노드(N)와 접지전압단(VSS) 사이에 접속되며 디스차지신호(DIS_C)의 제어를 받는 NMOS 트랜지스터(MN1)로 구성된다. 여기에서 디스차지신호(DIS_C)는 커맨드 제어회로에서 출력되는 신호이다. 따라서 디스차지신호(DIS_C)가 하이레벨로 활성화 되면, NMOS 트랜지스터(MN1)가 턴온(TURN ON) 되면서 워드라인을 디스차지 하게 되는데, 제1 MOS 다이오드(MD1) 및 제2 MOS 다이오드(MD2)의 임계전압(Threshold Voltage, Vth)에 의해서 워드라인이 최종적으로 디스차지 되는 레벨이 결정된다. 참고적으로 워드라인 디스차지부(30A)에 구비되는 다이오드의 수는 실시예에 따라 조절될 수 있다.

도 2는 도 1의 반도체 메모리 장치의 워드라인의 전압레벨 변화를 나타낸 도면이다.

도 2 및 도 3을 참조하여, 상기와 같이 구성되는 반도체 메모리 장치의 내부동작을 설명하면 다음과 같다.

도 2는 데이터 프로그래밍 동작을 위해 선택된 워드라인(seleted WL)과 선택되지 않은 워드라인(Unselected WL)의 전압레벨의 변화를 나타내었다. 대표적으로 선택된 워드라인(selected WL)의 전압레벨의 변화를 살펴보기로 한다.

반도체 메모리 장치는 메모리 셀을 정확히 프로그래밍 시키기 위해서, 데이터 프로그래밍 동작과 데이터 읽기 동작을 반복적으로 수행한다. 여기에서 데이터 읽기 동작은 검증 동작에 해당한다.

우선, 반도체 메모리 장치는 데이터 프로그래밍 구간 동안 데이터 프로그래밍용 워드라인 제어전압을 선택된 워드라인(selected WL)으로 전달한다.

다음으로, 반도체 메모리 장치는 데이터 프로그래밍 구간 이후의 디스차지구간 동안 선택된 워드라인(selected WL)을 접지전압(VSS) 보다 높은 전압레벨로 디스차지 시킨다.

다음으로, 반도체 메모리 장치는 디스차지구간 이후의 데이터 읽기 구간 동안 데이터 읽기용 워드라인 제어전압을 선택된 워드라인(selected WL)으로 전달한다.

여기에서 워드라인 디스차지부(30A)는 디스차지구간 동안 선택된 워드라인(selected WL)을 접지전압(VSS) 보다 높은 레벨로 디스차지 하게 된다. 이때, 워드라인의 최종적인 디스차지 레벨은 데이터 프로그래밍용 워드라인 제어전압 및 데이터 읽기용 워드라인 제어전압 보다 낮게 설정되는 것이 바람직하다.

이와 같이 디스차지구간 동안 선택된 워드라인(selected WL)은 접지전압(VSS) 보다 높은 레벨로 디스차지 되어 있으므로, 디스차지구간 이후의 데이터 읽기 구간에서 워드라인의 전압레벨을 상승시키는데 필요한 시간 및 전류소모를 감소시킬 수 있다. 선택되지 않은 워드라인(Unselected WL)을 디스차지 하는 동작도 상술한 방식을 통해서 이루어지므로 중복된 설명은 생략한다.

도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도이다.

도 3을 참조하면, 반도체 메모리 장치는 워드라인 제어전압 발생부(10B)와, 전압 전달부(20B)와, 제1 워드라인 디스차지부(31B)와, 제2 워드라인 디스차지부(32B)와, 메모리부(40B), 디스차지 제어펄스 발생부(50B)를 포함한다.

메모리부(40B)는 제1 메모리 스트링(Memory String, 41B)과, 제2 메모리 스트링(Memory String, 42B)으로 구성된다. 본 실시예의 반도체 메모리 장치는 발명을 보다 명확하게 설명하기 위해서 워드라인(WL), 메모리 셀, 비트라인 등의 수를 제한적으로 도시하였다.

EVEN 비트라인(BL_E)에는 제1 메모리 스트링(41B)이 접속되며, ODD 비트라인(BL_O)에는 제2 메모리 스트링(42B)이 접속되어 있다. 메모리 스트링(Memory String)은 복수의 메모리 셀이 직렬로 접속되어 구성된다. 대표적으로 제1 메모리 스트링(41B)을 살펴보면 다음과 같다. 제1 선택 트랜지스터(MN10) 및 제2 선택 트랜지스터(MN11) 사이에 32개의 비휘발성 메모리 셀(MC0E~MC31E)이 직렬로 접속되어있다. 제1 선택 트랜지스터(MN10)는 제1 선택신호라인(DSL)의 전압레벨에 의해 제어되고, 제2 선택 트랜지스터(MN11)는 제2 선택신호라인(SSL)의 전압레벨에 의해 제어된다. 또한, 32개의 비휘발성 메모리 셀(MC0E~MC31E)은 워드라인(WL0~WL31)을 통해서 전달되는 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)에 의해서 동작이 제어된다. 본 실시예에서 비휘발성 메모리 셀은 컨트롤 게이트(Control Gate) 및 플로팅 게이트(Floating Gate)를 포함하는 트랜지스터로 구성된다.

워드라인 제어전압 발생부(10B)는 서로 다른 전압레벨을 갖는 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)을 생성한다. 본 실시예에서 워드라인 제어전압 발생부(10B)는 전하 펌핑(Charge Pumping)을 통해서 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)을 생성한다. 즉, 제1 워드라인 제어전압 발생부(11B)에서 생성되는 제1 워드라인 제어전압(V_CTRL1), 제2 워드라인 제어전압 발생부(12B)에서 생성되는 제2 워드라인 제어전압(V_CTRL2), 제3 워드라인 제어전압 발생부(13B)에서 생성되는 제3 워드라인 제어전압(V_CTRL3) 및 제4 워드라인 제어전압 발생부(14B)에서 생성되는 제4 워드라인 제어전압(V_CTRL4)은 각각 서로 다른 전압레벨을 가지도록 생성된다. 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)은 데이터 프로그래밍 동작 및 데이터 읽기 동작에 따라 선택되거나 선택되지 않은 워드라인에 각각 전달된다.

전압 전달부(20B)는 제1 동작구간에서 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4) 중 제1 워드라인 제어전압(V_CTRL1)을 할당된 워드라인으로 전달하고, 제2 동작구간에서 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4) 중 제2 워드라인 제어전압(V_CTRL2)을 할당된 워드라인으로 전달한다. 여기에서 제1 동작구간은 데이터 프로그래밍 구간으로 정의하며, 제2 동작구간은 데이터 읽기 구간으로 정의한다.

전압 전달부(20B)는 내부 커맨드(CMD_INT) 및 워드라인 전압 선택신호(SEL_WL_V<0:31>)에 응답하여 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)을 각각 할당된 워드라인으로 전달한다. 내부 커맨드(CMD_INT) 및 워드라인 전압 선택신호(SEL_WL_V<0:31>)는 커맨드 제어회로에서 출력되는 신호이다.

우선, 데이터 프로그래밍 동작을 지시하는 내부 커맨드(CMD_INT)가 인가되면, 전압 전달부(20B)는 워드라인 전압 선택신호(SEL_WL_V<0:31>)의 제어에 따라 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)을 각각 할당된 워드라인으로 전달한다. 이때, 데이터 프로그래밍 동작을 하기 위해 선택된 워드라인으로는 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4) 중 데이터 프로그래밍용 워드라인 제어전압이 전달되며, 선택되지 않은 워드라인으로는 데이터 프로그래밍용 워드라인 제어전압 보다 낮은 전압레벨의 워드라인 제어전압이 전달된다. 이때, 데이터 프로그래밍용 워드라인 제어전압이 전달되는 워드라인에 접속된 메모리 셀이 프로그래밍 되며, 선택되지 않은 워드라인에 접속된 메모리 셀은 프로그래밍 되지 않는다.

다음으로, 데이터 읽기 동작을 지시하는 내부 커맨드(CMD_INT)가 인가되면, 전압 전달부(20B)는 워드라인 전압 선택신호(SEL_WL_V<0:31>)의 제어에 따라 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)을 각각 할당된 워드라인으로 전달한다. 이때, 데이터 읽기 동작을 하기 위해 선택된 워드라인으로는 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4) 중 데이터 읽기용 워드라인 제어전압이 전달되며, 선택되지 않은 워드라인으로는 데이터 읽기용 워드라인 제어전압 보다 높은 전압레벨의 워드라인 제어전압이 전달된다. 이때, 데이터 읽기용 워드라인 제어전압이 전달되는 워드라인에 접속된 메모리 셀은 비트라인을 통해서 프로그래밍된 데이터를 출력한다.

디스차지 제어펄스 발생부(50B)는 제1 동작구간과 제2 동작구간 사이의 디스차지구간 중 초기 일정구간 동안 활성화 되는 제1 디스차지 제어펄스신호(DIS_C1)및 디스차지구간 동안 활성화 되는 제2 디스차지 제어펄스신호(DIS_C2)를 생성한다.

제1 워드라인 디스차지부(31B)는 제1 디스차지 제어펄스신호(DIS_C1)의 활성화 구간동안 접지전압(VSS)으로 워드라인(WL)을 디스차지 한다. 여기에서 제1 워드라인 디스차지부(31B)는 워드라인(WL)과 접지전압단(VSS) 사이에 접속되며 제1 디스차지 제어펄스신호(DIS_C1)의 제어를 받는 NMOS 트랜지스터(MN1)로 구성된다.

제2 워드라인 디스차지부(32B)는 제2 디스차지 제어펄스신호(DIS_C2)의 활성화 구간동안 접지전압(VSS) 보다 높고 데이터 프로그래밍용 워드라인 제어전압 및 데이터 읽기용 워드라인 제어전압 보다 낮은 전압레벨로 워드라인(WL)을 디스차지한다. 여기에서 제2 워드라인 디스차지부(32B)는 워드라인(WL)과 제1 노드(N1) 사이에 접속된 제1 MOS 다이오드(MD1)와, 제1 노드(N1)와 제2 노드(N2) 사이에 접속된 제2 MOS 다이오드(MD2)와, 제2 노드(N2)와 접지전압단(VSS) 사이에 접속되며 제2 디스차지 제어펄스신호(DIS_C2)의 제어를 받는 NMOS 트랜지스터(MN2)로 구성된다. 참고적으로 제2 워드라인 디스차지부(32B)에 구비된 다이오드의 수는 실시예에 따라 조절될 수 있다.

도 4는 도 3의 디스차지 제어펄스 발생부의 동작을 나타낸 도면이다.

도 4 및 도 3을 참조하여, 상기와 같이 구성되는 반도체 메모리 장치의 내부동작을 설명하면 다음과 같다.

제1 디스차지 제어펄스신호(DIS_C1)는 디스차지구간 중 초기 일정구간 동안 활성화 되는 신호이고, 제2 디스차지 제어펄스신호(DIS_C2)는 디스차지구간 동안 활성화 되는 신호이다. 따라서 디스차지구간 중 초기 일정구간 동안 선택된 워드라인(selected WL)은 제1 워드라인 디스차지부(31B) 및 제2 워드라인 디스차지부(32B)를 통해서 동시에 빠르게 디스차지 된다. 또한, 초기 일정구간 이후의 디스차지구간 동안 선택된 워드라인(selected WL)은 제2 워드라인 디스차지부(32B)을 통해서 접지전압(VSS) 보다 높은 레벨로 디스차지 된다. 이때, 워드라인의 최종적인 디스차지 레벨은 데이터 프로그래밍용 워드라인 제어전압 및 데이터 읽기용 워드라인 제어전압 보다 낮게 설정되는 것이 바람직하다.

이와 같이 디스차지구간의 초기구간에는 접지전압(VSS)을 동시에 이용하여 선택된 워드라인(selected WL)을 빠르게 디스차지 시키고, 나머지 디스차지구간 동안 선택된 워드라인(selected WL)을 접지전압(VSS) 보다 높은 레벨로 디스차지 시키므로, 디스차지구간 이후의 데이터 읽기 구간에서 워드라인의 전압레벨을 상승시키는데 필요한 시간 및 전류소모를 감소시킬 수 있다.

도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 구성도이다.

도 5를 참조하면, 반도체 메모리 장치는 워드라인 제어전압 발생부(10C)와, 전압 전달부(20C)와, 워드라인 디스차지부(30C)와, 메모리부(40C)와, 디스차지 제어전압 발생부(50C)를 포함한다.

메모리부(40C)는 제1 메모리 스트링(Memory String, 41C)과, 제2 메모리 스트링(Memory String, 42C)으로 구성된다. 본 실시예의 반도체 메모리 장치는 발명을 보다 명확하게 설명하기 위해서 워드라인(WL), 메모리 셀, 비트라인 등의 수를 제한적으로 도시하였다.

EVEN 비트라인(BL_E)에는 제1 메모리 스트링(41C)이 접속되며, ODD 비트라인(BL_O)에는 제2 메모리 스트링(42C)이 접속되어 있다. 메모리 스트링(Memory String)은 복수의 메모리 셀이 직렬로 접속되어 구성된다. 대표적으로 제1 메모리 스트링(41C)을 살펴보면 다음과 같다. 제1 선택 트랜지스터(MN10) 및 제2 선택 트랜지스터(MN11) 사이에 32개의 비휘발성 메모리 셀(MC0E~MC31E)이 직렬로 접속되어있다. 제1 선택 트랜지스터(MN10)는 제1 선택신호라인(DSL)의 전압레벨에 의해 제어되고, 제2 선택 트랜지스터(MN11)는 제2 선택신호라인(SSL)의 전압레벨에 의해 제어된다. 또한, 32개의 비휘발성 메모리 셀(MC0E~MC31E)은 워드라인(WL0~WL31)을 통해서 전달되는 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)에 의해서 동작이 제어된다. 본 실시예에서 비휘발성 메모리 셀은 컨트롤 게이트(Control Gate) 및 플로팅 게이트(Floating Gate)를 포함하는 트랜지스터로 구성된다.

워드라인 제어전압 발생부(10C)는 서로 다른 전압레벨을 갖는 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)을 생성한다. 본 실시예에서 워드라인 제어전압 발생부(10C)는 전하 펌핑(Charge Pumping)을 통해서 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)을 생성한다. 즉, 제1 워드라인 제어전압 발생부(11C)에서 생성되는 제1 워드라인 제어전압(V_CTRL1), 제2 워드라인 제어전압 발생부(12C)에서 생성되는 제2 워드라인 제어전압(V_CTRL2), 제3 워드라인 제어전압 발생부(13C)에서 생성되는 제3 워드라인 제어전압(V_CTRL3) 및 제4 워드라인 제어전압 발생부(14C)에서 생성되는 제4 워드라인 제어전압(V_CTRL4)은 각각 서로 다른 전압레벨을 가지도록 생성된다. 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)은 데이터 프로그래밍 동작 및 데이터 읽기 동작에 따라 선택되거나 선택되지 않은 워드라인에 각각 전달된다.

전압 전달부(20C)는 제1 동작구간에서 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4) 중 제1 워드라인 제어전압(V_CTRL1)을 할당된 워드라인으로 전달하고, 제2 동작구간에서 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4) 중 제2 워드라인 제어전압(V_CTRL2)을 할당된 워드라인으로 전달한다. 여기에서 제1 동작구간은 데이터 프로그래밍 구간으로 정의하며, 제2 동작구간은 데이터 읽기 구간으로 정의한다.

전압 전달부(20C)는 내부 커맨드(CMD_INT) 및 워드라인 전압 선택신호(SEL_WL_V<0:31>)에 응답하여 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)을 각각 할당된 워드라인으로 전달한다. 내부 커맨드(CMD_INT) 및 워드라인 전압 선택신호(SEL_WL_V<0:31>)는 커맨드 제어회로에서 출력되는 신호이다.

우선, 데이터 프로그래밍 동작을 지시하는 내부 커맨드(CMD_INT)가 인가되면, 전압 전달부(20C)는 워드라인 전압 선택신호(SEL_WL_V<0:31>)의 제어에 따라 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)을 각각 할당된 워드라인으로 전달한다. 이때, 데이터 프로그래밍 동작을 하기 위해 선택된 워드라인으로는 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4) 중 데이터 프로그래밍용 워드라인 제어전압이 전달되며, 선택되지 않은 워드라인으로는 데이터 프로그래밍용 워드라인 제어전압 보다 낮은 전압레벨의 워드라인 제어전압이 전달된다. 이때, 데이터 프로그래밍용 워드라인 제어전압이 전달되는 워드라인에 접속된 메모리 셀이 프로그래밍 되며, 선택되지 않은 워드라인에 접속된 메모리 셀은 프로그래밍 되지 않는다.

다음으로, 데이터 읽기 동작을 지시하는 내부 커맨드(CMD_INT)가 인가되면, 전압 전달부(20C)는 워드라인 전압 선택신호(SEL_WL_V<0:31>)의 제어에 따라 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4)을 각각 할당된 워드라인으로 전달한다. 이때, 데이터 읽기 동작을 하기 위해 선택된 워드라인으로는 복수의 워드라인 제어전압(V_CTRL1,V_CTRL2,V_CTRL3,V_CTRL4) 중 데이터 읽기용 워드라인 제어전압이 전달되며, 선택되지 않은 워드라인으로는 데이터 읽기용 워드라인 제어전압 보다 높은 전압레벨의 워드라인 제어전압이 전달된다. 이때, 데이터 읽기용 워드라인 제어전압이 전달되는 워드라인에 접속된 메모리 셀은 비트라인을 통해서 프로그래밍된 데이터를 출력한다.

디스차지 제어전압 발생부(50C)는 제어코드(CODE<0:N>)의 코드값에 대응하는 전압레벨을 갖는 디스차지 제어전압(V_SLOPE)을 생성한다. 여기에서 제어코드(CODE<0:N>)는 모드 레지스터셋(Mode Register Set, MRS)에서 출력되는 신호로서 정의될 수 있으며, 외부에서 직접 입력되는 코드 및 커맨드 제어회로에서 출력되는 신호로서 정의될 수도 있다.

워드라인 디스차지부(30C)는 제1 동작구간과 제2 동작구간 즉, 데이터 프로그래밍 구간과 데이터 읽기 구간 사이의 디스차지구간에서 접지전압(VSS) 보다 높고 데이터 프로그래밍용 워드라인 제어전압 및 데이터 읽기용 워드라인 제어전압 보다 낮은 전압레벨로 워드라인을 디스차지(discharge) 한다. 이때, 워드라인 디스차지부(30C)는 디스차지 제어전압(V_SLOPE)의 전압레벨에 따라 워드라인의 디스차지 하는 슬루우 레이트를 조절한다.

본 실시예에서 워드라인 디스차지부(30C)는, 워드라인(WL)과 제1 노드(N1) 사이에 접속된 제1 MOS 다이오드(MD1)와, 제1 노드(N1)와 제2 노드(N2) 사이에 접속된 제2 MOS 다이오드(MD2)와, 제2 노드(N2)와 제3 노드(N3) 사이에 접속되며 디스차지 제어전압(V_SLOPE)의 제어를 받는 제1 NMOS 트랜지스터(MN1)와, 제3 노드(N3)와 접지전압단(VSS) 사이에 접속되며, 디스차지신호(DIS_C)의 제어를 받는 제2 NMOS 트랜지스터(MN2)로 구성된다. 여기에서 디스차지신호(DIS_C)는 일종의 인에이블 신호로서 디스차지구간 동안 하이레벨로 활성화 된다. 또한, 디스차지 제어전압(V_SLOPE)의 제어를 받는 제1 NMOS 트랜지스터(MN1)는 디스차지 제어전압(V_SLOPE)의 전압레벨에 따라 제2 노드(N2)와 제3 노드(N3) 사이의 전류 드라이빙 세기를 조절하므로 이를 통해서 워드라인의 슬루우 레이트(Slew rate)를 조절하게 된다. 참고적으로 워드라인 디스차지부(30C)에 구비되는 다이오드의 수는 실시예에 따라 조절될 수 있다.

워드라인 디스차지부(30C)는 디스차지구간 동안 선택된 워드라인(selected WL)을 접지전압(VSS) 보다 높은 레벨로 디스차지 하게 된다. 이때, 워드라인의 최종적인 디스차지 레벨은 데이터 프로그래밍용 워드라인 제어전압 및 데이터 읽기용 워드라인 제어전압 보다 낮게 설정되는 것이 바람직하다.

이와 같이 디스차지구간 동안 선택된 워드라인(selected WL)은 접지전압(VSS) 보다 높은 레벨로 디스차지 되어 있으므로, 디스차지구간 이후의 데이터 읽기 구간에서 워드라인의 전압레벨을 상승시키는데 필요한 시간 및 전류소모를 감소시킬 수 있다. 또한, 디스차지 제어전압(V_SLOPE)을 통해서 워드라인이 디스차지 되는 슬루우 레이트(SLEW RATE)를 조절할 수 있다.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

30A,30C : 워드라인 디스차지부
31B : 제1 워드라인 디스차지부
32B : 제2 워드라인 디스차지부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims

제1 동작구간에서 복수의 워드라인 제어전압 중 제1 워드라인 제어전압을 할당된 워드라인으로 전달하고, 제2 동작구간에서 상기 복수의 워드라인 제어전압 중 제2 워드라인 제어전압을 할당된 상기 워드라인으로 전달하는 전압 전달부; 및
상기 제1 동작구간과 상기 제2 동작구간 사이의 디스차지구간에서 접지전압 보다 높고 상기 제1 및 제2 워드라인 제어전압 보다 낮은 전압레벨로 상기 워드라인을 디스차지하는 워드라인 디스차지부
를 포함하는 반도체 메모리 장치.
제1항에 있어서,
서로 다른 전압레벨을 갖는 상기 복수의 워드라인 제어전압을 생성하는 워드라인 제어전압 발생부를 더 포함하는 반도체 메모리 장치.
제1항에 있어서,
상기 워드라인에 접속된 메모리 셀은 비휘발성 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서,
상기 비휘발성 메모리 셀은,
컨트롤 게이트(Control Gate) 및 플로팅 게이트(Floating Gate)를 포함하는 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 제1 동작구간은 데이터 프로그래밍 구간이며, 상기 제2 동작구간은 데이터 읽기 구간인 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서,
상기 워드라인 제어전압 발생부는,
전하 펌핑(Charge Pumping)을 통해서 상기 복수의 워드라인 제어전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 전압 전달부는,
내부 커맨드 및 워드라인 전압 선택신호에 응답하여 상기 복수의 워드라인 제어전압을 각각 할당된 워드라인으로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 워드라인 디스차지부는,
상기 워드라인과 제1 노드 사이에 접속된 제1 다이오드;
상기 제1 노드와 제2 노드 사이에 접속된 제2 다이오드; 및
상기 제2 노드와 접지전압단 사이에 접속되며, 디스차지신호의 제어를 받는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1 동작구간에서 복수의 워드라인 제어전압 중 제1 워드라인 제어전압을 할당된 워드라인으로 전달하고, 제2 동작구간에서 상기 복수의 워드라인 제어전압 중 제2 워드라인 제어전압을 할당된 상기 워드라인으로 전달하는 전압 전달부;
상기 제1 동작구간과 상기 제2 동작구간 사이의 디스차지구간 중 초기 일정구간 동안 활성화 되는 제1 디스차지 제어펄스신호 및 상기 디스차지구간 동안 활성화 되는 제2 디스차지 제어펄스신호를 생성하는 디스차지 제어펄스 발생부;
상기 제1 디스차지 제어펄스신호의 활성화 구간동안 접지전압으로 상기 워드라인을 디스차지하는 제1 워드라인 디스차지부; 및
상기 제2 디스차지 제어펄스신호의 활성화 구간동안 상기 접지전압 보다 높고 상기 제1 및 제2 워드라인 제어전압 보다 낮은 전압레벨로 상기 워드라인을 디스차지하는 제2 워드라인 디스차지부
를 포함하는 반도체 메모리 장치.
제9항에 있어서,
서로 다른 전압레벨을 갖는 상기 복수의 워드라인 제어전압을 생성하는 워드라인 제어전압 발생부를 더 포함하는 반도체 메모리 장치.
제9항에 있어서,
상기 워드라인에 접속된 메모리 셀은 비휘발성 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
제11항에 있어서,
상기 비휘발성 메모리 셀은,
컨트롤 게이트(Control Gate) 및 플로팅 게이트(Floating Gate)를 포함하는 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서,
상기 제1 동작구간은 데이터 프로그래밍 구간이며, 상기 제2 동작구간은 데이터 읽기 구간인 것을 특징으로 하는 반도체 메모리 장치.
제10항에 있어서,
상기 워드라인 제어전압 발생부는,
전하 펌핑(Charge Pumping)을 통해서 상기 복수의 워드라인 제어전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서,
상기 전압 전달부는,
내부 커맨드 및 워드라인 전압 선택신호에 응답하여 상기 복수의 워드라인 제어전압을 각각 할당된 워드라인으로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서,
상기 제1 워드라인 디스차지부는,
상기 워드라인과 접지전압단 사이에 접속되며 상기 제1 디스차지 제어펄스신호의 제어를 받는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서,
상기 제2 워드라인 디스차지부는,
상기 워드라인과 제1 노드 사이에 접속된 제1 다이오드;
상기 제1 노드와 제2 노드 사이에 접속된 제2 다이오드; 및
상기 제2 노드와 접지전압단 사이에 접속되며, 상기 제2 디스차지 제어펄스신호의 제어를 받는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1 동작구간에서 복수의 워드라인 제어전압 중 제1 워드라인 제어전압을 할당된 워드라인으로 전달하고, 제2 동작구간에서 상기 복수의 워드라인 제어전압 중 제2 워드라인 제어전압을 할당된 상기 워드라인으로 전달하는 전압 전달부;
제어코드의 코드값에 대응하는 전압레벨을 갖는 디스차지 제어전압을 생성하는 디스차지 제어전압 발생부; 및
상기 제1 동작구간과 상기 제2 동작구간 사이의 디스차지구간 동안 접지전압 보다 높고 상기 제1 및 제2 워드라인 제어전압 보다 낮은 전압레벨로 상기 워드라인을 디스차지 하는데 있어서, 상기 디스차지 제어전압의 전압레벨에 따라 상기 워드라인을 디스차지 하는 슬루우 레이트를 조절하는 워드라인 디스차지부
를 포함하는 반도체 메모리 장치.
제18항에 있어서,
서로 다른 전압레벨을 갖는 상기 복수의 워드라인 제어전압을 생성하는 워드라인 제어전압 발생부를 더 포함하는 반도체 메모리 장치.
제18항에 있어서,
상기 워드라인에 접속된 메모리 셀은 비휘발성 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
제20항에 있어서,
상기 비휘발성 메모리 셀은,
컨트롤 게이트(Control Gate) 및 플로팅 게이트(Floating Gate)를 포함하는 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
제18항에 있어서,
상기 제1 동작구간은 데이터 프로그래밍 구간이며, 상기 제2 동작구간은 데이터 읽기 구간인 것을 특징으로 하는 반도체 메모리 장치.
제19항에 있어서,
상기 워드라인 제어전압 발생부는,
전하 펌핑(Charge Pumping)을 통해서 상기 복수의 워드라인 제어전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
제18항에 있어서,
상기 전압 전달부는,
내부 커맨드 및 워드라인 전압 선택신호에 응답하여 상기 복수의 워드라인 제어전압을 각각 할당된 워드라인으로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
제18항에 있어서,
상기 워드라인 디스차지부는,
상기 워드라인과 제1 노드 사이에 접속된 제1 다이오드;
상기 제1 노드와 제2 노드 사이에 접속된 제2 다이오드;
상기 제2 노드와 제3 노드 사이에 접속되며 상기 디스차지 제어전압의 제어를 받는 제1 트랜지스터; 및
상기 제3 노드와 접지전압단 사이에 접속되며, 디스차지신호의 제어를 받는 제2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제18항에 있어서,
상기 제어코드는 모드 레지스터 셋에서 출력되는 코드인 것을 특징으로 하는 반도체 메모리 장치.
제18항에 있어서,
상기 제어코드는 커맨드 제어회로에서 출력되는 코드인 것을 특징으로 하는 반도체 메모리 장치.