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KR20100000328A - 조인트 신뢰성이 향상된 반도체 패키지 및 그 제조방법 - Google Patents

조인트 신뢰성이 향상된 반도체 패키지 및 그 제조방법 Download PDF

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KR20100000328A
KR20100000328A KR1020080059780A KR20080059780A KR20100000328A KR 20100000328 A KR20100000328 A KR 20100000328A KR 1020080059780 A KR1020080059780 A KR 1020080059780A KR 20080059780 A KR20080059780 A KR 20080059780A KR 20100000328 A KR20100000328 A KR 20100000328A
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KR
South Korea
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connection pad
semiconductor package
redistribution line
wire
redistribution
Prior art date
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Abandoned
Application number
KR1020080059780A
Other languages
English (en)
Inventor
정현수
조재신
황성덕
김점곤
김기혁
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US12/453,103 priority patent/US7969024B2/en
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Abstract

조인트 신뢰성이 향상된 반도체 패키지 및 그 제조방법을 개시한다. 반도체 소자들이 배열되는 반도체 웨이퍼의 일면상에 접속 패드가 배열된다. 상기 접속 패드와 상기 반도체 기판상에 상기 접속 패드의 일부분을 노출시키는 제1개구부를 구비하는 제1절연막이 배열된다. 상기 제1절연막상에 상기 접속 패드의 상기 노출된 일부분과 전기적으로 연결되는 재배선 라인이 배열된다. 상기 재배선 라인 및 상기 제1절연막상에 상기 재배선 라인의 일부분을 노출시키는 제2개구부를 구비하는 제2절연막이 배열된다. 상기 재배선 라인의 상기 노출된 일부분에 연결단자가 배열되어 상기 재배선 라인과 전기적으로 연결되며, 상기 연결단자는 얽혀진 와이어를 구비한다.

Description

조인트 신뢰성이 향상된 반도체 패키지 및 그 제조방법{Semiconductor package with joint reliability and method of fabricating the same}
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 패키징 기판과의 조인트 신뢰성이 향상된 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지는 칩의 입출력을 외부와 전기적으로 연결하는 역할을 함과 동시에 반도체 칩을 보호하는 역할을 한다. 전자기기가 소형 경량화 및 고성능화됨에 따라 점점 소형 경량화되고, 경제적이고 신뢰성이 높은 반도체 패키지가 요구되고 있다. 이러한 요구에 부응하여 와이어 본딩방법이 적용되지 않는 플립 칩 패키지, 웨이퍼레벨 패키지 또는 웨이퍼레벨 스택패키지 등과 같은 패키지가 개발되었다. 웨이퍼 레벨 패키지는 웨이퍼단계에서 반도체 칩의 조립 또는 패키지가 완료되는 패키지로서, 웨이퍼상의 모든 반도체 칩에 대해 일괄적으로 공정을 진행하여 조립공정까지 완료하게 된다. 그러므로, 반도체 소자의 제조비용을 현저하게 줄일 수 있을 뿐만 아니라 패키지 기능 및 반도체 칩의 기능을 보다 완벽하게 통합할 수 있으며, 패키지의 크기를 반도체 칩의 크기로 소형화할 수 있는 등의 장점을 가지고 있다.
웨이퍼 레벨 패키지는 외부 접속단자로 사용되는 리드들이 칩 주변에 1차원적으로 배열되는 종래의 리드 프레임 패키지와는 달리, 외부 접속단자인 솔더 볼을 반도체 패키지의 하측면에 배열하여, 외부 접속단자의 효율적인 배치가 가능하다.
그러나, 웨이퍼 레벨 패키지는 반도체 칩과 인쇄회로기판(PCB)이 솔더 볼을 통해 직접 연결되기 때문에, 반도체 칩과 인쇄회로기판간의 CTE 차에 따른 미스 매치에 의해 솔더 조인트에 크랙이 발생되고, 이에 따라 인쇄회로기판과 솔더볼사이에 압축 및 인장응력이 인가되고 온도변화에 따라 솔더볼에 크랙이 발생되게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 솔더 조인트 신뢰성이 향상된 반도체 패키지 및 그 제조방법을 제공하는 데 있다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명은 반도체 패키지를 제공한다. 반도체 소자들이 배열되는 반도체 웨이퍼의 일면상에 접속 패드가 배열된다. 상기 접속 패드와 상기 반도체 기판상에 상기 접속 패드의 일부분을 노출시키는 제1개구부를 구비하는 제1절연막이 배열된다. 상기 제1절연막상에 상기 접속 패드의 상기 노출된 일부분과 전기적으로 연결되는 재배선 라인이 배열된다. 상기 재배선 라인 및 상기 제1절연막상에 상기 재배선 라인의 일부분을 노출시키는 제2개구부를 구비하는 제2절연막이 배열된다. 상기 재배선 라인의 상기 노출된 일부분에 연결단자가 배열되어 상기 재배선 라인과 전기적으로 연결되며, 상기 연결단자는 얽혀진 와이어를 구비한다.
상기 재배선 라인은 상기 제1절연막상에 배열되어 상기 접속 패드의 상기 노출된 일부분과 연결되는 하부 재배선층; 및 상기 하부 재배선층상에 배열되는 상부 재배선층을 포함할 수 있다. 상기 상부 재배선층은 상기 솔더가 가능한 물질, 예를 들어 은, 금 또는 니켈 등과 같은 메탈을 포함할 수 있다.
상기 반도체 패키지는 상기 재배선 라인상에 배열되고, 상기 제2개구부를 통해 일부분이 노출되는 연결 패드를 더 포함할 수 있다. 상기 연결 패드는 솔더가 가능한 물질을 포함할 수 있다. 상기 재배선 라인은 상기 제1절연막상에 배열되어 상기 접속 패드의 상기 노출된 일부분과 연결되는 하부 재배선층; 및 상기 하부 재배선층상에 배열되는 상부 재배선층을 포함할 수 있다.
상기 와이어는 메탈, 수지 또는 세라믹 물질을 포함할 수 있다. 상기 연결 단자는 상기 얽혀진 와이어가 도전성 물질에 의해 코팅된 와이어 볼을 포함하거나 또는 상기 얽혀진 와이어가 매립된 와이어 범프를 포함할 수 있다. 상기 도전성 물질 또는 와이어 범프는 솔더가 가능한 물질을 포함할 수 있다.
또한, 본 발명은 반도체 패키지의 제조방법을 제공한다. 먼저 반도체 소자들이 배열되는 반도체 웨이퍼의 일면상에 접속 패드를 형성한다. 상기 접속 패드와 상기 반도체 기판상에, 상기 접속 패드의 일부분을 노출시키는 제1개구부를 구비하는 제1절연막을 형성한다. 상기 제1절연막상에 상기 접속 패드의 상기 노출된 일부분과 전기적으로 연결되는 재배선 라인을 형성한다. 상기 재배선 라인 및 상기 제1절연막상에, 상기 재배선 라인의 일부분을 노출시키는 제2개구부를 구비하는 제2절연막을 형성한다. 상기 재배선 라인의 상기 노출된 일부분에 얽혀진 와이어로 된 연결단자를 배열한다. 리플로우 공정을 수행하여 상기 연결단자를 상기 재배선 라인의 내부로 침투시켜 준다.
상기 연결 단자를 배열하는 것은 상기 얽혀진 와이어에 솔더가 가능한 물질 이 코팅된 와이어 볼을 배열하거나 또는 상기 얽혀진 와이어가 매립된 솔더가 가능한 와이어 범프를 배열하는 것을 포함할 수 있다.
본 발명의 반도체 패키지 및 그 제조방법은 반도체 칩과 인쇄회로기판을 전기적으로 연결시켜 주기 위한 연결 단자로, 솔더가 코팅되어 얽혀진 와이어를 사용하여 반도체 칩과 인쇄회로기판과의 스트레스를 완화시켜 주고, 조인트에서의 크랙발생을 방지할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본 발명의 일실시예에 따른 웨이퍼 레벨 패키지의 단면도이다. 도 1을 참조하면, 웨이퍼 레벨 패키지는 반도체 칩(100)과 연결 단자(180)를 구비한다. 상기 반도체 패키지(100)는 웨이퍼(110)의 일면상에 접속 패드(120)가 형성된다. 상기 웨이퍼(110)의 상기 일면은 반도체 제조공정에 의해 각종 반도체 소자(도면상에는 도시되지 않음)가 집적되는 면을 말한다. 상기 접속패드(120)는 상기 반도체 소자를 외부 소자와 전기적으로 연결하는 패드로서, 예를 들어 Al 과 같은 금속 패드를 포함할 수 있다.
상기 웨이퍼(110)의 상기 일면과 상기 접속패드(120)상에 제1절연막(130)이 형성된다. 상기 제1절연막(130)은 상기 접속패드(120)의 일부분을 노출시키는 제1개구부(135)를 구비한다. 상기 제1절연막(130)은 감광성 폴리이미드(PSPI)를 포함할 수 있다. 상기 제1절연막(130)상에 상기 접속패드(120)의 상기 일부분을 노출시키는 제2개구부(145)를 구비하는 제2절연막(140)이 형성된다. 상기 제2절연막은 층간 절연막을 포함할 수 있다.
상기 제2절연막(140)상에 상기 제2개구부(145)를 통해 상기 접속 패드(120)에 연결되는 재배선 라인이 배열된다. 상기 재배선 라인은 상기 제2절연막(140)상에 형성되는 하부 배선층(150)과 상기 하부 재배선층(150)상에 형성되는 상부 재배선층(155)을 포함할 수 있다. 상기 하부 재배선층(150)은 Ti/Cu 막을 포함할 수 있다. 상기 하부 재배선층(150)은 배리어층 또는 상부 재배선층(155)과 상기 접속 패드(120)간의 접촉성을 증가시켜 주는 역할을 한다. 상기 상부 재배선층(155)은 Au 또는 Cu/Ni/Au 막을 포함할 수 있다.
상기 재배선 라인의 상부 재배선층(155)상에 연결 패드(160)를 형성한다. 상기 연결 패드(160)는 솔더가 가능한 물질을 포함할 수 있다. 제3절연막(170)이 상기 제2절연막(120), 상기 재배선 라인 및 상기 연결 패드(160)상에 형성된다. 상기 제3절연막(170)은 상기 연결 패드(160)의 일부분을 노출시키는 제3개구부(175)를 구비한다. 상기 제3절연막(170)은 층간 절연막을 포함할 수 있다.
상기 제3개구부(175)에 의해 노출되는 상기 연결 패드(160)상에 연결 단자(180)가 배열된다. 상기 연결 단자(180)는 상기 반도체 칩(100)과 외부 소자(미도시)를 전기적으로 연결시켜 주는 역할을 한다. 상기 연결 단자(180)는 와이어 볼형상을 갖는다. 상기 연결 단자(180)는 와이어(181)가 볼 형상으로 얽혀져서, 표면에 코팅막(182)이 형성된 구조를 갖는다. 상기 와이어(181)는 메탈 와이어를 포함할 수 있다. 상기 코팅막(182)은 솔더가 가능한(solderable) 물질을 포함한다. 또한, 상기 와이어(181)는 도전성 물질로 된 코팅막(182)으로 코팅되어 있으므로, 절연성 수지나 세라믹으로 된 와이어를 포함할 수도 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도를 도시한 것이다. 도 2를 참조하면, 반도체 패키지는 반도체 칩(100)과 연결 단자(185)를 구비한다. 상기 반도체 칩(100)의 구조는 도 1의 반도체 칩(100)의 구조와 동일하다. 상기 연결 단자(185)는 와이어 범프 형상을 갖는다. 상기 연결 단자(185)는 도전성 범프(187)내에 와이어(186)가 뭉쳐져서 매립된 구조를 갖는다. 상기 와이어(186)는 메탈 와이어를 포함할 수 있다. 또한, 상기 와이어(186)는 도전성 범프(187)내에 매립되어 있으므로, 절연성 수지나 세라믹으로 된 와이어를 포함할 수도 있다. 상기 도전성 범프(187)는 솔더 범프를 포함할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도를 도시한 것이다. 도 3을 참조하면, 반도체 패키지는 반도체 칩(100)과 연결 단자(180)를 구비한다. 상기 연결 단자(180)의 구조는 도 1의 연결 단자(180)의 구조와 동일하다.
상기 반도체 칩(100)은 상기 웨이퍼(110)의 상기 일면상에 배열된 접속 패 드(120)가 형성되고, 상기 접속패드(120)의 일부분은 제1절연막(130)과 제2절연막(140)의 제1 및 제2개구부(135, 145)에 의해 노출되어진다. 상기 제2절연막(140)상에 상기 제2개구부(145)를 통해 상기 접속 패드(120)에 연결되는 하부 재배선층(150)과 상기 하부 재배선층(150)상에 형성되는 상부 재배선층(156)을 포함하는 재배선 라인이 배열된다. 상기 상부 재배선층(156)의 일부분(160)은 제3절연막(170)의 제3개구부(175)에 의해 노출되어진다. 상기 제3개구부(175)에 의해 노출되는 상기 상부 재배선층(156)의 일부분(160)은 연결 패드로 작용한다. 상기 하부 재배선층(150)은 Ti/Cu 막을 포함할 수 있다. 상기 상부 재배선층(156)은 솔더가 가능한(solderable) 메탈층을 포함할 수 있다. 와이어 볼 형상을 갖는 상기 연결 단자(180)는 상기 제3개구부(175)에 의해 노출되는 상기 상부 재배선층(156)상에 직접 배열된다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도를 도시한 것이다. 도 4를 참조하면, 반도체 패키지는 반도체 칩(100)과 연결 단자(185)를 구비한다. 상기 연결 단자(185)의 구조는 도 2의 상기 연결 단자(185)의 구조와 동일하고, 상기 반도체칩(100)의 구조는 도 3의 상기 반도체 칩(100)의 구조와 동일하다. 따라서, 재배선 라인의 상부 재배선층(156)이 솔더가 가능한 물질로 이루어지고, 와이어 범프 형태의 상기 연결 단자(185)가 상기 상부 재배선층(156)의 일부분(160)상에 직접 배열된다.
도 5a 내지 도 5i는 도 1의 반도체 패키지의 제조방법을 설명하기 위한 단면도이다. 도 5a를 참조하면, 반도체 웨이퍼(110)의 일면상에 접속 패드(120)를 형성 한다. 상기 반도체 웨이퍼(110)의 상기 일면은 반도체 제조공정에 의해 반도체 소자들이 제조되는 면을 의미한다. 상기 접속 패드(120)는 Al 패드와 같은 메탈 패드를 구비할 수 있다. 상기 접속 패드(120)와 상기 웨이퍼(110)의 상기 일면상에 감광성 폴리이미드(PSPI) 등과 같은 제1절연막(130)을 증착한다. 상기 제1절연막(130)을 식각하여 상기 접속 패드(120)의 일부분을 노출시켜 주는 제1개구부(135)를 형성한다.
도 5b를 참조하면, 상기 접속 패드(120)의 상기 일부분과 상기 제1절연막(130)상에 제2절연막(140)을 증착한다. 상기 제2절연막(140)을 식각하여 상기 접속 패드(120)의 상기 일부분을 노출시켜 주는 제2개구부(145)를 형성한다. 상기 제2절연막(140)은 층간 절연막을 포함할 수 있다. 도 5c를 참조하면, 상기 제2절연막(140)과 상기 접속 패드(120)의 상기 노출된 일부분상에 하부 재배선층(150)을 형성한다. 상기 하부 재배선층(150)은 Ti/Cu 등과 같은 메탈층을 포함할 수 있다.
도 5d를 참조하면, 상기 하부 재배선층(150)상에 감광막(190)을 형성한다. 상기 감광막(190)은 상기 접속 패드(120)에 대응하는 상기 하부 재배선층(150)의 일부분이 노출되도록 형성된다. 도 5e를 참조하면, 상기 감광막(190)을 마스크로 이용하여, 상기 하부 재배선층(150)의 상기 노출된 일부분상에 도금법을 이용하여 상부 재배선층(155)을 형성한다. 상기 상부 재배선층(155)은 Au 또는 Cu/Ni/Au 등과 같은 메탈층을 포함할 수 있다.
도 5f를 참조하면, 상기 감광막(190)을 제거한다. 상기 감광막(190)의 제거에 따라 상기 하부 재배선층(150)의 일부분이 노출되어진다. 이어서, 상기 하부 재 배선층(150)의 상기 노출된 일부분을 제거한다. 따라서, 상기 하부 재배선층(150)과 상기 상부 재배선층(155)으로 된 재배선 라인이 얻어진다. 도 5g를 참조하면, 상기 상부 재배선층(150)상에 연결 패드(160)를 형성한다. 상기 연결 패드(160)는 솔더가 가능한 물질을 증착한 다음 패터닝하여 형성할 수 있다. 상기 연결 패드(160)는 금, 은 또는 니켈 등과 같은 메탈을 포함할 수 있다.
도 5h를 참조하면, 상기 연결 패드(160) 및 상기 재배선 라인과 상기 제2절연막(140)상에 제3절연막(170)을 형성한다. 상기 제3절연막(170)은 층간 절연막을 포함할 수 있다. 상기 제3절연막(170)을 식각하여 상기 연결 패드(160)의 일부분을 노출시켜 주는 제3개구부(175)를 형성한다.
도 5i를 참조하면, 상기 연결 패드(160)의 상기 노출된 일부분상에 볼 형태로 얽혀진 와이어(181)를 배열한다. 이어서, 리플로우 공정을 수행하면 상기 연결 패드(160)가 리플로우되어 상기 와이어(181)를 따라 솔더 가능한 물질이 흐르게 되고, 이에 따라 도 1과 같이 상기 와이어(181)의 표면에 코팅막(182)이 형성되고, 상기 와이어(181)가 상기 연결 패드(160) 내부로 침투하게 된다. 한편, 상기 코팅막(182)에 의해 코팅된 상기 와이어(181)를 먼저 마련한 다음, 상기 상기 코팅막(182)이 코팅된 와이어(181)를 상기 연결 패드(160)의 상기 노출된 일부분상에 배열하고, 리플로우공정을 수행하여 상기 와이어(181)를 상기 연결 패드(160)로 침투시켜 줄 수 있다. 따라서, 상기 연결 패드(160)상에 상기 연결 단자(180)가 배열되어 상기 상부 재배선층(155)에 전기적으로 연결되게 된다.
이때, 상기 연결 단자(180)의 와이어(181)중 상기 연결 패드(160) 내부로 침 투되는 부분은 상기 웨이퍼(110)의 상기 일면에 대하여 수직하게 배열되는 것이 바람직하다. 또한, 상기 연결 패드(160)의 두께는 상기 연결 단자(180)의 크기에 따라 결정되며, 상기 연결 단자(180)의 상기 와이어(181)의 길이, 재질, 얽힘 정도를 조절하여 상기 연결 단자(180)의 배열을 콘트롤 할 수 있다. 상기 연결 패드(180)는 하나의 와이어(181)가 얽혀서 형성되거나 또는 다수의 와이어(181)가 서로 얽혀서 형성될 수 있다.
도 6a 내지 도 6c는 도 2의 반도체 패키지의 제조방법을 설명하기 위한 단면도를 도시한 것이다. 도 6a를 참조하면, 도 5a 내지 도 5f에 도시된 방법과 동일한 방법으로, 웨이퍼(110)상에 하부 재배선층(150)과 상부 재배선층(155)을 구비하는 재배선 라인을 형성한다. 도 6b를 참조하면, 연결 패드(160), 상기 재배선 라인 및 제2절연막(140)상에 상기 연결 패드(160)의 일부분을 노출시켜 주는 제3개구부(175)를 구비하는 제3절연막(170)을 형성한다.
이어서, 연결 단자(185)를 제공한다. 상기 연결 단자(185)는 솔더가 가능한 물질(187)내에 얽혀진 와이어(186)가 배열되는 와이어 범프 형상을 갖는다. 상기 연결 단자(185)를 상기 연결 패드(160)의 상기 노출된 일부분상에 배열하고 리플로우시켜 준다. 이때, 상기 와이어(186)가 도 2에 도시된 바와 같이 연결 패드(160) 내부로 침투하게 된다.
도 7a 내지 도 7d는 도 3의 반도체 패키지의 제조방법을 설명하기 위한 단면도이다. 도 7a를 참조하면, 도 5a 내지 도 5d에 도시된 바와 같은 방법으로, 접속 패드(120)의 노출된 부분과 연결되는 하부 배선층(150)을 제2절연막(140)상에 형성 하고, 상기 하부 배선층(150)의 상기 접속 패드(120)에 대응하는 부분이 노출되도록 상기 하부 배선층(150)상에 감광막(190)을 형성한다. 상기 감광막(190)을 마스크로 이용하여, 상기 하부 배선층(150)의 상기 노출된 일부분에 도금법을 이용하여 상부 배선층(156)을 형성한다. 상기 상부 배선층(156)은 솔더가 가능한 물질, 예를 들어 금, 은 또는 니켈을 포함할 수 있다.
도 7b를 참조하면, 상기 감광막(190)을 제거한 다음 상기 감광막(190) 하부의 상기 하부 배선층(155)의 일부분을 제거하여 재배선 라인을 형성한다. 도 7c를 참조하면, 상기 재배선 라인과 상기 제2절연막(140)상에, 상기 상부 재배선층(155)의 일부분(160)을 노출시키는 제3개구부(175)를 구비하는 제3절연막(170)을 형성한다.
도 7d를 참조하면, 상기 상부 재배선층(155)의 상기 노출된 일부분(160)상에 볼 형태로 얽혀진 와이어(181)를 배열하고, 리플로우 공정을 수행한다. 상기 상부 재배선층(155)이 리플로우되어 상기 와이어(181)를 따라 솔더 가능한 물질이 흐르게 되고, 이에 따라 도 3과 같이 상기 와이어(181)의 표면에 코팅막(182)이 형성되고, 상기 와이어(181)가 상기 상부 재배선층(155)의 상기 일부분으로 침투하게 된다. 한편, 상기 코팅막(182)에 의해 코팅된 상기 와이어(181)를 먼저 마련한 다음, 상기 상기 코팅막(182)이 코팅된 와이어(181)를 상기 상부 재배선층(155)의 상기 노출된 일부분(160)상에 배열하고, 리플로우공정을 수행하여 상기 와이어(181)를 상기 연결 패드(160)로 침투시켜 줄 수 있다. 따라서, 상기 상부 재배선층(155)상에 상기 연결 단자(180)가 직접 배열되어 전기적으로 연결되어진다.
도 8a 및 도 8b는 도 4의 반도체 패키지의 제조방법을 설명하기 위한 단면도이다. 도 8a를 참조하면, 도 7a 내지 도 7c와 같이 재배선 라인으로 하부 재배선층(150)과 솔더가 가능한 물질로 된 상부 재배선층(156)을 형성한다. 상기 상부 재배선층(156)의 일부분(160)이 노출시켜 주는 제3개구부(175)를 구비하는 제3절연막(170)이 상기 상부 재배선층(156)과 상기 제2절연막(140)상에 형성한다. 도 8b를 참조하면, 상기 상부 재배선층(156)의 상기 노출된 일부분(160)상에 와이어 범프 형태의 연결단자(185)를 배열하고 리플로우시켜 준다. 따라서, 이때, 상기 와이어(186)가 도 4에 도시된 바와 같이 상기 상부 배선층(155)의 상기 일부분(160)으로 침투하게 된다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도를 도시한 것이다. 반도체 패키지는 반도체 칩(100), 연결 단자(180) 및 패키징 기판(200)을 구비한다. 상기 패키징 기판(200)은 일면에 배열된 다수의 제1회로패턴(210)과 타면에 배열된 다수의 제2회로 패턴(220) 그리고 상기 제2회로 패턴(220)상에 배열된 다수의 외부 연결단자(230)를 구비한다. 상기 반도체 칩(100)은 도 1과 동일한 구조를 갖는다. 상기 반도체 칩(100)의 상기 상부 재배선층(155)은 와이어 볼 형상의 상기 연결 단자(180)와 연결 패드(160)를 통해 상기 패키징 기판(200)의 상기 제1회로패턴(210)과 전기적으로 연결된다.
한편, 도 2에 도시된 와이어 범프 형상의 연결 단자(185)와 상기 연결 패드(160)을 통해 상기 반도체 칩(100)의 상기 상부 재배선층(155)과 상기 패키징 기판(200)의 제1회로 패턴(210)을 전기적으로 연결시켜 줄 수 있다. 상기 반도체 패 키지는 상기 와이어 볼 형상의 상기 연결단자(180)를 덮어주는 언더필 물질(250)을 더 포함하여, 조인트 신뢰성을 보다 더 개선할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도를 도시한 것이다. 반도체 패키지는 반도체 칩(100), 연결 단자(185) 및 패키징 기판(200)을 구비한다. 상기 패키징 기판(200)은 도 9와 동일한 구조를 가지며, 상기 반도체 칩(100)은 도 4과 동일한 구조를 갖는다. 상기 반도체 칩(100)의 상부 재배선층(156)의 일부분(160)은 와이어 범프 형상의 연결 단자(185)을 통해 상기 패키징 기판(200)의 제1회로 패턴(210)을 전기적으로 연결시켜 줄 수 있다. 한편, 도 3에 도시된 와이어 볼 형상의 연결 단자(180)를 통해 상기 반도체 칩(100)의 상기 상부 재배선층(156)의 상기 일부분(160)과 상기 패키징 기판(200)의 제1회로 패턴(210)을 전기적으로 연결시켜 줄 수 있다. 상기 반도체 패키지는 상기 와이어 범프 형상의 상기 연결단자(185)를 덮어주는 언더필 물질(250)을 더 포함할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5a 내지 도 5i는 도 1의 반도체 패키지의 제조방법을 설명하기 위한 단면도이다.
도 6a 내지 도 6c는 도 2의 반도체 패키지의 제조방법을 설명하기 위한 단면도이다.
도 7a 내지 도 7d는 도 3의 반도체 패키지의 제조방법을 설명하기 위한 단면도이다.
도 8a 내지 도 8b는 도 4의 반도체 패키지의 제조방법을 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.

Claims (20)

  1. 반도체 소자들이 배열되는 반도체 웨이퍼의 일면상에 배열되는 접속 패드;
    상기 접속 패드와 상기 반도체 기판상에 배열되어 상기 접속 패드의 일부분을 노출시키는 제1개구부를 구비하는 제1절연막;
    상기 제1절연막상에 배열되어 상기 접속 패드의 상기 노출된 일부분과 전기적으로 연결되는 재배선 라인;
    상기 재배선 라인 및 상기 제1절연막상에 배열되어 상기 재배선 라인의 일부분을 노출시키는 제2개구부를 구비하는 제2절연막;
    상기 재배선 라인의 상기 노출된 일부분에 배열되어 상기 재배선 라인과 전기적으로 연결되는, 얽혀진 와이어로 된 연결단자를 구비하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 재배선 라인은 솔더가 가능한 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 재배선 라인은 은, 금 또는 니켈과 같은 메탈을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항에 있어서, 상기 재배선 라인은
    상기 제1절연막상에 배열되어 상기 접속 패드의 상기 노출된 일부분과 연결 되는 하부 재배선층; 및
    상기 하부 재배선층상에 배열되는 상부 재배선층을 포함하되,
    상기 상부 재배선층은 상기 솔더가 가능한 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 재배선 라인상에 배열되고, 상기 제2개구부를 통해 일부분이 노출되는 연결 패드를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 연결 패드는 솔더가 가능한 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서, 상기 연결 패드는 은, 금 또는 니켈과 같은 메탈을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 재배선 라인은
    상기 제1절연막상에 배열되어 상기 접속 패드의 상기 노출된 일부분과 연결되는 하부 재배선층; 및
    상기 하부 재배선층상에 배열되는 상부 재배선층을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 와이어는 메탈, 수지 또는 세라믹 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서, 상기 연결 단자는 상기 얽혀진 와이어가 도전성 물질에 의해 코팅된 와이어 볼을 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서, 상기 도전성 물질은 솔더가 가능한 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 9 항에 있어서, 상기 연결 단자는 상기 얽혀진 와이어가 매립된 와이어 범프를 구비하는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서, 상기 와이어 범프는 솔더가 가능한 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 13 항에 있어서, 상기 솔더가 가능한 물질은 은, 금 또는 니켈과 같은 메탈 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 반도체 소자들이 배열되는 반도체 웨이퍼의 일면상에 접속 패드를 형성하고;
    상기 접속 패드와 상기 반도체 기판상에, 상기 접속 패드의 일부분을 노출시 키는 제1개구부를 구비하는 제1절연막을 형성하며;
    상기 제1절연막상에 상기 접속 패드의 상기 노출된 일부분과 전기적으로 연결되는 재배선 라인을 형성하며;
    상기 재배선 라인 및 상기 제1절연막상에, 상기 재배선 라인의 일부분을 노출시키는 제2개구부를 구비하는 제2절연막을 형성하며,
    상기 재배선 라인의 상기 노출된 일부분에 얽혀진 와이어로 된 연결단자를 배열하며;
    리플로우 공정을 수행하여 상기 연결단자를 상기 재배선 라인의 내부로 침투시켜 주는 것을 포함하는 반도체 패키지의 제조방법.
  16. 제 15 항에 있어서, 상기 재배선 라인을 형성하는 것은 솔더가 가능한 물질막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  17. 제 15 항에 있어서, 상기 재배선 라인을 형성한 다음 상기 제2절연막을 형성하기 전에, 상기 재배선 라인상에 상기 제2개구부를 통해 일부분이 노출되는 연결 패드를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  18. 제 15 항에 있어서, 상기 연결 패드를 형성하는 것은 솔더가 가능한 물질막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  19. 제 15 항에 있어서, 상기 와이어는 메탈, 수지 또는 세라믹 물질을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  20. 제 15 항에 있어서, 상기 연결 단자를 배열하는 것은
    상기 얽혀진 와이어에 솔더가 가능한 물질이 코팅된 와이어 볼을 배열하거나 또는 상기 얽혀진 와이어가 매립된 솔더가 가능한 와이어 범프를 배열하는 것을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160010827A (ko) * 2014-07-18 2016-01-28 삼성전자주식회사 외장 메모리 장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100000328A (ko) * 2008-06-24 2010-01-06 삼성전자주식회사 조인트 신뢰성이 향상된 반도체 패키지 및 그 제조방법
US20120248201A1 (en) * 2011-01-31 2012-10-04 American Bank Note Company Dual-interface smart card
US11721642B2 (en) 2021-06-17 2023-08-08 Nxp Usa, Inc. Semiconductor device package connector structure and method therefor

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5476211A (en) * 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
KR100319609B1 (ko) * 1999-03-09 2002-01-05 김영환 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
KR100596766B1 (ko) 1999-06-28 2006-07-04 주식회사 하이닉스반도체 반도체 패키지의 외부 단자 구조
JP3548082B2 (ja) * 2000-03-30 2004-07-28 三洋電機株式会社 半導体装置及びその製造方法
US6545226B2 (en) * 2001-05-31 2003-04-08 International Business Machines Corporation Printed wiring board interposer sub-assembly
KR100422346B1 (ko) 2001-06-12 2004-03-12 주식회사 하이닉스반도체 칩크기 패키지 구조 및 그 제조방법
KR100444163B1 (ko) 2001-12-27 2004-08-11 동부전자 주식회사 솔더조인트 강성 보강장치
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
US7304376B2 (en) * 2003-07-30 2007-12-04 Tessers, Inc. Microelectronic assemblies with springs
US20070085220A1 (en) * 2005-10-19 2007-04-19 Hortaleza Edgardo R Re-enforced ball-grid array packages for semiconductor products
KR20100000328A (ko) * 2008-06-24 2010-01-06 삼성전자주식회사 조인트 신뢰성이 향상된 반도체 패키지 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160010827A (ko) * 2014-07-18 2016-01-28 삼성전자주식회사 외장 메모리 장치

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