[go: up one dir, main page]

KR100319609B1 - 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법 - Google Patents

와이어 어래이드 칩 사이즈 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR100319609B1
KR100319609B1 KR1019990007746A KR19990007746A KR100319609B1 KR 100319609 B1 KR100319609 B1 KR 100319609B1 KR 1019990007746 A KR1019990007746 A KR 1019990007746A KR 19990007746 A KR19990007746 A KR 19990007746A KR 100319609 B1 KR100319609 B1 KR 100319609B1
Authority
KR
South Korea
Prior art keywords
metal pattern
wire
chip
copper film
electroplating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019990007746A
Other languages
English (en)
Other versions
KR20000059861A (ko
Inventor
권용태
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019990007746A priority Critical patent/KR100319609B1/ko
Priority to US09/394,508 priority patent/US6339260B1/en
Publication of KR20000059861A publication Critical patent/KR20000059861A/ko
Priority to US09/989,494 priority patent/US6489182B2/en
Application granted granted Critical
Publication of KR100319609B1 publication Critical patent/KR100319609B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H01L2224/48451—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4941—Connecting portions the connecting portions being stacked
    • H01L2224/4942—Ball bonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor
    • Y10T29/49171—Assembling electrical component directly to terminal or elongated conductor with encapsulating
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor
    • Y10T29/49171—Assembling electrical component directly to terminal or elongated conductor with encapsulating
    • Y10T29/49172—Assembling electrical component directly to terminal or elongated conductor with encapsulating by molding of insulating material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 반도체 소자의 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법에 관한 것으로, 그 제조방법은 상면에 구리막이 도포되어 있는 절연막테이프(108)에서, 상기 구리막의 길이방향 가장자리와, 반도체칩(102)의 칩패드(104) 부위에 해당하는 영역 주변의 구리막의 금속패턴부(110)와, 그 둘 즉, 상기 구리막의 길이방향 가장자리와 상기 금속패턴부(110)를 연결하는 선을 제외하고 그 이외의 구리막을 식각하는 제 1 공정과; 상기 금속패턴부(110)의 내부홀을 제외한 절연막테이프의 상면과, 상기 구리막의 길이방향 가장자리에서 네 군데의 에지부를 제외한 구리막의 상면과, 상기 금속패턴부(110)의 가장자리에 솔더마스크(112)를 형성하는 제 2 공정과; 상기 솔더마스크(112)가 형성되지 않은 금속패턴부의 표면에 금속패턴부-전해도금(111)을 실시하는 제 3 공정과; 상기 절연막테이프(108)의 저면에 반도체칩(102)을 부착하는 제 4 공정과; 상기 반도체칩(102)의 외부 즉, 상면을 제외한 측면과 하면을 에폭시 몰드 컴파운드 (epoxy mold compound)로 몰딩하는 제 5 공정과; 상기 칩패드(114)가 노출되도록 그 상부에 있는 절연막테이프를 식각하는 제 6 공정과; 상기 칩패드(104)와 상기 금속패턴부-전해도금(111)을 와이어(118, 120)로써 전기적으로 연결하는 제 7 공정과; 상기 구리막의 길이방향 가장자리의 에지부에 남아있는 구리막을 제거하고 하나의 반도체칩(102)으로 분리하기 위하여 절단하는 제 8 공정을 순차적으로 실시하는 것을 포함하여 이루어지며, 이로 인해, 반도체칩의 크기와 거의 차이가 없고 다핀화가 용이한 와이어 어래이드 칩 사이즈 패키지를 제공한다.

Description

와이어 어래이드 칩 사이즈 패키지 및 그 제조방법{A WIRE ARRAYED CHIP SIZE PACKAGE AND THE FABRICATION METHOD THEREOF}
본 발명은 반도체 소자의 패키지에 관한 것으로, 특히 패키지의 크기가 반도체칩의 크기와 거의 차이가 없을 정도로 얇고 작게 패키징하는 칩 사이즈 패키지 및 그 제조방법에 관한 것이다.
종래 칩 사이즈 패키지의 일반적인 구조는 반도체칩의 칩패드에 리본본딩된 금속패턴부과, 상기 금속패턴부 상에 장착된 솔더볼과, 상기 칩패드의 주변을 밀봉한 몰딩수지로 이루어짐으로써, 상기 솔더볼을 통하여 상기 칩패드의 전기적 신호가 외부로 전달된다.
도 1은 상기한 바와 같은 종래 칩 사이즈 패키지의 일반적인 구조를 나타내는 단면도로서, 이에 도시된 바와 같은 종래 칩 사이즈 패키지의 제조공정은 다음과 같다.
먼저, 상면에 구리막이 도포된 절연막테이프(12)에 리본본딩(19)을 위한 홀(13)을 형성하고, 상기 구리막을 식각하여 금속패턴부(14)로 형성한 후, 솔더볼(22)을 장착할 부분을 제외한 상기 금속패턴부(14)의 상면 및 노출된 절연막테이프(12)의 상면에 솔더마스크(16)를 형성한다.
다음, 상기 홀(13) 영역에 노출되어 있는 금속패턴부(14)의 표면에 칩패드(18)와의 리본본딩(19)을 위하여 니켈, 골드 도금을 순차적으로 실시하고, 상기 절연막테이프(12)의 저면에 반도체칩(10)을 부착하고, 상기 홀(13)을 통하여 상기 칩패드(18)와 상기 금속패턴부(14) 간에 리본본딩(19)을 실시한 후, 상기 홀(13) 내부에 에폭시 몰드 컴파운드 (epoxy mold compound : 이하 EMC라 칭한다)(20)를 주입하여 몰딩한다.
다음, 상기 솔더마스크(16)를 형성하지 않은 금속패턴부(14) 상에 플럭스(flux)를 도포하고 상기 플럭스 상에 솔더볼(22)을 탑재한 후 리플로우(reflow)하여 상기 솔더볼(22)을 고정시킨 다음, 각각의 단품 패키지로 분리(singulation)하여 종래의 칩 사이즈 패키지를 완성한다.
그러나, 상기한 바와 같은 방법으로 제조된 종래의 칩 사이즈 패키지에서는 전기적인 신호를 외부로 전달하는 외부단자로써 솔더볼을 이용하므로, 칩패드로부터 솔더볼까지 전기적인 신호를 전달해주는 금속패턴부가 필요하며, 이러한 금속패턴부를 칩패드와 리본본딩하기 위한 별도의 영역이 필요하다. 또한 솔더볼 자체의 크기와 솔더볼 사이에 필요한 소정거리를 고려하면 패키지의 다핀화가 제한되는 문제점이 있었다.
또한, 전기적 신호의 전달은 칩패드로부터 리본본딩, 금속패턴부, 솔더볼까지의 여러 매개체를 통하여 이루어지므로 전기적 특성이 개선되기 어려운 문제점이 있었다.
또한, 칩의 뒷면이 외부로 노출되어 외부환경으로부터 칩을 보호하기 어려운 문제점이 있었다.
본 발명은 상기와 같은 문제점들을 해결하기 위하여, 외부단자로서 종래의 솔더볼보다 훨씬 미세한 와이어를 사용하고, 칩패드와 금속패턴부 사이의 직접적인 와이어 본딩으로 인해 반도체칩의 크기와 거의 차이가 나지 않고 다핀화가 훨씬 용이한 와이어 어래이드 칩 사이즈 패키지를 제공하는 데에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 와이어 어래이드 칩 사이즈 패키지는 다수의 칩패드가 형성되는 반도체칩과; 저면에 상기 반도체칩이 부착되고, 다수의 홀을 구비한 절연막테이프와; 상기 절연막테이프 상에 형성되는 금속패턴부와; 상기 절연막테이프와 상기 금속패턴부의 일부를 덮도록 형성되는 솔더마스크와; 상기 솔더마스크로 덮이지 않은 부분의 금속패턴부의 표면에 형성되는 금속패턴부-전해도금과; 상기 칩패드와 상기 금속패턴부-전해도금을 전기적으로 연결하는 와이어와; 상기 반도체칩의 상면을 제외한 측면과 하면을 둘러싸고 있는 몰딩수지를 포함한 구성이다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 와이어 어래이드 칩 사이즈 패키지의 제조방법은, 상면에 구리막이 도포되어 있는 절연막테이프에서, 상기 구리막의 길이방향 가장자리와, 반도체칩의 칩패드 부위에 해당하는 영역 주변의 구리막의 금속패턴부와, 그 둘 즉, 상기 구리막의 길이방향 가장자리와 상기 금속패턴부를 연결하는 선을 제외하고 그 이외의 구리막을 식각하는 제 1 공정과; 상기 금속패턴부의 내부홀을 제외한 절연막테이프의 상면과, 상기 구리막의 길이방향 가장자리에서 네 군데의 에지부를 제외한 구리막의 상면과, 상기 금속패턴부의 가장자리에 솔더마스크를 형성하는 제 2 공정과; 상기 솔더마스크가 형성되지 않은 금속패턴부의 표면에 금속패턴부-전해도금을 실시하는 제 3 공정과; 상기 절연막테이프의 저면에 반도체칩을 부착하는 제 4 공정과; 상기 반도체칩의 외부 즉, 상면을 제외한 측면과 하면을 EMC로 몰딩하는 제 5 공정과; 상기 칩패드가 노출되도록 그 상부에 있는 절연막테이프를 식각하는 제 6 공정과; 상기 칩패드와 상기 금속패턴부-전해도금을 와이어로써 전기적으로 연결하는 제 7 공정과; 상기 구리막의 길이방향 가장자리의 에지부에 남아있는 구리막을 제거하고 하나의 반도체칩으로 분리하기 위하여 절단하는 제 8 공정을 순차적으로 실시하는 것을 포함하여 이루어진다.
도 1은 종래 칩 사이즈 패키지의 일반적인 구조를 나타내는 단면도이다.
도 2a∼도 14b는 본 발명의 일실시예에 따른 와이어 어래이드 칩 사이즈 패키지를 제조하는 방법을 도시한 순차적인 공정도로서,
도 2a는 다수의 반도체칩이 제조된 한 장의 웨이퍼를 나타내는 평면도이고,
도 2b는 상기 도 2a에서 하나의 반도체칩을 확대한 평면도이고,
도 3a는 상면에 구리막이 도포된 절연막테이프의 평면도이고,
도 3b는 상기 도 3a의 단면도이고,
도 4a는 상면의 구리막 중 일부를 식각한 절연막테이프의 평면도이고,
도 4b는 상기 도 4a에서 하나의 금속패턴부를 중심으로 확대한 평면도이고,
도 4c는 상기 도 4b에서의 Ⅳc-Ⅳc선 단면도이고,
도 5a는 상면에 부분적으로 솔더마스크를 형성한 절연막테이프의 평면도이고,
도 5b는 상기 도 5a에서 하나의 금속패턴부를 중심으로 확대한 평면도이고,
도 5c는 상기 도 5b에서의 Ⅴc-Ⅴc선 단면도이고,
도 6a는 금속패턴부-전해도금을 나타내는 절연막테이프의 평면도이고,
도 6b는 상기 도 6a에서 하나의 금속패턴부를 중심으로 확대한 평면도이고,
도 6c는 상기 도 6b에서의 Ⅵc-Ⅵc선 단면도이고,
도 7a는 절연막테이프 저면에 반도체칩을 부착하는 공정을 나타내는 상기 도 6a에서의 Ⅶa-Ⅶa선 단면도이고,
도 7b는 상기 도 7a에서 하나의 칩패드를 중심으로 확대한 단면도이고,
도 8은 EMC로 몰딩하는 공정을 나타내는 절연막테이프의 단면도이고,
도 9는 노출된 하나의 칩패드를 중심으로 확대한 단면도이고,
도 10a는 1차 와이어를 본딩한 하나의 칩패드를 중심으로 확대한 평면도이고,
도 10b는 상기 도 10a에서의 Xb-Xb선 단면도이고,
도 11a는 2차 와이어를 본딩한 하나의 칩패드를 중심으로 확대한 평면도이고,
도 11b는 상기 도 11a에서의 XIb-XIb선 단면도이고,
도 12는 와이어-전해도금을 나타내기 위하여, 하나의 칩패드를 중심으로 확대한 단면도이고,
도 13은 절단선을 나타내는 절연막테이프의 평면도이고,
도 14a는 완성된 칩 사이즈 패키지의 외형도이고,
도 14b는 완성된 칩 사이즈 패키지의 단면도이다.
도 15a∼도 15b는 본 발명의 다른 실시예에 따른 와이어 어래이드 칩 사이즈 패키지의 제조공정 중의 일부분을 나타내는 평면도와 단면도로서
도 15a는 일실시예와 다른 구조의 와이어 본딩을 나타내기 위하여 하나의 칩패드를 중심으로 확대한 평면도이고,
도 15b는 상기 도 15a에서의 XVb-XVb선 단면도이다.
도 16은 본 발명의 다른 실시예에 따라 완성된 와이어 어래이드 칩 사이즈 패키지의 단면도이다.
**도면의주요부분에대한부호설명**
100 : 웨이퍼 102 : 반도체칩 104 : 칩패드
106 : 구리막 108 : 절연막테이프 110 : 금속패턴부
112 : 솔더마스크 114 : 도금전극 116 : 에폭시 몰드 컴파운드
118 : 1차 와이어 120 : 2차 와이어 122 : 절단선
111 : 금속패턴부-전해도금 119 : 와이어-전해도금
이하, 본 발명의 일실시예에 따른 칩 사이즈 패키지의 제조공정을 도 2a∼도 14b를 참조하여 상세히 설명하면 다음과 같다.
도 2a는 다수의 반도체칩(102)이 제조된 한 장의 웨이퍼(100)를 나타내는 평면도이고, 도 2b는 그 중 하나의 반도체칩(102)을 확대하여 나타낸 평면도이다.
먼저, 상기 도 2a에 도시된 웨이퍼(100)를 절단하여, 도 2b에 나타난 바와 같이 칩패드(104)가 매트릭스(matrix) 구조로 배열되어 있는 반도체칩(102)을 각각의 단품 칩으로 분리하여 준비해 둔다.
다음, 도 3a와 도 3b는 각각 상면에 구리막(106)이 도포되어 있는 절연막테이프(108)의 평면도와 단면도이며, 본 발명에 따른 와이어 어래이드 칩 사이즈 패키지의 제조공정에서는 종래 칩 사이즈 패키지의 제조공정에서와는 달리, 후속공정에서 절연막테이프를 사진식각하는 공정을 포함하므로, 상기 절연막테이프(108)는 사진식각이 가능한 물질로 형성되는 것이 특징이다.
다음, 상면의 구리막 중 일부를 식각한 절연막테이프의 평면도인 도 4a와 같이, 상기 구리막(106)의 길이방향 가장자리와, 반도체칩의 칩패드 부위에 해당하는 영역 주변의 구리막 및 그 둘을 연결하는 선을 제외하고, 그 이외의 구리막은 식각하여 절연막테이프(108)를 노출시킨다. 결과적으로, 남아있는 구리막은 길이방향 가장자리에 남아있는 구리막(106a), 칩패드 부위에 해당하는 영역 주변에 남아있는 구리막(106b) 및 그 둘을 연결하는 선에 남아있는 구리막(106c)이다.
상기 도 4a에서는 상기 절연막테이프의 길이를 세 개의 반도체칩이 부착될 수 있는 길이로 나타내었으나, 이것은 도시의 편의상 정한 길이이며, 실제 공정에서 절연막테이프의 길이는 보통 8개나 16개, 또는 32개의 반도체칩이 부착될 수 있는 길이로 하기도 하고, 이들을 포함하여 임의의 길이로도 정할 수 있다.
상기 도 4a에서, 칩패드 부위에 해당하는 영역 주변에 남아있는 구리막(106b)들 중 하나를 중심으로 확대한 평면도가 도 4b이고, 이러한 칩패드 부위에 해당하는 영역 주변에 남아있는 구리막(106b)은 칩패드로부터 전기적 신호를 전달받는 금속의 역할을 하므로, 이하 편의상 금속패턴부(110)라 칭한다.
도 4c는 상기 도 4b에서의 Ⅳc-Ⅳc선 단면도로서, 절연막테이프(108) 상면에 금속패턴부(110)가 남아있다.
다음, 도 5a는 상면에 부분적으로 솔더마스크를 형성한 절연막테이프의 평면도이고, 도 5b는 상기 도 5a에서 하나의 금속패턴부를 중심으로 확대한 평면도이고, 도 5c는 상기 도 5b에서의 Ⅴc-Ⅴc선 단면도이다.
상기 도 5a∼도 5c와 같이, 상기 금속패턴부(110)의 내부홀을 제외한 절연막테이프(108)의 상면과, 상기 길이방향 가장자리에 남아있는 구리막(106a)에서 네 군데의 에지부를 제외한 구리막의 상면에 솔더마스크(112)를 형성하며, 이 때 상기 솔더마스크(112)는, 도 5c에 나타난 바와 같이, 상기 금속패턴부(110)에 걸치도록 즉, 상기 금속패턴부(110)의 가장자리까지 형성한다. 상기 도 5b에서 설명하지 않은 점선(----)은 이해를 돕기 위하여 상기 솔더마스크(112) 하부에 있는 상기 금속패턴부(110)의 경계를 표시한 것이다.
그리고, 상기 길이방향 가장자리에 남아있는 구리막(106a) 중에서 네 군데의 에지부에 남겨둔 구리막은 후속공정인 전해도금시 도금전극의 역할을 하게 되므로, 이하 편의상 도금전극(114)이라 칭한다. 이 도금전극(114)은 상기 솔더마스크(112)의 하부에 있는 구리막 중의 일부분으로서, 도 4a에서 언급한 바와 같이, 상기 도금전극이 속한 길이방향 가장자리의 구리막(106a)은 금속패턴부의 구리막(106b)과 그 사이에 있는 구리막(106c)에 의하여 연결되어 있으므로 절연막테이프의 길이에 무관하게 즉, 임의의 길이를 가진 절연막테이프에서도 에지부인 네 군데에만 형성되면 족하다.
다음, 도 6a는 금속패턴부에 전해도금을 실시하는 공정을 나타내는 절연막테이프의 평면도이고, 도 6b는 상기 도 6a에서 하나의 금속패턴부를 중심으로 확대한 평면도이고, 도 6c는 상기 도 6b에서의 Ⅵc-Ⅵc선 단면도이다.
상기 도 6a∼도 6c와 같이, 상기 솔더마스크(112)가 형성되지 않은 금속패턴부의 표면에 니켈, 골드의 순차적인 도금을 실시하거나 또는 은도금을 실시하며, 이것은 상기 도금전극(114)을 이용하여 전해도금한 것이다.
상기 전해도금은 후속공정에서 와이어 표면에도 실시하므로 이와 구별하기 위하여편의상 각각 금속패턴부-전해도금(111), 와이어-전해도금이라 칭하고, 이 때, 상기 금속패턴부-전해도금(111)은 후속공정인 와이어 본딩을 용이하게 하는 역할을 한다.
다음, 도 7a는 상기 도 6a에서의 Ⅶa-Ⅶa선 부분에 해당하는 절연막테이프에서 그 저면에 반도체칩을 부착하는 공정을 나타내는 단면도이고, 도 7b는 상기 도 7a에서 하나의 칩패드를 중심으로 확대한 단면도이다.
상기 도 7a∼도 7b와 같이, 상기 절연막테이프(108)의 저면에 처음에 준비해 둔 상기 반도체칩(102)을 부착한다. 이 때, 매트릭스 형태로 배열되어 있는 칩패드(104)의 위치에 부합하도록 부착한다.
다음, 도 8과 같이, 상기 반도체칩(102)의 외부 즉, 상면을 제외한 측면과 하면을 EMC(116)로 몰딩한다.
다음, 하나의 칩패드(104)를 중심으로 확대한 단면도인 도 9와 같이, 상기 금속패턴부-전해도금(111)과 상기 솔더마스크(112)를 마스크로 하여 상기 칩패드(104) 상부의 절연막테이프를 사진식각하여 홀을 형성하고 상기 홀을 통하여 상기 칩패드(104)를 노출시킨다. 이 때의 사진식각을 위하여, 앞에서 언급한 바와 같이, 상기 절연막테이프(108)는 사진식각이 가능한 물질로 형성되는 것을 특징으로 한다.
다음, 도 10a는 하나의 칩패드(104)를 중심으로 확대한 평면도이고, 도 10b는 상기 도 10a에서의 Xb-Xb선 단면도이다. 상기 도 10a∼도 10b에 도시된 바와 같이, 상기 칩패드(104)와 상기 금속패턴부-전해도금(111) 간에 1차 와이어(118)를 본딩한다.
다음, 도 11a는 하나의 칩패드(104)를 중심으로 확대한 평면도이고, 도 11b는 상기 도 11a에서의 XIb-XIb선 단면도이며, 상기 도 11a∼도 11b에 도시된 바와 같이, 상기 1차 와이어(118)가 본딩된 금속패턴부-전해도금(111) 상의 지점(P)으로부터 90°각을 이루는 두 지점(Q1, Q2)의 금속패턴부-전해도금(111) 간에 2차 와이어(120)를 본딩한다.
이 때, 상기 2차 와이어(120)는 상기 1차 와이어(118)와 교차하며, 상기 두 와이어는 이미 원형의 금속패턴부(110)를 통해 전기적으로 연결된 상태이므로 각각의 와이어가 서로 닿거나 그렇지 않거나에 구애받을 필요는 없다.
다음, 도 12와 같이, 상기 1차 와이어(118)와 2차 와이어(120)의 표면에 니켈, 골드의 순차적인 도금을 실시하거나 또는 은도금을 실시하며, 이것은 상기 도금전극(114)을 이용하여 전해도금한 것이다. 상기 전해도금은 앞에서 언급한 바와 같이, 금속패턴부-전해도금과 구별하기 위하여 편의상 와이어-전해도금(119)이라 칭한다.
이 때, 상기 와이어-전해도금(119)은, 후속공정인 마더보드에 실장할 때 2차 와이어(120)가 휘어지지 않도록 강도를 부여하고, 또한, 마더보드에 실장할 때의 솔더에 의한 결합 효율을 향상시키는 역할을 한다.
다음, 절연막테이프의 평면도인 도 13과 같이, 상기 도금전극(114)을 제거하고 각각의 단품으로 분리하기 위하여 절단선(122)을 따라서 절단하여 하나의 패키지를 완성하며, 완성된 패키지의 외형도와 단면도는 각각 도 14a와 도 14b에 나타나있다.이와 같이 완성된 패키지는 도 14a 및 도 14b와 같이 2차 와이어(120)가 패키지 표면에서 노출되어 있으므로 일반적인 솔더 리플로우 등의 표면실장방법에 의하여 마더보드에 실장할 수 있는 것이다. 이때 2차 와이어(120)는 종래의 솔더볼에 비하여 미세하므로 보다 많은 수의 다핀화가 가능하게 된다.
상기한 본 발명의 일실시예에서 1, 2차 와이어 본딩을 다른 구조로 실시한 것이 본 발명의 다른 실시예로서, 이것은 일실시예의 도 2a∼도 9까지의 공정을 실시한 후, 상기 칩패드(104)와 상기 금속패턴부-전해도금(111) 사이에 2개 이상의 와이어 본딩을 실시하는 것이며, 도 15a에는 4개의 와이어(123)가 서로 90°의 각도를 가지고 본딩된 실시예의 평면도가 나타나 있으며 상기 도 15a에서 XVb-XVb선 단면도가 도 15b이다. 이 때, 상기 도 15a∼도 15b와 같은 4개의 와이어 구조는 본 발명의 다른 실시예이며, 본 발명을 한정하지는 않는다.
그 이후의 공정은 본 발명의 일실시예와 마찬가지로 와이어에 전해도금을 실시한 후, 단품으로 분리하여 하나의 패키지를 완성하며, 그 완성된 패키지의 단면이 도 16에 나타나 있다.
상기한 바와 같이 본 발명에 따른 와이어 어래이드 칩 사이즈 패키지는, 외부단자로서 종래의 솔더볼보다 훨씬 미세한 와이어를 사용하므로, 종래 솔더볼의 크기와 솔더볼 사이에 필요한 소정거리를 고려하여 핀의 개수가 제한되었던 것에 비해, 동일한 칩 사이즈에서 다핀화가 훨씬 유리한 효과가 있다.
또한, 칩패드와 금속패턴부 사이의 직접적인 와이어 본딩으로 인해, 종래 리본본딩을 위한 별도의 영역이 필요했던 것에 비해, 동일한 칩 사이즈에서 다핀화가 유리함과 동시에 더욱 반도체칩의 크기에 가까운 패키지를 제조하는 효과가 있다.
또한, 마더보드에 솔더링으로 실장한 후 소자 작동 시 발생하는 열로 인하여 종래 솔더볼을 이용한 패키지의 경우에는 마더보드와 솔더볼의 경계면에 크랙(crack)을유발시켰던 것에 비해, 본 발명에 따른 와이어 어래이드 칩 사이즈 패키지에서는 와이어의 유연성으로 그 스트레스를 흡수함으로써 크랙을 방지하는 효과가 있다.
또한, 마더보드에 실장시 와이어가 솔더 내부에 고리형태로 묻혀 있으므로, 솔더에 의한 결합의 신뢰성이 향상되는 효과가 있다.
또한, 반도체칩과 패키지 사이의 전기적 신호 전달 매체로 본딩 와이어만을 이용하므로 종래 리본본딩, 금속패턴부, 솔더볼의 여러 매체를 거쳐야했던 것에 비해 전기적 특성이 향상되는 효과가 있다.
또한, 구리막의 길이방향 가장자리에서 에지부에 남아있는 도금전극을 이용하여 패키지의 전기적 테스트를 실시할 수 있으므로 종래 테스트용 소켓을 별도로 제작했던 것에 비해 전기적 테스트가 훨씬 용이한 효과가 있다.
또한, 종래 칩의 뒷면을 외부로 노출시킨 것과는 달리, 칩의 뒷면까지 EMC로 몰딩하므로 외부환경으로부터 칩을 보호하는 효과가 있다.

Claims (8)

  1. 다수의 칩패드가 형성되는 반도체칩과;
    저면에 상기 반도체칩이 부착되고, 다수의 홀을 구비한 절연막테이프와;
    상기 절연막테이프 상에 형성되는 금속패턴부와;
    상기 절연막테이프와 상기 금속패턴부의 일부를 덮도록 형성되는 솔더마스크와;
    상기 솔더마스크로 덮이지 않은 부분의 금속패턴부의 표면에 형성되는 금속패턴부-전해도금과;
    상기 칩패드와 상기 금속패턴부-전해도금을 전기적으로 연결하는 와이어와;
    상기 와이어의 표면에 형성되는 와이어-전해도금과;
    상기 반도체칩의 상면을 제외한 측면과 하면을 둘러싸고 있는 몰딩수지를 포함하여 구성된 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지.
  2. 제 1 항에 있어서, 상기 칩 패드는 매트릭스(matrix)구조로 배열되고, 상기 칩패드의 위치에 부합되도록 상기 반도체칩이 상기 절연막테이프의 저면에 부착되고, 상기 절연막테이프는 사진식각이 가능한 물질로 형성되며, 상기 금속패턴부는 구리막인 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지.
  3. 제 1 항에 있어서, 상기 금속패턴부-전해도금과 상기 와이어-전해도금은 상기 구리막의 길이방향 가장자리에서 에지부에 남아있는 구리막을 도금전극으로 이용하여형성되는 니켈, 골드의 순차적인 도금과 은도금 중의 하나인 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지.
  4. 제 1 항에 있어서, 상기 와이어는, 상기 칩패드와 상기 금속패턴부-전해도금 간에 본딩한 1차 와이어와 상기 1차 와이어 본딩이 실시된 금속패턴부-전해도금상의 지점으로부터 90°각을 이루는 두 지점의 금속패턴부-전해도금간에 본딩한 2차 와이어의 구조로 이루어진 2개의 와이어와, 상기 칩 패드와 상기 금속패턴부-전해도금 간에 서로 90°의 각도를 가지도록 본딩한 4개의 와이어를 포함하여, 2개 이상인 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지.
  5. 상면에 구리막이 도포되어 있는 절연막테이프에서, 상기 구리막의 길이방향 가장자리와, 반도체칩의 칩패드 부위에 해당하는 영역 주변의 구리막의 금속패턴부와, 그 둘 즉, 상기 구리막의 길이방향 가장자리와 상기 금속패턴부를 연결하는 선을 제외하고 그 이외의 구리막을 식각하는 제 1 공정과;
    상기 금속패턴부의 내부홀을 제외한 절연막테이프의 상면과, 상기 구리막의 길이방향 가장자리에서 네 군데의 에지부를 제외한 구리막의 상면과, 상기 금속패턴부의 가장자리에 솔더마스크를 형성하는 제 2 공정과;
    상기 솔더마스크가 형성되지 않은 금속패턴부의 표면에 금속패턴부-전해도금을 실시하는 제 3 공정과;
    상기 절연막테이프의 저면에 반도체칩을 부착하는 제 4 공정과;
    상기 반도체칩의 외부 즉, 상면을 제외한 측면과 하면을 EMC로 몰딩하는 제 5 공정과;
    상기 칩패드가 노출되도록 그 상부에 있는 절연막테이프를 식각하는 제 6 공정과;
    상기 칩패드와 상기 금속패턴부-전해도금을 와이어로써 전기적으로 연결하는 제 7 공정과;
    상기 와이어의 표면에 와이어-전해도금을 실시하는 제 8 공정과;
    상기 구리막의 길이방향 가장자리의 에지부에 남아있는 구리막을 제거하고 하나의 반도체칩으로 분리하기 위하여 절단하는 제 9 공정을 순차적으로 실시하는 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지의 제조방법
  6. 제 5 항에 있어서, 상기 칩 패드는 매트릭스(matrix)구조로 배열하고, 상기 칩패드의 위치에 부합되도록 상기 금속패턴부를 상기 절연막테이프의 저면에 부착하며, 상기 칩패드는 상기 금속패턴부-전해도금과 상기 솔더마스크를 마스크로 하여 그 상부에 있는 절연막테이프를 식각함으로써 노출되도록 하는 것는 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지의 제조방법.
  7. 제 5 항에 있어서, 상기 금속패턴부-전해도금과 상기 와이어-전해도금은 상기 구리막의 길이방향 가장자리에서 에지부에 남아있는 구리막을 도금전극으로 이용하여 니켈, 골드의 순차적인 도금과 은도금 중의 하나로 하는 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지의 제조방법.
  8. 제 5 항에 있어서, 상기 와이어는, 상기 칩패드와 상기 금속패턴부-전해도금 간에 본딩한 1차 와이어와 상기 1차 와이어 본딩이 실시된 금속패턴부-전해도금상의 지점으로부터 90°각을 이루는 두 지점의 금속패턴부-전해도금간에 본딩한 2차 와이어의 구조로 이루어진 2개의 와이어와, 상기 칩 패드와 상기 금속패턴부-전해도금 간에 서로 90°의 각도를 가지도록 본딩한 4개의 와이어를 포함하여 2개 이상인 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지의 제조방법.
KR1019990007746A 1999-03-09 1999-03-09 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법 Expired - Fee Related KR100319609B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019990007746A KR100319609B1 (ko) 1999-03-09 1999-03-09 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
US09/394,508 US6339260B1 (en) 1999-03-09 1999-09-13 Wire arrayed chip size package
US09/989,494 US6489182B2 (en) 1999-03-09 2001-11-21 Method of fabricating a wire arrayed chip size package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990007746A KR100319609B1 (ko) 1999-03-09 1999-03-09 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20000059861A KR20000059861A (ko) 2000-10-16
KR100319609B1 true KR100319609B1 (ko) 2002-01-05

Family

ID=19575977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990007746A Expired - Fee Related KR100319609B1 (ko) 1999-03-09 1999-03-09 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법

Country Status (2)

Country Link
US (2) US6339260B1 (ko)
KR (1) KR100319609B1 (ko)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6608385B2 (en) * 1998-11-30 2003-08-19 Advantest Corp. Contact structure and production method thereof and probe contact assembly using same
KR100319609B1 (ko) * 1999-03-09 2002-01-05 김영환 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
KR100338945B1 (ko) * 1999-12-13 2002-05-31 박종섭 웨이퍼 스케일 패키지 및 그 제조방법
WO2005006017A1 (en) * 2003-07-02 2005-01-20 European Organisation For Nuclear Research - Cern Multifunctional detector for measuring characteristics of the beam of particles or radiation
US7459198B2 (en) * 2004-05-28 2008-12-02 Hitachi Global Storage Technologies Netherlands B.V. Stress relief for electroplated films
KR101313391B1 (ko) 2004-11-03 2013-10-01 테세라, 인코포레이티드 적층형 패키징
US7371676B2 (en) 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7393770B2 (en) * 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
US7307348B2 (en) * 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US7659612B2 (en) 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
KR20100000328A (ko) * 2008-06-24 2010-01-06 삼성전자주식회사 조인트 신뢰성이 향상된 반도체 패키지 및 그 제조방법
US7989950B2 (en) 2008-08-14 2011-08-02 Stats Chippac Ltd. Integrated circuit packaging system having a cavity
US8008785B2 (en) 2009-12-22 2011-08-30 Tessera Research Llc Microelectronic assembly with joined bond elements having lowered inductance
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964049A (ja) * 1995-08-30 1997-03-07 Oki Electric Ind Co Ltd チップサイズパッケージ及びその製造方法
KR19980019655A (ko) * 1996-09-02 1998-06-25 김광호 칩 스케일 패키지
KR19980020726A (ko) * 1996-09-11 1998-06-25 김광호 칩 스케일의 볼 그리드 어레이 패키지 및 그의 제조 방법
JPH1140694A (ja) * 1997-07-16 1999-02-12 Oki Electric Ind Co Ltd 半導体パッケージおよび半導体装置とその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3258764B2 (ja) 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
US5467253A (en) 1994-06-30 1995-11-14 Motorola, Inc. Semiconductor chip package and method of forming
US5600175A (en) * 1994-07-27 1997-02-04 Texas Instruments Incorporated Apparatus and method for flat circuit assembly
US5889333A (en) * 1994-08-09 1999-03-30 Fujitsu Limited Semiconductor device and method for manufacturing such
JP3142723B2 (ja) 1994-09-21 2001-03-07 シャープ株式会社 半導体装置及びその製造方法
JPH0964080A (ja) * 1995-08-28 1997-03-07 Hitachi Ltd 半導体装置及びその製造方法
SG60099A1 (en) * 1996-08-16 1999-02-22 Sony Corp Semiconductor package and manufacturing method of lead frame
US5977624A (en) * 1996-12-11 1999-11-02 Anam Semiconductor, Inc. Semiconductor package and assembly for fabricating the same
US6133072A (en) * 1996-12-13 2000-10-17 Tessera, Inc. Microelectronic connector with planar elastomer sockets
JP2982738B2 (ja) * 1997-04-04 1999-11-29 日本電気株式会社 セラミック・チップサイズパッケージの構造
JPH1116959A (ja) * 1997-06-25 1999-01-22 Hitachi Ltd 半導体装置
US6028354A (en) * 1997-10-14 2000-02-22 Amkor Technology, Inc. Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package
US6429528B1 (en) * 1998-02-27 2002-08-06 Micron Technology, Inc. Multichip semiconductor package
JPH11354577A (ja) * 1998-06-05 1999-12-24 Chu Nin Ma 開口型球状格子配列パッケージ技術の製造法
FR2787241B1 (fr) 1998-12-14 2003-01-31 Ela Medical Sa Composant microelectronique cms enrobe, notamment pour un dispositif medical implantable actif, et son procede de fabrication
KR100319609B1 (ko) * 1999-03-09 2002-01-05 김영환 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
US6072238A (en) * 1999-04-07 2000-06-06 Motorola, Inc. Semiconductor component
KR100575858B1 (ko) 1999-04-13 2006-05-03 주식회사 하이닉스반도체 칩 스캐일 패키지 및 그의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964049A (ja) * 1995-08-30 1997-03-07 Oki Electric Ind Co Ltd チップサイズパッケージ及びその製造方法
KR19980019655A (ko) * 1996-09-02 1998-06-25 김광호 칩 스케일 패키지
KR19980020726A (ko) * 1996-09-11 1998-06-25 김광호 칩 스케일의 볼 그리드 어레이 패키지 및 그의 제조 방법
JPH1140694A (ja) * 1997-07-16 1999-02-12 Oki Electric Ind Co Ltd 半導体パッケージおよび半導体装置とその製造方法

Also Published As

Publication number Publication date
US6489182B2 (en) 2002-12-03
US6339260B1 (en) 2002-01-15
KR20000059861A (ko) 2000-10-16
US20020030289A1 (en) 2002-03-14

Similar Documents

Publication Publication Date Title
KR100319609B1 (ko) 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
US7112871B2 (en) Flipchip QFN package
US7851894B1 (en) System and method for shielding of package on package (PoP) assemblies
US6818976B2 (en) Bumped chip carrier package using lead frame
US6844619B2 (en) Compact semiconductor device capable of mounting a plurality of semiconductor chips with high density and method of manufacturing the same
US6756252B2 (en) Multilayer laser trim interconnect method
US7615859B2 (en) Thin semiconductor package having stackable lead frame and method of manufacturing the same
US6921980B2 (en) Integrated semiconductor circuit including electronic component connected between different component connection portions
US11646248B2 (en) Semiconductor device having a lead flank and method of manufacturing a semiconductor device having a lead flank
US7939383B2 (en) Method for fabricating semiconductor package free of substrate
JP4602350B2 (ja) ランド・グリッド・アレイ実装デバイスおよびその形成方法
US5994783A (en) Semiconductor chip package and fabrication method thereof
US7423340B2 (en) Semiconductor package free of substrate and fabrication method thereof
US6250606B1 (en) Substrate for semiconductor device, semiconductor device and manufacturing method thereof
JP2000040676A (ja) 半導体装置の製造方法
US20070108609A1 (en) Bumped chip carrier package using lead frame and method for manufacturing the same
KR100800135B1 (ko) 칩 사이즈 패키지 제조방법
KR100331074B1 (ko) 반도체패키지용 필름의 솔더볼랜드 구조
KR100327760B1 (ko) 반도체패키지용 회로기판시트의 제조 방법
KR100379086B1 (ko) 반도체패키지제조방법
KR20010004610A (ko) 트랜스퍼 몰드형 칩 사이즈 패키지 및 그의 제조 방법
US20060060958A1 (en) Semiconductor package, and fabrication method and carrier thereof
KR20010060879A (ko) 볼 그리드 어레이 패키지와 그 제조 방법
KR20080058611A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19990309

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20001209

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20011121

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20011220

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20011221

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20041119

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20051116

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20061122

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20071120

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20081125

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20091126

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20101125

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20111121

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20121121

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20131122

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20131122

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20141126

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20141126

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 15

PR1001 Payment of annual fee

Payment date: 20151120

Start annual number: 15

End annual number: 15

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20170929