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KR20080059081A - 전자 부품의 실장 방법, 전자 부품 내장 기판의 제조 방법,및 전자 부품 내장 기판 - Google Patents

전자 부품의 실장 방법, 전자 부품 내장 기판의 제조 방법,및 전자 부품 내장 기판 Download PDF

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Publication number
KR20080059081A
KR20080059081A KR1020070135238A KR20070135238A KR20080059081A KR 20080059081 A KR20080059081 A KR 20080059081A KR 1020070135238 A KR1020070135238 A KR 1020070135238A KR 20070135238 A KR20070135238 A KR 20070135238A KR 20080059081 A KR20080059081 A KR 20080059081A
Authority
KR
South Korea
Prior art keywords
electronic component
resin layer
semiconductor device
resin
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020070135238A
Other languages
English (en)
Inventor
다카아키 모리타
Original Assignee
티디케이가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 티디케이가부시기가이샤 filed Critical 티디케이가부시기가이샤
Publication of KR20080059081A publication Critical patent/KR20080059081A/ko
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Abstract

과제
전자 부품과 수지층을 고정시킬 때에, 전자 부품의 휨이나 구부러짐을 억제할 수 있는 전자 부품의 고정 방법 등을 제공한다.
해결 수단
반도체 장치 (220) 가 내장된 반도체 내장 기판 (200) 의 제조에 있어서, 미경화 상태인 수지층 (212) 상에 반도체 장치 (220) 를 탑재한 후, 이것을 가압 가온 장치 (3) 의 용기 (31) 내에 수용하고, 용기 (31) 내의 내부 기체를 압력 매체로 하여 반도체 장치 (220) 를 등방적으로 가압함으로써, 반도체 장치 (220) 를 미경화 상태인 수지층 (212) 에 압착시킴과 함께, 수지층 (212) 을 가열하여 경화시킨다. 이로써, 반도체 장치 (220) 가, 휨이나 구부러짐을 발생시키는 일 없이, 수지층 (212) 에 고정 실장된다.
전자 부품, 수지층, 전자 부품 내장 기판, 반도체 장치, 반도체 내장 기판

Description

전자 부품의 실장 방법, 전자 부품 내장 기판의 제조 방법, 및 전자 부품 내장 기판{MOUNTING METHOD OF ELECTRONIC COMPONENTS, MANUFACTURING METHOD OF ELECTRONIC COMPONENT-EMBEDDED SUBSTRATE, AND ELECTRONIC COMPONENT-EMBEDDED SUBSTRATE}
본 발명은, 전자 부품의 절연층으로의 실장 방법, 그리고, 전자 부품 내장 기판 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 장치 (IC 나 그 밖의 반도체 능동 소자) 등의 전자 부품의 탑재 기판 (전자 부품 내장 기판) 은, 단일 또는 복수의 수지층으로 이루어지는 기판에 베어칩 상태의 반도체 장치 (다이 (Die)) 가 고정된 구조를 갖고 있고, 전자 기기의 고성능화 및 소형화의 요구에 응하기 위해, 반도체 장치 등의 능동 부품이나 저항, 콘덴서 등의 수동 부품이 고밀도로 실장된 모듈화가 진행되고 있다.
최근, 예를 들어 휴대 전화기 등의 휴대 단말로 대표되는 휴대 기기에는, 종래보다 한층 더 고밀도 실장이 열망되고 있고, 또한 최근에는, 박형화에 대한 요구가 특히 높아지고 있다. 이것에 대해서, 이러한 휴대 기기에 이용되는 전자 부품 내장 기판에도, 한층 더 고밀도화와 박형화가 요망되고 있고, 전자 부품 자체의 한층 더 박형화도 급속히 진행되고 있다.
그러한 전자 부품 내장 기판의 제조 공정에 있어서는, 일반적으로, 반도체 장치를 수지층 등의 절연층이나 절연성 기재에 접착 고정시킨 후, 반도체 장치의 랜드 전극과 전자 부품 내장 기판 중의 내부 배선 패턴을 와이어 본딩이나 플립칩 접속에 의해 접속한다. 예를 들어, 특허 문헌 1 에는, 반도체 베어 칩이 기판상에 접착제로 고착되고, 와이어 본딩에 의해 반도체 베어 칩과 배선층이 접속된 것이 기재되어 있다. 또, 미경화 상태인 수지층에 반도체 장치를 탑재하고, 그 수지층을 경화시켜 양자를 고정시키는 방법도 알려져 있다.
특허 문헌 1 : 일본 공개특허공보 평8-88316호
그런데, 상기 서술한 바와 같이 반도체 장치를 기판에 실장할 때에는 , 반도체 장치를 절연층이나 기재 등에 확실하게 고착시키기 위해서, 접착제나 미경화 상태인 수지층에 반도체 장치를 가배치한 후, 가압하여 밀착시키고 (압착), 그 상태에서 접착제나 수지층을 경화시킬 필요가 있다. 그 경우, 통상은, 반도체 장치의 일방면에 예를 들어 세라믹제 파지구 (예를 들어, 다이본더 장치에 이용되는 콜렛 등의 지그) 를 대어 흡착 등에 의해 반도체 장치를 유지하고, 그 상태에서 반도체 장치의 반대면을 수지층 등에 맞닿게 하여 가배치하고, 또한 그 파지구로 반도체 장치에 압력을 인가하여 수지층 등에 꽉 눌러 압착시키는 등의 방법이 이용되고 있다.
그러나, 상기 서술한 바와 같이, 최근, 반도체 장치 자체가 매우 얇아져 (예를 들어, 수십 ㎛ 오더), 본 발명자의 견지에 의하면, 그러한 얇은 반도체 장치를 지그로 물리적으로 가압하면, 반도체 장치를 균등하게 가압시키고 있는 같아도, 반도체 장치의 주연 단부에 압력이 집중되어 버려서, 수지층 등을 경화시킨 후의 반도체 장치에 휨이나 구부러짐이 발생되어 버리는 것을 피할 수 없는 경향이 있는 것이 판명되었다. 또, 특허 문헌 1 에 기재되어 있는 바와 같이, 반도체 장치의 랜드 전극이나 범프가 형성되어 있지 않은 면을 수지층 측에 대향 설치하는 경우 (즉, 페이스 업 방식) 에는, 랜드 전극이나 범프가 형성되어 있는 면을 파지하여 꽉 누를 필요가 있다. 그 때문에, 랜드 전극이나 범프가 손상되지 않도록, 그들을 피하여 파지하고 또한 가압하면, 반도체 장치에 인가되는 압력이 더욱 국소적으로 편중되어 버려서, 반도체 장치의 휨이나 구부러짐이 더욱 현저해질 우려가 있다.
이와 같이 반도체 장치에 휨이나 구부러짐이 발생하면, 랜드 전극이나 범프의 위치 (특히 높이 방향 위치) 가 어긋나 버리므로, 반도체 장치와 배선층의 확실한 접속이 곤란해질 우려가 있어, 전자 부품 내장 기판의 신뢰성 저하나 제품의 수율 저하를 초래할 우려가 있다. 또, 다층 구조를 갖는 전자 부품 내장 기판에서는, 기판에 고정시킨 반도체 장치상에 수지층과 배선층이 다단으로 형성되므로, 이들을 확실하게 접속시키기 위해서는 반도체 장치의 설치 치수의 제약은 더욱 더 엄격해지고, 반도체 장치에 휨이나 구부러짐이 발생되어 버린다고 하는 문제는 특히 심각하다.
또, 반도체 장치를 수지층 등에 가압하는 경우, 그 주연 단부가 수지층 등에 잠기듯이 (가라앉듯이) 휨이나 구부러짐이 발생하는 경향이 있어, 이렇게 되면, 반도체 장치의 주연 단부 근방의 수지가 그 둘레벽으로 솟아 올라버리기 쉽다. 본 발명자의 견지에 의하면, 그렇게 반도체 장치의 '옆' 에 솟아 오른 미경화 상태인 수지층의 부분은, 다공질 (포러스) 이 되기 쉽고, 그렇게 되면, 수지층 경화 후에도 반도체 장치의 둘레 가장자리부와 수지층의 고정 강도나 기판 자체의 항절(抗折)강도가 저하되거나 수지층의 빈 구멍 부분이 흡습되기 쉬워지는 등의 문제가 발생되어 버린다.
상기의 사정은, 기판 등에 실장되는 반도체 장치 이외의 다른 전자 부품에 대해서도 동일하다.
그래서, 본 발명은, 이러한 사정을 감안하여 이루어진 것으로서, 반도체 장치 등의 전자 부품과 수지층을 고정시킬 때에, 전자 부품의 휨이나 구부러짐을 억제할 수 있고, 배선층과의 접속을 확실하게 담보할 수 있음과 함께, 전자 부품의 고착 강도의 저하를 억제할 수 있는 전자 부품의 실장 방법, 그것을 이용한 전자 부품 내장 기판의 제조 방법, 및, 그것에 따라 얻어지는 전자 부품 내장 기판을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명에 의한 전자 부품의 실장 방법은, 전자 부품을 절연층에 고정시켜 실장하는 방법으로서, 절연층을 형성하기 위한 미경화 상태의 수지 상에 전자 부품을 탑재하는 탑재 공정과, 압력 매체를 통하여 전자 부품을 등방적으로 가압하는 가압 공정과, 수지를 가열하여 경화시켜 절연층을 형성하는 가열 공정을 포함한다. 또한, 본 발명에 있어서의 「절연층을 형성하기 위한 미경화 상태의 수지」 에는, 전체에서 절연층을 형성하는 것뿐만 아니라, 기판 등의 기재에 전자 부품을 접착 고정시키기 위한 미경화 상태의 접착제 (페이스트, 시트 등) 가 포함된다.
이러한 전자 부품의 실장 방법으로는, 우선, 탑재 공정에 있어서 미경화 상태의 수지 상에 적당한 수단으로 전자 부품이 탑재되고, 다음으로, 가압 공정에 있어서, 그 전자 부품이 가압되어 수지에 압착된다. 이 때, 전자 부품은, 압력 매체를 통하여 등방적으로 가압 (즉 등방 가압) 되므로, 전자 부품에 인가되는 압 력이 국소적으로 편중되어 버리는 것이 방지된다. 따라서, 전자 부품의 주연 단부가 미경화 상태의 수지에 잠기는 휨이나 구부러짐의 발생이 억제된다. 그리고 가열 공정을 실시함으로써, 수지가 연화되고 추가로 경화되어 절연층이 형성되고, 전자 부품은 휨이나 구부러짐이 발생하지 않은 상태로 절연층에 고정된다. 또, 이 때, 전자 부품의 주연 단부 근방의 수지가 전자 부품의 주벽 (周壁) 으로 비어져 나와 솟아올라 버리는 것이 억제된다.
또, 가압 공정의 적어도 일부와 가열 공정의 적어도 일부, 바람직하게는 양자의 전부를 동시에 실시한다, 바꿔 말하면, 열간 등방 가압을 실시하면 바람직하다. 이렇게 하면, 전자 부품을 절연층에 고정시키기 위한 소요 시간이 단축된다.
이 경우, 가열 공정에 있어서 적어도 수지가 연화되어 있는 동안, 즉, 전자 부품이 수지 상에 탑재되고 나서 수지가 경화될 때까지 동안, 가압 공정을 실시하는 것이 바람직하다. 이렇게 하면, 전자 부품이 그 자체 중량에 의해 수지에 잠기는 것에 의해 변형이 발생될 수 있는 조건에서도, 그 동안, 전자 부품이 등방적으로 가압되므로, 이러한 전자 부품의 자체 중량에 의한 변형이 유효하게 방지된다.
또한, 가압 공정에 있어서는, 전자 부품, 및 그 전자 부품의 적어도 주변에 있어서의 수지를 등방적으로 가압하면 보다 바람직하고, 이 때, 양자의 등방적인 가압을 동시에 실시하면 특히 바람직하다. 이렇게 하면, 전자 부품이 탑재된 주위의 수지도 전자 부품과 동등한 압력으로 가압되므로, 전자 부품의 둘레 가장자 리부 옆에서의 수지의 비어져 나옴이나 솟아 오름이 보다 더 효과적으로 방지된다.
또한, 가압 공정에 있어서는, 압력 매체로서 예를 들어 전자 부품 및 수지의 주위를 덮도록 배치된 기체 또는 액체 (액상체를 포함한다) 를 이용하면, 전자 부품을 확실하게 등방적으로 가압할 수 있으므로 보다 바람직하다. 구체적으로는, 예를 들어, 전자 부품이 탑재된 미경화 상태의 수지를, 기체 (분위기 가스) 또는 액체가 수용된 가압 용기에 봉입시키고, 용기 내부를 가압하는 방법을 들 수 있다. 이 경우, 용기 내부의 기체 또는 액체를 적당한 온도 구배로 가열함으로써, 그 기체 또는 액체를 통하여 수지에 열이 인가되므로, 가압 공정과 가열 공정을 전자 부품과 수지에 대해서 동시에 실시할 수 있다.
혹은, 가압 공정에 있어서는, 압력 매체로서 적어도 전자 부품의 노출면을 덮도록 또한 그 모든 노출면에 밀착되도록 배치되는 막체 또는 탄성체, 및 그 막체 또는 탄성체에 압력을 인가하는 가압 수단을 이용해도, 전자 부품을 충분히 등방적으로 가압할 수 있으므로 바람직하다.
구체적으로는, 예를 들어, 미경화 상태의 수지 상에 탑재된 전자 부품의 상부 전체를, 신축성 또는 가요성을 갖는 막 (예를 들어, 수지제 또는 고무제의 박막) 으로 덮고, 추가로 그 막에, 기체, 액체 등의 유동체로 이루어지는 압력 매체를 통하여 압력을 인가하는 방법, 바꿔 말하면, 전자 부품과 막을 부착하여 (라미네이트하여) 등방 가압하는 방법을 들 수 있다. 이로써, 가압 공정을 전자 부품과 수지에 대해서 동시에 실시할 수 있다.
또, 그 막과 전자 부품 사이의 공간을 배기하고, 그 공간 내를 감압함으로 써, 막으로 전자 부품을 일괄적으로 밀착 밀봉하고 (말하자면, 일괄 진공 라미네이트하고), 막의 외측에서부터 막을 개재하여, 대기압에 의해 전자 부품을 등방 가압하는 방법도 이용해도 된다. 이 경우, 전자 부품과 미경화 상태의 수지 전체를 자루 형상의 막 내에 수용하고, 그 내부를 감압시킴으로써, 막으로 전자 부품과 수지 전체를 밀착 밀봉하고, 막의 외측에서부터 막을 개재하여, 대기압에 의해 전자 부품과 수지 전체를 등방 가압하도록 해도 상관없다. 이와 같이 해도, 가압 공정을 전자 부품과 수지에 대해서 동시에 실시할 수 있다.
또, 본 발명에 의한 전자 부품 내장 기판의 제조 방법은, 본 발명의 전자 부품의 실장 방법을 실행하는 반도체 고정 공정과, 고정된 전자 부품 상에 추가된 절연층을 형성하는 절연층 형성 공정과, 추가된 절연층 상에, 전자 부품과 전기적으로 접속되는 배선층을 형성하는 배선층 형성 공정을 포함한다.
그리고, 이러한 제조 방법을 실시함으로써, 전자 부품의 면에 수직인 방향에 있어서, 전자 부품의 중심부와 둘레 단부의 레벨 차이가, 전자 부품의 중앙부 아래의 절연층 두께의 10% 이하인 전자 부품 내장 기판, 절연층에 있어서의 전자 부품의 주벽 근방의 부분이 비다공질인 것인 전자 부품 내장 기판, 또는, 절연층에 있어서의 전자 부품 아래의 부분이 비발포성인 것인 전자 부품 내장 기판 등의 본 발명에 의한 전자 부품 내장 기판을 유효하게 제조할 수 있게 된다.
본 발명에 의하면, 미경화 상태의 수지 상에 탑재된 전자 부품이 압력 매체를 통하여 등방적으로 가압되므로, 전자 부품에 인가되는 압력의 편재가 방지되고, 전자 부품의 둘레 가장자리부가 미경화 상태의 수지에 잠기는 휨이나 구부러짐의 발생을 억제할 수 있다. 따라서, 배선층과의 접속을 확실하게 담보할 수 있음과 함께, 전자 부품의 둘레 가장자리부의 잠김에 의한 수지의 솟아 오름이 억제되어, 이로써, 전자 부품과 절연층의 고착 강도의 저하를 억제할 수 있게 된다.
이하, 본 발명의 실시 형태에 대해 상세하게 설명한다. 또한, 동일한 요소에는 동일한 부호를 붙여 중복되는 설명을 생략한다. 또, 상하 좌우 등의 위치 관계는, 특별히 언급하지 않는 한 도면에 나타내는 위치 관계에 기초하는 것으로 한다. 또한, 도면의 치수 비율은 도시된 비율에 한정되는 것은 아니다. 또, 이하의 실시 형태는, 본 발명을 설명하기 위한 예시로서, 본 발명을 그 실시 형태에만 한정하는 취지는 아니다. 또한, 본 발명은 그 요지를 일탈하지 않는 한, 다양한 변형이 가능하다.
도 1 은, 본 발명에 의한 전자 부품 내장 기판의 제조 방법에 따라 제조되는 전자 부품 내장 기판의 일례의 요부를 나타내는 단면도이다.
반도체 내장 기판 (200) (전자 부품 내장 기판) 은, 적층된 수지층 (211∼214) 중 수지층 (211) 내에 베어칩 상태의 반도체 IC (다이) 등의 반도체 부품인 반도체 장치 (220) 가 매설된 것으로, 그 하층인 수지층 (212) (절연층) 내에 형성된 얼라인먼트 마크 (230) 와, 반도체 장치 (220) 에 전기적으로 접속된 도체로 이루어지는 각종 배선 패턴 (250, 261, 262) 과, 이들 배선 패턴을 접속시키는 관통 전극 (252, 263∼265) 을 구비한다.
여기에서, 도 21 은, 반도체 장치 (220) 의 개략 구조를 나타내는 사시도이다. 반도체 장치 (220) 는, 대략 직사각형 판 형상을 이루는 그 주면 (主面) (220a) 에 다수의 랜드 전극 (도시 생략) 및 범프 (221) 를 갖고 있다. 또한, 도시에 있어서는, 네 구석에만 범프 (221) 를 표시하고, 그 이외의 범프 (221) 의 표시를 생략하였다. 또, 반도체 장치 (220) 의 종류는, 특별히 제한되는 것은 아니지만, 후술하는 바와 같이 반도체 장치 (220) 가 발하는 열이 효율적인 방열 대책이 실시되고 있으므로, 예를 들어, CPU 나 DSP 와 같은 동작 주파수가 매우 높은 디지털 IC 등을 바람직하게 이용할 수 있다.
또한, 특별히 한정되는 것은 아니지만, 반도체 장치 (220) 의 이면 (裏面) (220b) 은 연마되어 있고, 이로써 반도체 장치 (220) 의 두께 (t) (주면 (220a) 에서 이면 (220b) 까지의 거리) 는, 통상의 반도체 장치에 비해 얇게 되어 있고, 예를 들어, 바람직하게는 200㎛ 이하, 보다 바람직하게는 20∼50㎛ 정도로 된다. 한편, 이면 (220b) 은, 반도체 장치 (220) 의 한층 더 박형화를 도모하기 위해, 에칭, 플라즈마 처리, 레이저 조사, 블라스트 연마, 버프 연마, 약품 처리 등에 의한 조면화 (粗面化) 처리 등을 실시하면 바람직하다.
또한, 반도체 장치 (220) 의 이면 (220b) 의 연마는, 웨이퍼 상태에서 다수의 반도체 장치 (220) 에 대해서 일괄적으로 실시하고, 그 후, 다이싱에 의해 개별 반도체 장치 (220) 로 분리하는 것이 바람직하다. 연마에 의해 얇게 하기 전에 다이싱에 의해 개별 반도체 장치 (220) 로 절단 분리한 경우에는, 수지 등에 의해 반도체 장치 (220) 의 주면 (220a) 을 덮은 상태에서 이면 (220b) 을 연마할 수도 있다.
또, 범프 (221) 는, 도전성 돌기물의 일종으로서, 그 종류는, 특별히 제한되지 않고, 스터드 범프, 플레이트 범프, 도금 범프, 볼 범프 등의 각종 범프를 예시할 수 있다. 또한, 도시에 있어서는, 플레이트 범프를 예시하였다.
범프 (221) 로서 스터드 범프를 이용하는 경우에는, 금 (AU) 이나 구리 (Cu) 를 와이어 본딩으로 형성할 수 있고, 플레이트 범프를 이용하는 경우에는, 도금, 스퍼터 또는 증착에 의해 형성할 수 있다. 또, 도금 범프를 이용하는 경우에는, 도금에 의해 형성할 수 있고, 볼 범프를 이용하는 경우에는, 땜납 볼을 랜드 전극 (221a) 상에 탑재한 후, 이것을 용융시키거나, 크림 땜납을 랜드 전극상에 인쇄한 후, 이것을 용융시킴으로써 형성할 수 있다. 또, 도전성 재료를 스크린 인쇄하여, 이것을 경화시킨 원추형, 원주형 등의 범프나, 나노 페이스트를 인쇄하여, 가열에 의해 이것을 소결시켜 이루어지는 범프를 이용할 수도 있다.
범프 (221) 에 사용할 수 있는 금속종으로서는, 특별히 한정되지 않고, 예를 들어, 금 (Au), 은 (Ag), 구리 (Cu), 니켈 (Ni), 주석 (Sn), 크롬 (Cr), 니켈ㆍ크롬 합금, 땜납 등을 들 수 있고, 이들 중에서는, 구리를 이용하는 것이 바람직하다. 범프 (221) 의 재료로서 구리를 이용하면, 예를 들어 금을 이용한 경우에 비하여, 랜드 전극 (221a) 에 대한 높은 접합 강도를 얻을 수 있게 되어, 반도체 장치 (220) 의 신뢰성을 높일 수 있다.
또, 범프 (221) 의 치수 형상은, 랜드 전극 (221a) 간의 간격 (피치) 에 따라 적합하게 설정할 수 있고, 예를 들어, 랜드 전극 (221a) 의 피치가 약 100㎛ 인 경우에는, 범프 (221) 의 최대 직경을 10∼90㎛ 정도, 높이를 2∼100㎛ 정도로 하면 된다. 또한, 범프 (221) 는, 웨이퍼의 다이싱에 의해 개별 반도체 장치 (220) 로 절단 분리한 후, 와이어 본더를 이용하여 각 랜드 전극 (221a) 에 접합할 수 있다.
도 1 에 나타내는 바와 같이, 본 실시 형태에 의한 반도체 내장 기판 (200) 에서는, 반도체 장치 (220) 의 주면 (220a) 이 수지층 (211) 에 의해 직접 덮여져 있고, 반도체 장치 (220) 의 이면 (220b) 이 수지층 (212) 에 의해 직접 덮여져 있다. 또, 각 반도체 장치 (220) 의 범프 (221) 는, 수지층 (211) 의 표면으로부터 돌출되도록 형성되어 있어 이 돌출 부분에 있어서 수지층 (214) 에 형성된 배선 패턴 (250) 과 접속되어 있다.
또, 각 반도체 장치 (220) 의 이면 (220b) 상에는, 금속층 (222) 이 형성되어 있다. 이 금속층 (222) 은, 반도체 장치 (220) 가 작동할 때에 발생되는 열의 방열 경로로서 기능함과 함께, 열응력 등에서 기인하여 반도체 장치 (220) 의 이면 (220b) 에서 발생될 수 있는 균열 (크랙) 을 유효하게 방지하고, 또한, 박층화에 의해 취급이 더욱 곤란해지고 있는 반도체 장치 (220) 의 취급성 (핸들링성) 을 향상시키는 역할도 완수하는 것이다.
금속층 (222) 은, 수지층 (212, 213) 을 관통하도록 형성된 관통 전극 (264) 을 통하여, 최외층에 형성된 배선 패턴 (261) 에 접속되어 있다. 이 관통 전극 (264) 은, 반도체 장치 (220) 가 발하는 열의 방열 경로가 되고, 그 열은, 이들을 통해 효율적으로 메인보드 등의 기체로 방열된다.
여기에서, 수지층 (211∼214) 에 이용되는 재료로서는, 구체적으로는, 예를 들어, 비닐벤질수지, 폴리비닐벤질에테르화합물수지, 비스말레이미드트리아진수지 (BT 레진), 폴리페닐렌에테르 (폴리페닐렌에테르옥사이드) 수지 (PPE, PPO), 시아네이트에스테르수지, 에폭시 + 활성에스테르경화수지, 폴리페닐렌에테르수지 (폴리페닐렌옥사이드수지), 경화성폴리올레핀수지, 벤조시클로부텐수지, 폴리이미드수지, 방향족 폴리에스테르수지, 방향족 액정 폴리에스테르수지, 폴리페닐렌설파이드 수지, 폴리에테르이미드 수지, 폴리아크릴레이트 수지, 폴리에테르에테르케톤수지, 불소 수지, 에폭시수지, 페놀수지 또는 벤조옥사진수지의 단체 (單體), 또는, 이들 수지에, 실리카, 탤크, 탄산칼슘, 탄산마그네슘, 수산화알루미늄, 수산화마그네슘, 붕산알루미늄위스커, 티탄산칼륨 섬유, 알루미나, 유리 플레이크, 유리 섬유, 질화탄 탈, 질화알루미늄 등을 첨가한 재료, 추가로 이들의 수지에, 마그네슘, 규소, 티탄, 아연, 칼슘, 스트론튬, 지르코늄, 주석, 네오듐, 사마륨, 알루미늄, 비스무트, 납, 란탄, 리튬 및 탄탈 중 적어도 1 종의 금속을 함유하는 금속 산화물 분말을 첨가한 재료, 또한, 이들의 수지에, 유리 섬유, 아라미드 섬유 등의 수지 섬유 등을 배합한 재료 혹은, 이들의 수지를 유리 클로스, 아라미드 섬유, 부직포 등에 함침시킨 재료, 등을 들 수 있고, 전기 특성, 기계 특성, 흡수성, 리플로우 내성 등의 관점에서, 적합하게 선택하여 이용할 수 있다.
다음으로, 반도체 내장 기판 (200) 의 제조 방법의 일례에 대해서, 도면을 참조하면서 설명한다. 도 2 ∼ 도 17 은, 도 1 에 나타내는 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도이다.
우선, 양면에 도체층 (230a, 271) 이 형성된 평판 형상을 이루는 수지층 (213) 을 준비하고, 그 일방면 (도체층 (271) 측) 에 지지 기판 (281) 을 부착한다 (도 2). 이어서, 도체층 (230a) 을 패터닝하여, 이로써 얼라인먼트 마크 (230) 를 형성한다 (도 3). 이 얼라인먼트 마크 (230) 는 반도체 내장 기판 (200) 에서는, 배선 패턴으로서도 이용되는 것이다.
다음으로, 수지층 (213) 상에, 수지층 (212) 을 형성하기 위한 미경화 상태의 수지를, 적당한 수법으로 도포하여, 얼라인먼트 마크 (230) 를 덮도록 미경화 상태인 수지층 (212) 을 형성한다 (도 4). 그리고 얼라인먼트 마크 (230) 를 이용하여 위치 맞춤 (얼라인먼트) 하면서, 도시하지 않은 콜렛 등의 파지구로 유지시킨 반도체 장치 (220) 를, 미경화 상태인 수지층 (212) 상에 탑재하여 가배치한다 (도 5 : 탑재 공정). 본 실시 형태에서는, 반도체 장치 (220) 를 페이스 업 방식, 즉, 주면 (220a) 을 상측으로 하여 수지층 (212) 상에 탑재한다. 이로써, 반도체 장치 (220) 의 이면 (220b) 은, 수지층 (212) 에 맞닿아 완전하게 덮인 상태로 된다.
다음으로, 이 반도체 장치 (220) 가 미경화 상태인 수지층 (212) 상에 일단 가배치된 상태인 것을, 가압 가온 장치 (3) 의 용기 (31) 내에 수용하고, 지지대 (S) 상에 정치 (靜置) 시킨다 (도 6). 가압 가온 장치 (3) 는, 컴프레서 등의 압축 장치를 갖는 가압기 (32), 및 전열 히터 등의 가열기 (33) 가 접속된 용기 (31) 의 내부에 수용된 것을, 용기 (31) 의 내부 기체 (G) 를 매체로 하여 가압 및 가열할 수 있는 것이다.
그리고, 가압기 (32) 를 사용하여 압축된 기체를, 장치조 내에 주입함으로써 내부 기체 (G) 는 가압되고, 이로써 그 내부 기체 (G) 를 통하여 반도체 장치 (220) 를 등방적으로 가압하고, 반도체 장치 (220) 의 이면 (220b) 을 수지층 (212) 에 압착시킨다 (가압 공정). 또, 가압과 함께, 가열기 (33) 를 운전하여 용기 (31) 의 내부 분위기 (경우에 따라서는, 추가로 지지대 (S)) 를 가열하고, 이로써, 수지층 (212) 을 접착에 양호한 정도로 일단 연화시킨 후, 추가로 열경화시킨다 (가열 공정). 이와 같이 등방적인 가압 공정과 가열 공정을 동시에 실시함으로써, 반도체 장치 (220) 및 수지층 (212) 양방에, 말하자면 열간 등방 가압이 실시되어, 반도체 장치 (220) 가 수지층 (212) 에 밀착 고정된다. 또, 도 5 에 나타내는 탑재 공정, 그리고, 도 6 에 나타내는 가압 공정 및 가열 공정으로부터, 본 발명에 의한 전자 부품의 실장 방법을 실행하는 반도체 고정 공정이 구성되어 있다. 또한, 도 6 에 있어서의 복수의 화살표는, 반도체 장치 (220) 가 등방적으로 일정하게 가압되고 있는 것을 모식적으로 나타낸다. 이 때, 반도체 장치 (220) 주변의 수지층 (212) 도 동일 압력으로 동시에 등방적으로 가압되고 있지만, 그 상태를 나타내는 화살표의 도시는 생략하였다. 후술하는 도 18 ∼ 도 20 에 있어서도 동일하게 한다.
여기에서, 가압 가온 장치 (3) 에 있어서의 가압 조건 및 가열 조건은, 수지층 (212) 의 종류나 성상, 반도체 장치 (220) 의 종류나 치수 형상, 가압 가온 장치 (3) 의 용량이나 특성 등에 따라, 적당히 선택할 수 있어, 특별히 제한되지 않지만, 가압ㆍ가열 조건으로서는, 예를 들어, 반도체 장치 (220) 가 탑재된 미경화 상태인 수지층 (212) 을, 실온 또는 어느 정도 승온된 용기 (31) 내에 수용해 두고, 대기압으로부터 적당한 압력 구배로 0.5㎫ 까지 승압시키고, 그 압력을 유지시킨 상태에서, 적당한 온도 구배로 수지층 (212) 의 수지의 융점 부근 (예를 들어, 60℃∼100℃) 까지 승온시켜, 반도체 장치 (220) 를 미경화 상태인 수지층 (212) 과 완전 밀착시킨다. 그 후 가압 상태를 유지한 채로, 열경화성 수지인 수지층 (212) 의 경화 개시 온도 이상의 온도 (예를 들어 130℃∼180℃) 까지 재승온시켜, 수지층 (212) 이 고화될 때까지의 적당한 시간 (예를 들어 수 분 ∼ 수십 분) 그 온도를 유지시킨 후, 적당한 온도ㆍ압력 구배로 실온ㆍ대기압 등의 소정 온도ㆍ압력까지 강온ㆍ강압시킨다.
다음으로, 반도체 장치 (220) 가 수지층 (212) 에 고정 실장된 것을 가압 가온 장치 (3) 로부터 꺼내어, 수지층 (211) 과 도체층 (270) 으로 구성된 적층 시트를, 수지층 (211) 과 반도체 장치 (220) 의 주면 (220a) 이 대향되도록 중첩시키고 (도 7), 가열하면서 양자를 프레스한다. 이로써, 반도체 장치 (220) 의 주면 (220a) 및 측면 (220c) 이 수지층 (211) 에 의해 덮인 상태로 된다 (도 8 : 절연층 형성 공정). 즉, 이 시점에서, 반도체 장치 (220) 는, 수지층 (211) 내에 매설되고, 수지층 (211, 212) 에서 사이에 개재된 상태로 된다.
그리고, 도체층 (270) 을 제거한 후, 수지층 (211) 의 표층을 웨트 블라스트법 등에 따라 에칭하고, 이 때, 에칭량 및 에칭 조건을 적합하게 조정함으로써, 반도체 장치 (220) 의 주면 (220a) 측에 형성된 범프 (221) 를 수지층 (211) 의 표면으로부터 돌출시킨다 (도 9).
이어서, 수지층 (211, 212) 을 관통하고 얼라인먼트 마크 (230) 에 도달하는 관통공 (211a) 을 형성한다 (도 10). 이 관통공 (211a) 의 형성 방법으로서는, 특별히 제한되지 않지만, 예를 들어, 수지층 (211) 에 직접 레이저 조사를 실시하는 레이저 어브레이션에 의한 방법, 샌드 블라스트 등의 블라스트에 의한 방법 등을 들 수 있다. 후자 블라스트에 의한 경우에는, 수지층 (211) 상에 예를 들어 구리막 등의 금속막을 성막하고, 그것을, 포토리소그래피와 에칭을 이용하여 컨포멀 가공함으로써, 관통공 (211a) 을 개구하는 위치에 개구를 갖는 마스크 패턴을 형성한 후, 그 금속막을 마스크로 하는 블라스트 처리를 실시한다.
다음으로, 스퍼터링법 등의 기상 성장법에 따라, 관통공 (211a) 의 내부 표면을 포함하는 수지층 (211) 측의 전체 표면에, 얇은 하지(下地) 도체층 (251) 을 형성한다. 이로써, 얼라인먼트 마크 (230) 중 관통공 (211a) 의 저부에 노출된 부분, 및 범프 (221) 의 돌출 부분은, 하지 도체층 (251) 에 의해 덮인다 (도 11). 또한, 상기 서술한 수지층 (211) 의 웨트 블라스트 처리시에, 범프 (221) 를 수지층 (211) 의 표면으로부터 돌출시키고 있으므로, 하지 도체층 (251) 을 형성하기 전에, 에칭 잔류물의 제거 등의 사전 처리는 반드시 실시하지 않아도 되지만, 필요에 따라서 실시해도 상관없다.
이어서, 기재의 양면, 즉, 하지 도체층 (251) 의 도시된 상면 및 지지 기판 (281) 의 도시된 하면에 감광성 드라이 필름 (201, 202) 을 각각 부착시킨 후, 도시하지 않은 포토마스크를 이용하여 드라이 필름 (201) 을 노광하고, 배선 패턴 (250) 을 형성해야 할 영역 (250a) 의 드라이 필름 (201) 을 제거한다. 이로 써, 배선 패턴 (250) 을 형성해야 할 영역 (250a) 에 있어서는, 하지 도체층 (251) 이 노출된 상태로 된다 (도 12). 이 때, 드라이 필름 (202) 은 제거하지 않고, 지지 기판 (281) 의 표면 전체가 덮인 상태를 유지한다.
이렇게 하여 하지 도체층 (251) 의 일부를 노출시킨 후, 하지 도체층 (251) 을 기체로 한 전해 도금을 실시함으로써, 하지 도체층 (251) 이 노출되어 있는 영역 (250a) 에, 배선 패턴 (250) 을 형성하고, 또, 관통공 (211a) 의 내부를 매설하도록 관통 전극 (252) 을 형성한다 (도 13 : 배선층 형성 공정). 이로써, 관통 전극 (252) 이 수지층 (211, 212) 을 관통하도록 형성되고, 얼라인먼트 마크 (230) 와 배선 패턴 (250) 이 관통 전극 (252) 을 통하여 접속된다. 이 때, 지지 기판 (281) 의 표면은, 그 전체가 드라이 필름 (202) 에 의해 덮여져 있으므로, 도금에 의해 도체층이 형성되는 경우는 없다.
이어서, 드라이 필름 (201, 202) 을 박리시키고, 추가로, 산 등의 에칭액을 이용하여 배선 패턴 (250) 이 형성되어 있지 않은 부분의 불필요한 하지 도체층 (251) 을 제거 (소프트 에칭) 한다 (도 14).
그리고, 수지층 (214) 과 도체층 (272) 으로 구성된 적층 시트를, 수지층 (214) 과 배선 패턴 (250) 이 대향하도록 중첩시키고 (도 15), 가열하면서 양자를 프레스한다. 이로써, 배선 패턴 (250) 및 수지층 (211) 을 수지층 (214) 에 의해 덮은 후, 지지 기판 (281) 을 박리시킨다 (도 16 : 절연층 형성 공정).
또한, 도체층 (271, 272) 을 제거 또는 박막화한 후, 상기 서술한 레이저 어브레이션이나 블라스트 처리 등의 적당한 방법에 따라, 관통공 (213a, 213b, 214a) 을 형성한다. 또한, 관통공 (213a) 은, 수지층 (213) 을 관통하여 얼라인먼트 마크 (230) 를 노출시키는 관통공이고, 관통공 (213b) 은, 수지층 (213, 212) 을 관통하여 금속층 (222) 을 노출시키는 관통공이고, 관통공 (214a) 은, 수지층 (214) 을 관통하여 배선 패턴 (250) 을 노출시키는 관통공이다.
그리고, 스퍼터링법 등의 기상 성장법에 따라, 관통공 (213a, 213b, 214a) 의 내부 표면을 포함한 전체 표면에 얇은 하지 도체층 (260) 을 형성하고 (도 17), 그 후, 도 11 ∼ 도 13 에 나타내는 순서와 동일하게 하여, 도 1 에 나타내는 최외층의 배선 패턴 (261, 262) 을 형성한다 (배선층 형성 공정). 이 공정에 의해, 관통공 (213a) 의 내부가 관통 전극 (263) 으로 충전되고, 이로써 배선 패턴 (261) 과 얼라인먼트 마크 (230) 가 접속된다. 또, 관통공 (213b) 의 내부가 관통 전극 (264) 에 의해 충전되고, 이로써, 배선 패턴 (261) 과 금속층 (222) 이 접속된다. 또한, 관통공 (214a) 의 내부가 관통 전극 (265) 에 의해 충전되고, 이로써, 배선 패턴 (262) 과 배선 패턴 (250) 이 접속된다.
이상의 순서에 의해, 도 1 에 나타내는 반도체 내장 기판 (200) 을 얻는다.
이러한 본 발명에 의한 전자 부품의 실장 방법, 및 그것을 이용한 전자 부품 내장 기판의 제조 방법에 따르면, 반도체 장치 (220) 가, 수지층 (212) 에 실장될 때에, 가압 가온 장치 (3) 의 용기 (31) 의 내부에서, 그 내부 기체 (G) 를 통하여 등방적으로 가압되어, 미경화 상태인 수지층 (212) 이 압착되므로, 반도체 장치 (220) 에 인가되는 압력이 국소적으로 편중되어 버리는 것이 방지된다. 따라서, 반도체 장치 (220) 의 둘레 가장자리부가 미경화 상태인 수지층 (212) 에 잠기 는 휨이나 구부러짐의 발생을 억제할 수 있고, 그러한 휨이나 구부러짐이 억제된 상태에서, 수지층 (212) 이 가열 경화되므로, 반도체 장치 (220) 는 휨이나 구부러짐이 억제된 극히 평탄한 상태에서 수지층 (212) 에 고정 실장된다.
따라서, 범프 (221) 가 하층 측으로 가라앉지 않기 때문에, 수지층 (212) 의 규정량의 에칭에 의해, 범프 (221) 를 확실하게 수지층 (212) 으로부터 노출시킬 수 있고, 이로써, 범프 (221) 를 배선 패턴 (250) 과 확실하게 접속시킬 수 있게 된다. 따라서, 반도체 내장 기판 (200) 의 제조 수율의 저하를 방지할 수 있고, 또한 그 높은 신뢰성을 실현할 수 있다.
또, 반도체 장치 (220) 의 주연 단부가 미경화 상태인 수지층 (212) 에 잠기는 휨이나 구부러짐을 방지할 수 있으므로, 반도체 장치 (220) 의 외주 근방의 수지가 그 주벽으로 솟아올라 버려서 다공질화되는 것을 억제할 수 있다. 따라서, 이러한 다공질화된 수지에서 기인하는 반도체 장치 (220) 의 주연 단부에서의 반도체 장치 (220) 와 수지층 (212) 의 고정 강도의 저하나 반도체 내장 기판 (200) 자체의 항절강도의 저하, 수지층 (212) 의 빈 구멍 부분의 흡습에 의한 반도체 장치 (220) 의 이면 (220b) 으로의 수분 유입에서 기인하여 이후의 열 공정에서 반도체 장치 (220) 와 수지층 (212) 의 접착계면에서 발포 (보이드 발생) 가 발생되어 버리는 것을 충분히 억제할 수 있다. 그 결과, 반도체 장치 (220) 가 수지층 (212) 으로부터 박리되기 쉬워지거나 반도체 내장 기판 (200) 의 강도가 저하되어 버리는 것을 방지할 수 있다.
도 18 ∼ 도 20 은, 반도체 장치 (220) 를 수지층 (212) 에 실장할 때에 바 람직한 본 발명에 의한 전자 부품의 실장 방법의 다른 실시 형태를 실시하고 있는 상태를 나타내는 공정도로서, 가압 공정의 다른 예를 개략적으로 나타내는 도면이다.
도 18 에 나타내는 예에서는, 우선, 도 2 ∼ 도 5 에 나타내는 순서로 얻어진 미경화 상태인 수지층 (212) 에 반도체 장치 (220) 가 탑재된 것의 위에, 노출되어 있는 반도체 장치 (220) 의 주면 (220a) 및 범프 (212) 면을 포함하는 표면 전체 (즉, 반도체 장치 (220) 의 도시 상부 전체) 를 덮도록, 신축성 또는 가요성을 갖는 자루 형상의 막 (4) (예를 들어, 수지제 또는 고무제의 박막) 으로 덮는다. 다음으로, 그 자루 형상의 막 (4) 내부에 기체나 액체 등의 유동체 (L) 를 주입하여 막 (4) 내를 가압한다. 이로써, 막 (4) 은, 신축성 또는 가요성을 갖기 때문에, 도시한 바와 같이, 반도체 장치 (220) 의 표면 전체 및 그 주변의 수지층 (212) 면에 밀착되도록 꽉 눌려져, 막 (4) 내에 인가되고 있는 압력이, 반도체 장치 (220) 및 그 주변의 수지층 (212) 에 등방적으로 인가된다 (가압 공정). 즉, 막 (4) 은, 내부에 공급된 유동체 (L) 에 의해 반도체 장치 (220) 를 등방 가압하는 격벽 (다이아프램) 으로서 기능한다. 이 경우, 막 (4) 및 내부의 유동체 (L) 가 압력 매체인 가압 수단으로서 작용한다. 또한, 도시에 있어서는, 막 (4) 부분의 시인을 용이하게 하기 위해, 수지층 (212) 의 상면과 막 (4) 의 하면을 떼내어 묘화했는데, 실제로는 양자는 밀접되어 있다.
또, 도 19 에 나타내는 예에서는, 우선, 도 2 ∼ 도 5 에 나타내는 순서로 얻어진 미경화 상태인 수지층 (212) 에 반도체 장치 (220) 가 탑재된 것의 위를, 노출되어 있는 반도체 장치 (220) 의 주면 (220a) 및 범프 (212) 의 면을 포함하는 표면 전체 (즉, 반도체 장치 (220) 의 도시된 상부 전체) 를 덮도록, 신축성 또는 가요성을 갖는 막 (5) (예를 들어, 수지제 또는 고무제의 박막) 으로 덮는다. 다음으로, 그 막 (5) 과 반도체 장치 (220) 사이의 공간의 공기를 진공 펌프 등의 배기 수단 (P) 에 의해 배기하고, 반도체 장치 (220) 와 막 (5) 을 거의 진공 상태에서 부착한다 (진공 라미네이트한다). 이로써, 막 (5) 은, 신축성 또는 가요성을 갖기 때문에, 도시한 바와 같이, 반도체 장치 (220) 의 표면 전체 및 그 주변의 수지층 (212) 면에 밀착되도록 꽉 눌려져, 반도체 장치 (220) 및 그 주변의 수지층 (212) 은 대기압에 의해 막 (5) 의 외측에서부터 등방적으로 가압된다 (가압 공정). 이 경우, 막 (5) 은, 그 막 (5) 및 반도체 장치 (220) 사이의 거의 진공으로 된 공간과, 대기압의 주위 분위기를 격리시키고 반도체 장치 (220) 를 등방 가압하는 격벽 (다이아프램) 으로서 기능한다. 이 예에서는, 막 (5) 및 대기가 압력 매체인 가압 수단으로서 작용한다.
또한, 도 20 에 나타내는 예에서는, 우선, 도 2 ∼ 도 5 에 나타내는 순서로 얻어진 미경화 상태인 수지층 (212) 에 반도체 장치 (220) 가 탑재된 것 전체를, 신축성 또는 가요성을 갖는 자루 형상의 막 (6) (예를 들어, 수지제 또는 고무제의 박막) 내에 수용한다. 다음으로, 그 자루 형상의 막 (6) 내부의 공기를 진공 펌프 등의 배기 수단 (P) 에 의해 배기하고, 반도체 장치 (220) 와 막 (6) 을 거의 진공 상태에서 부착한다 (진공 라미네이트한다). 이로써, 막 (6) 은, 신축성 또는 가요성을 갖기 때문에, 도시한 바와 같이, 반도체 장치 (220) 의 표면 전체 및 그 주변의 수지층 (212) 의 표면 전체에 밀착되도록 꽉 눌러져 반도체 장치 (220) 및 수지층 (212) 은, 대기압에 의해 막 (6) 의 외측에서부터 등방적으로 가압된다 (가압 공정). 이 경우, 막 (6) 은, 그 자루 형상의 막 (6) 내의 거의 진공으로 된 공간과, 대기압의 주위 분위기를 가로막아 반도체 장치 (220) 및 수지층 (212) 전체를 등방 가압하는 격벽 (다이아프램) 으로서 기능한다. 이 예에서도, 막 (6) 및 대기가 압력 매체인 가압 수단으로서 작용한다.
그 후, 이상과 같이 막 (4∼6) 을 이용하여 가압 공정이 실시된 상태인 것을, 건조기 등에 수용하고, 또는, 히터 플레이트, 히터 스테이지 등의 가열 기능을 갖는 지지대 (테이블) 에 탑재하고, 전체를 가열하여 수지층 (212) 을 연화시키고 추가로 경화시키고, 이로써, 수지층 (212) 으로의 반도체 장치 (220) 의 고정 실장을 완료한다. 이렇게 얻어진 것에 대해서, 상기 서술한 도 7 ∼ 도 17 에 ㅎ나타낸 순서와 동일한 순서를 실행함으로써, 도 1 에 나타내는 반도체 내장 기판 (200) 을 얻는다.
이러한 본 발명에 의한 전자 부품의 실장 방법, 및 그것을 이용한 반도체 내장 기판 (200) 의 제조 방법에 있어서도, 반도체 장치 (220) 가 수지층 (212) 에 실장될 때에, 미경화 상태인 수지층 (212) 에 대해서 등방적으로 가압되므로, 반도체 장치 (220) 에 인가되는 압력이 국소적으로 편중되어 버리는 것이 방지된다. 따라서, 반도체 장치 (220) 의 둘레 가장자리부가 미경화 상태인 수지층 (212) 에 잠기는 휨이나 구부러짐의 발생, 및 반도체 장치 (220) 주변에서의 수지층 (212) 의 솟아 오름을 억제할 수 있어, 그 상태에서 수지층 (212) 이 가열 경화되므로, 반도체 장치 (220) 는, 휨이나 구부러짐이 억제된 매우 평탄한 상태에서 수지층 (212) 에 고정 실장된다.
따라서, 반도체 장치 (220) 의 범프 (221) 를 배선 패턴 (250) 과 확실하게 접속시킬 수 있게 되고, 이로써, 반도체 내장 기판 (200) 의 제조 수율의 저하를 방지할 수 있고, 또한, 그 높은 신뢰성을 실현할 수 있다. 또, 반도체 장치 (220) 의 둘레 가장자리부 근방의 수지가 그 주벽으로 솟아 올라 버려서 다공질화되는 것을 억제할 수 있으므로, 반도체 장치 (220) 와 수지층 (212) 의 접착 강도의 저하, 반도체 내장 기판 (200) 의 항절강도의 저하, 및, 반도체 장치 (220) 의 이면 (220b) 으로의 수분 유입에서 기인하는 접착계면에서의 발포를 충분히 억제할 수 있다. 그 결과, 반도체 장치 (220) 가 수지층 (212) 으로부터 박리되기 쉬워지는 것을 방지할 수 있고, 또, 반도체 내장 기판 (200) 의 강도를 충분히 유지시킬 수 있다.
도 22 는, 본 발명에 의한 전자 부품 내장 기판의 제조 방법에 따라 제조되는 전자 부품 내장 기판의 다른 일례의 요부를 나타내는 단면도이다.
반도체 내장 기판 (100) (전자 부품 내장 기판) 은, 코어 기판 (111) 의 양면에 도전 패턴 (113) 이 형성되고, 또, 코어 기판 (111) 상에 적층된 수지층 (116) 내에 반도체 장치 (220) 가 배치된 것이다. 수지층 (116) 에는, 그 하부/상부 (코어 기판 (111) 측) 및 내부에 배치된 도전 패턴 (113) 및 반도체 장치 (220) 의 범프 (221) 가 수지층 (116) 으로부터 돌출되도록, 비아홀 (119a, 119b) 이 형성되어 있다. 또한, 비아홀 (119a, 119b) 의 내부에 있어서는, 범프 (221) 및 도전 패턴 (113) 이, 각각 도전 패턴 (122) 의 비아홀 전극부 (123a, 123b) 와 접속되어 있다.
또, 비아홀 전극부 (123a, 123b) 는, 도시에 있어서 단면 사다리꼴 형상 부분을 포함하여 성형되어 있고, 바꿔 말하면, 거의 상부의 중간 부분이, 도전 패턴 (113) 및 범프 (221) 를 향해 단면적이 증대되도록 끝이 넓어지게 형성되어 있고, 그 양측에 있어서 비아홀 (119a, 119b) 의 내벽에 있어서의 저부 근방에 접하고 또한 그것보다 상부에서는 접하지 않고, 비아홀 (119a, 119b) 의 내벽과 비아홀 전극부 (123a, 123b) 사이에 공간 영역 (공극) 이 형성되어 있다. 또한, 비아홀 전극부 (123a, 123b) 의 측벽 경사면단은, 비아홀 (119a, 119b) 의 측벽상에 맞닿도록 형성되어 있다.
코어 기판 (111) 은, 반도체 내장 기판 (100) 전체의 기계 강도를 확보하는 기재로서의 역할을 완수하는 것으로, 특별히 한정되는 것은 아니지만, 예를 들어, 수지 기판 등을 이용할 수 있다. 수지 기판의 재료로서는, 유리 클로스, 케블러, 아라미드, 액정 폴리머 등의 수지 클로스, 불소 수지의 다공질 시트 등으로 이루어지는 심재 (芯材) 에, 열경화성 수지나 열가소성 수지 등이 함침된 재료를 이용하는 것이 바람직하고, 그 두께는 20㎛∼200㎛ 정도인 것이 바람직하다. 또, 레이저 가공이 실시되는 기판 용도로서는, 가공 조건의 균일화를 목적으로 하여, LCP, PPS, PES, PEEK, PI 등의 심재가 없는 시트 재료를 이용해도 된다.
비아홀 (119a, 119b) 은, 피배선체인 도전 패턴 (113) 이나 반도체 장치 (220) 를 도전 패턴 (122) 과 물리적으로 접속시키기 위해서 수지층 (116) 에 형성 된 접속 구멍으로서, 도전 패턴 (113) 이나 반도체 장치 (220) 의 범프 (221) 의 적어도 일부가 수지층 (116) 으로부터 노출되는 위치 및 깊이를 갖는다. 즉, 도전 패턴 (113) 및 범프 (221) 는, 그 적어도 일부가, 비아홀 (119a, 119b) 의 저부에 노출되도록 형성되어 있다.
비아홀 (119a, 119b) 의 형성 방법에 한정은 없고, 예를 들어, 레이저 가공,에칭 가공, 블라스트 가공 등의 공지된 방법을 이용할 수 있다. 레이저 가공에 의한 경우에는, 스미어가 발생하므로, 접속 구멍 형성 후 데스미어 처리를 실시하는 것이 바람직하다.
비아홀 (119a, 119b) 의 형체는, 그들의 내부에서 도전 패턴 (113) 및 범프 (221) 와 비아홀 전극부 (123a, 123b) 를 물리적으로 접속할 수 있는 치수 형상이면 되고, 그 깊이나 목적으로 하는 실장 밀도, 접속 안정성 등을 고려하여 적합하게 결정할 수 있고, 개구단의 직경이 5∼200㎛ 정도인 원통형, 최대 직경이 5∼200㎛ 정도인 각통 (角筒) 형인 것을 예시할 수 있고, 직통이어도 아니어도 상관없고, 도시에 있어서는, 일례로서 역각추형 형체를 나타냈다. 이러한 저부에서부터 개구단부를 향하여 서서히 폭 직경이 커지는 비아홀 (119a, 119b) 은 예를 들어, 에칭 가공이나 블라스트 가공 등에 의해 천공될 수 있다.
또, 도전 패턴 (122) 은, 피배선체인 도전 패턴 (113) 과 범프 (221) 를 전기적으로 접속하는 배선층이다. 이 도전 패턴 (122) 의 재료에도 특별히 제한은 없고, 일반적으로 배선에 이용되는 금속 등의 도체를 이용할 수 있고, 도전 패턴 (113) 이나 범프 (221) 의 재료와 동일하거나 상이해도 되고, 도전 패턴 (122) 을 형성할 때에 에칭 공정을 포함하는 경우에는, 에천트 (웨트 에치인 경우의 에칭액, 드라이 에치인 경우의 에천트 입자 등) 가 도전 패턴 (113) 이나 범프 (221) 의 재료를 에칭하지 않는 것을 적합하게 선택하여 이용할 수 있다.
또, 도전 패턴 (122) 의 두께도 특별히 한정되지 않지만, 과도하게 얇으면 접속 안정성이 저하되기 때문에, 통상은 5∼70㎛ 정도로 된다. 또, 본 실시 형태와 같이, 도전 패턴 (122) 의 두께를 비아홀 (119a, 119b) 의 깊이보다 얇게 하면, 비아홀 접속부에 있어서, 도전 패턴 (122) (비아홀 전극부 (123a, 123b)) 가 비아홀 (119a, 119b) 의 내부에 수용되고, 배선 높이가 저감되어 박형화에 기여할 수 있음과 함께, 배선량을 삭감하여 배선 저항이나 기생 용량을 저하시켜, 접속 안정성을 높일 수 있으므로 바람직하다.
다음으로, 반도체 내장 기판 (200) 의 제조 방법의 일례에 대해서, 도면을 참조하면서 설명한다. 도 23 ∼ 도 32 는, 반도체 내장 기판 (100) 을 제조하는 순서의 일례를 나타내는 공정도이다.
우선, 코어 기판 (111) 의 양면에 구리박 (112) 이 부착된 양면 구리박 부착 수지 기판을 준비한다 (도 23). 여기서, 구리박 (112) 은, 도전 패턴 (113) 을 형성하기 위한 것이고, 프린트 배선판용으로 제조된 전해 구리박 (황산 구리 수용액 중에 구리를 용해 이온화한 것을 전착 (電着) 롤로 연속적으로 전착하여 구리박화한 것) 이나 압연 구리박을 사용하면, 그 두께 편차를 매우 작게 할 수 있다. 또, 필요에 따라 스웹 등의 수법으로 구리박 (112) 의 두께를 조정해도 된다.
다음으로, 코어 기판 (111) 의 양면에 형성된 구리박 (112) 을 포토리소그래 피 및 에칭에 의해 선택적으로 제거함으로써, 코어 기판 (111) 상에 도전 패턴 (113) 을 형성한다 (도 24). 이 때, 코어 기판 (111) 상의 소정의 영역에 있는 구리박 (112) 이 전면적으로 제거됨으로써, 반도체 장치 (220) 의 탑재 영역이 확보된다.
이어서, 코어 기판 (111) 상의 소정의 영역에, 수지 조성물로 이루어지는 미경화 상태의 접착제 (도시 생략 : 미경화 상태의 수지) 를 도포하여, 반도체 장치 (220) 를 이른바 페이스 업 상태로 탑재한다 (도 25). 그리고, 이 반도체 장치 (220) 가 탑재된 상태의 코어 기판 (111) 에 대해서, 전술한 도 6, 도 18 ∼ 도 20 에서 설명한 것과 동일하게 하여, 가압 공정 및 가열 공정을 실시하고, 접착제를 경화시켜, 반도체 장치 (220) 를 코어 기판 (111) (의 도포 접착제) 상에 고정 실장한다.
또한, 반도체 장치 (220) 가 탑재된 코어 기판 (111) 의 양면에 편면 구리박 부착 수지 시트 (115) 를 접착시킨다 (도 26). 본 제조예의 편면 구리박 부착 수지 시트 (115) 는, B 스테이지의 에폭시 수지 등으로 이루어지는 열경화성 수지 시트 (116) 의 일방 면에 수지 시트 (117) 가 부착된 것이다. 이러한 편면 구리박 부착 수지 시트 (115) 를 준비하고, 그 수지면을 코어 기판 (111) 의 양면에 각각 접착시킨 후, 열간 프레스하여 편면 구리박 부착 수지 시트 (115) 를 코어 기판 (111) 과 일체화한다. 이로써, 반도체 장치 (220) 는 프린트 배선판 내에 내장된 상태가 되어, 열경화성 수지 시트 (116) 가 수지층 (116) 이 된다.
다음으로, 수지층 (116) 의 표면에 형성된 수지 시트 (117) 를 컨포멀 가공 에 의해 선택적으로 제거함으로써, 비아홀 (119a, 119b) 을 형성하기 위한 마스크 패턴을 형성한다 (도 27). 컨포멀 가공을 포토리소그래피 및 에칭에 의해 실시하면 고정밀도의 미세 가공을 실현할 수 있으므로 바람직하다. 또한, 특별히 한정되지 않지만, 마스크 패턴의 개구폭 직경은 10∼200㎛ 정도로 설정하는 것이 바람직하고, 비아홀 (119a, 119b) 의 깊이에 따라 개구폭 직경도 크게 하는 것이 바람직하다. 이로써, 반도체 장치 (220) 의 범프 (221) 의 바로 위에 개구 패턴 (118a) 이 형성되고, 코어 기판 (111) 의 표면에 형성된 도전 패턴 (113) 의 바로 위에 개구 패턴 (118b) 이 형성된다.
그리고, 컨포멀 가공이 실시된 수지 시트 (117) 를 마스크로 하는 샌드블라스트 처리에 의해, 비아홀 (119a, 119b) 을 형성한다 (도 28). 샌드블라스트 처리에서는, 비금속 입자 또는 금속 입자 등의 블라스트 입자를 투사함으로써 피 가공체를 연삭하지만, 개구 패턴 (118a, 118b) 의 바로 아래에 범프 (221) 나 도전 패턴 (113) 등의 금속층을 형성해 둠으로써 깊이가 상이한 비아홀을 나누어 만들 수 있다. 이렇게 하면, 비아홀 (119a) 의 형성에서는, 범프 (221) 가 스토퍼로서 기능하므로, 반도체 장치 (220) 가 블라스트 입자에 의해 손상을 받는 것을 방지할 수 있고, 또, 비아홀 (119b) 의 형성에서는, 내층의 도전 패턴 (113) 이 스토퍼로서 기능하므로, 비아홀 (119b) 이 그 이상 깊게 파헤쳐지는 것이 억제된다. 이렇게 하여, 비아홀 (119a, 119b) 은 비관통공이 되고, 범프 (221) 또는 도전 패턴 (113) 이 각각 비아홀 (119a, 119b) 의 저부에 노출된 구조가 형성된다.
다음으로, 비아홀 (119a, 119b) 의 내벽면을 포함하는 비아홀 (119a, 119b) 내의 노출면의 거의 전면에 하지 도전층 (120) 을 성막한다 (도 29). 하지 도전층 (120) 의 형성 방법으로서는, 무전해 도금 (화학 도금) 법을 이용하는 것이 바람직하지만, 스퍼터법, 증착법 등을 이용할 수도 있다. 하지 도전층 (120) 은, 그 후에 실시하는 전해 (전기) 도금의 하지 금속 (또는 시드층) 으로서의 역할을 완수하며, 그 두께는 매우 얇아도 되고, 예를 들어 수십 ㎚ 내지 수 ㎛ 의 범위에서 적시에 선택할 수 있다. 이어서, 전해 도금법에 따라 하지 도전층 (120) 으로부터 도체 금속을 성장시킨다 (도 30). 이로써, 비아홀 (119a, 119b) 의 내벽면에 하지 도전층 (120) 을 포함한 도전층 (121) 이 형성된다.
그 후, 포토리소그래피에 의해 도전층 (121) 의 도전 패턴 (122) 이 되는 영역 상에 레지스트층 (124a, 124b) 을 형성한다 (도 31). 여기서, 비아홀 (119a, 119b) 의 내벽과 접하지 않도록 도전 패턴 (122) 의 비아홀 전극부 (123a, 123b) 를 형성하기 위해서, 비아홀 (119a, 119b) 내의 레지스트층 (124a, 124b) 의 폭이 비아홀의 상부 개구폭 직경 (ra, rb) 보다 작아지도록, 그들 레지스트층 (124a, 124b) 을 형성한다.
다음으로, 레지스트층 (124a, 124b) 을 에칭마스크로 하여 에칭을 실시하고, 배선 패턴 부분 이외의 도전층 (121) 을 선택적으로 제거하고, 도전 패턴 (122) (비아홀 전극부 (123a, 123b)) 을 형성한다 (도 32). 이 때, 마스크 부근의 도전층 (121) 의 에칭 속도 (에칭 레이트) 가 그 이외의 부분보다 작아지기 때문에, 형성되는 배선층인 비아홀 전극부 (123a, 123b) 는 끝이 넓어지는 형상이 된다.
그리고, 박리액을 이용하여 도전 패턴 (122) 상의 레지스트층 (124a, 124b) 를 제거함으로써, 도 1 에 나타내는 구성의 반도체 내장 기판 (100) 을 얻는다.
이렇게 하여 얻어지는 반도체 내장 기판 (100) 에 있어서도, 상기 서술한 반도체 내장 기판 (200) 이 나타내는 것과 동일한 작용 효과를 얻을 수 있다.
또한, 상기 서술한 바와 같이, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 변경하지 않는 한도에 있어서 여러가지 변형이 가능하다. 예를 들어, 반도체 내장 기판 (200) 은, 최외층의 배선 패턴 (261, 262) 의 적어도 일방에, 저항, 콘덴서 등의 수동 부품을 탑재할 수 있다. 또, 가압 가온 장치 (3) 에서는, 가압 공정과 가열 공정을 동시에 실시하지 않고, 가압 공정을 실시한 후에, 가열 공정을 실시해도 된다. 이것과는 반대로, 도 18 ∼ 도 20 에 나타내는 가압 공정을 실시할 때에, 반도체 장치 (220) 가 탑재된 것을 건조기나 가열대 등에 수용ㆍ설치하고, 동시에 가열 공정을 실시해도 된다. 또한, 배선 패턴을 형성할 때에, 하지 도체층 (251, 260) 을 대신하여 촉매층을 형성하고, 전해 도금 대신에 무전해 도금을 실시하여 배선 패턴을 형성해도 된다. 하지 도체층 (251) 을 촉매층으로 대체하여 무전해 도금을 실시하는 경우에는, 지지 기판 (281) 을 드라이 필름 (202) 으로 덮지 않아도 상관없다.
실시예
이하, 본 발명에 관련되는 구체적인 실시예에 대해 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
<실시예 1>
평판 형상의 기체 (基體) 상에, 미경화 상태의 수지를 60㎛ 의 두께로 시트 형상으로 도포하고, 그 위에, 세로 5㎜ × 가로 5㎜ × 두께 50㎛ 의 베어칩 상태의 반도체 IC (전자 부품으로서의 반도체 장치) 를, 그 이면 (범프가 형성되어 있지 않은 면) 이 수지와 맞닿도록, 다이본더를 이용하여 탑재하고, 도 5 에 나타내는 상태와 동일하게 미경화 상태인 수지층 상에 반도체 장치가 가배치된 상태인 것을 제작하였다. 다음으로, 이것을 가압 가온 장치의 가압 가온조에 수용하고, 질소 가스를 압력 매체로 하여 소정 조건에서 가압 또한 가열함으로써, 반도체 IC 및 미경화 상태인 수지층을 등방적으로 가압하고, 반도체 IC 를 미경화 상태인 수지층에 압착시키면서 수지층을 연화시키고 추가로 경화시켜 반도체 IC 가 수지층 (절연층) 상에 고정된 실장품을 얻었다. 또한, 가열과 가압은, 앞서 서술한 가열 조건 및 가압 조건의 범위 내에서 실시하였다.
<비교예 1>
실시예 1 과 동일하게 하여 제작한 도 5 에 나타내는 상태와 동일한 구성을 갖는 미경화 상태인 수지층에 반도체 장치가 가배치된 상태인 것을, 그대로 다이본더의 콜렛에 의해 가압하고, 3N 의 힘으로 10초간 가압함으로써 반도체 IC 를 수지층에 압착시켰다. 다음으로, 이것을, 건조기 내에 수용하고, 대기압하, 150℃ 에서 30 분 건조시켜서 수지층을 경화시켜, 반도체 IC 가 수지층 (절연층) 상에 고정된 실장품을 얻었다.
<평가 1>
실시예 1 및 비교예 1 에서 얻은 실장품을, 반도체 IC 의 중앙부를 통과하는 일방향을 따라 절단하고, 그 단면을 전자현미경으로 촬상하여, 범프가 형성되어 있는 양단부 및 중앙부에 있어서의 수지층의 두께를 측정하였다. 여기에서, 도 33 및 도 34 는, 실시예 1 의 실장품에 있어서의 단면 양단부의 전자현미경 사진이다. 또, 도 35 및 도 36 은, 비교예 1 의 실장품에 있어서의 단면 양단부의 전자현미경 사진이다. 그 결과, 실시예 1 및 비교예 1 의 실장품 모두, 반도체 IC 의 중앙부 아래에 있어서의 수지층의 두께는, 대략 60㎛ 이었다. 또, 단면 양단부에 있어서의 수지층의 두께는, 실시예 1 의 실장품에서는 각각 58.9㎛ 및 58.3㎛ 인 것에 비해, 비교예 1 의 실장품에서는 각각 49.3㎛ 및 52.8㎛ 이었다. 또한, 도 33 ∼ 도 36 의 사진에 있어서, 반도체 IC 의 단부 아래에 나타내는 양화살표는, 그 부위의 수지층의 두께 범위를 나타내고, 부기한 숫자는 그 부위에서의 수지층의 상기 각 두께이다.
이들의 결과로부터, 미경화 상태인 수지층에 가배치한 반도체 IC 를 등방적으로 가압하고 또한 그 상태에서 수지층을 가열하여 경화시키는 본 발명 방법에서는, 반도체 IC 의 주연 단부가 수지층에 잠기는 반도체 IC 의 휨이나 구부러짐이 거의 발생하지 않는 데에 반하여, 다이본더 등의 파지구로 반도체 IC 를 가압하는 종래의 방법에서는, 반도체 IC 의 주연 단부가 수지층에 유의량(有意量) 잠겨버리는 것이 분명해졌다.
또, 도 33 및 도 34 로부터 분명한 바와 같이, 실시예 1 의 실장품에서는, 반도체 IC 의 주벽 옆에는, 수지층의 솟아 오름이 거의 없는 데에 반해, 도 35 및 도 36 으로부터 분명한 바와 같이, 비교예 1 의 실장품에서는, 반도체 IC 의 주벽 옆에는, 현저한 양의 수지층의 솟아 오름이 확인되었다. 특히, 도 35 에 부기한 긴 양화살표는, 그 반도체 IC 의 주벽 옆의 부위에 있어서의 수지층의 두께 범위를 나타내고 있고, 도면 중에 추가로 부기한 바와 같이, 그 두께는 105.4㎛ 이고, 반도체 IC 의 주면 (상면) 높이를 상회하는 위치까지 솟아랐다. 비교예 1 의 실장품에 있어서의 이러한 수지의 솟아 오름은, 반도체 IC 의 주연 단부가 수지층에 가라앉을 정도로 구부러져 버린 결과, 거기에 따른 압력 집중을 완화하도록 반도체 IC 의 하부의 수지가 측방으로 압출된 것이라고 생각된다.
<비교예 2>
반도체 IC 를 미경화 상태인 수지층에 압착시킨 것을 대기 중에 방치하여 수지층에 흡습시킨 후, 동 조건하에서 건조기를 이용하여 수지층을 경화시킨 것 이외에는, 비교예 1 과 동일하게 하여 실장품을 얻었다.
<평가 2>
실시예 1 과 동일하게 하여 얻은 실장품, 및 비교예 2 에서 얻은 실장품의 반도체 IC 를 강제적으로 수지층으로부터 박리시켜, 수지층의 표면 상태를 관찰하였다. 도 37 및 도 38 은, 각각 실시예 1 의 실장품 및 비교예 2 의 실장품에 있어서의 반도체 IC 박리 후의 수지층의 평면 현미경 사진이다. 도 37 에 나타내는 사진으로부터, 실시예 1 의 실장품에서는, 수지층 표면 (반도체 IC와 수지층의 접착계면) 에 발포 (보이드) 는 없는 것이 확인되었다. 이에 반해, 도 38 에 나타내는 사진의 검은 부분은, 수지층 아래의 기체 (기재) 표면이 노출되어 있는 것을 나타내고 있고, 이런 점에서 비교예 1 의 실장품에서는, 수지층 표면 (반 도체 IC 와 수지층의 접착계면) 에 있어서 현저한 발포가 발생되었음이 판명되었다. 이 점에서, 실시예의 실장품은, 박리 내성이, 비교예의 실장품과 비교하여 매우 우수한 것임이 이해된다.
<실시예 2>
미경화 상태인 수지층의 두께를 30㎛ 로 한 것 이외에는, 실시예 1 과 동일하게 하여 3 개의 실장품을 얻었다.
<실시예 3>
세로 5㎜ × 가로 5㎜×두께 60㎛ 의 반도체 IC 를 이용한 것 이외에는, 실시예 2 와 동일하게 하여 실장품을 얻었다.
<실시예 4>
세로 2㎜ × 가로 3㎜ ×두께 75㎛ 의 반도체 IC 를 이용한 것 이외에는, 실시예 2 와 동일하게 하여 실장품을 얻었다.
<비교예 3>
미경화 상태인 수지층의 두께를 30㎛ 로 한 것 이외에는, 비교예 1 과 동일하게 하여 실장품을 얻었다.
<평가 3>
실시예 2 ∼ 4 및 비교예 3 에서 얻은 실장품에 대해서, 평가 2 와 동일하게 하여 반도체 IC 의 복수 지점의 단면을 전자현미경으로 촬상하여, 범프가 형성되어 있는 양단부 및 중앙부에 있어서의 수지층의 두께를 측정하고, 반도체 IC 의 중앙부의 수지층 두께에 대한 반도체 IC 의 둘레 단부의 수지층으로의 잠김량 및 잠김 률을 산출하였다. 결과를 표 1 에 정리하여 나타낸다.
표 중, 경화 후의 수지층의 두께는, 각 실장품에 있어서의 복수 지점의 측정 결과의 평균치이다. 또, 양단부를 편의적으로 「좌단부」 및 「우단부」 로 기재하고, 잠김량은, 표 중 경화 후의 수지층 중앙부의 두께로부터, 좌단부 및 우단부의 각각의 두께를 뺌으로써 구하였다. 또, 잠김률은, 좌단부 및 우단부의 잠김량을 경화 후의 수지층의 중앙부의 두께로 나눈 백분율로 나타냈다. 이들의 결과로부터, 본 발명의 전자 부품의 실장 방법에 따라 얻어진 실시예 2∼4 의 실장품에서는, 반도체 IC 의 둘레 단부의 잠김률은, 중앙부에 대해서 약 1% ∼ 약 6% 이고, 10% 를 이하의 매우 작은 잠김률인 것에 반해, 비교예 3 의 실장품에서는, 약 30% 로 유의(有意)한 큰 값이었다.
Figure 112007092005614-PAT00001
이상 설명한 바와 같이, 본 발명에 의한 전자 부품의 실장 방법, 및 그것을 이용한 전자 부품 내장 기판의 제조 방법에 의하면, 전자 부품과 수지층을 고정시킬 때에, 전자 부품의 휨이나 구부러짐을 억제할 수 있고, 배선층과의 접속을 확실 하게 담보할 수 있음과 함께, 전자 부품의 고착 강도의 저하를 억제할 수 있는 전자 부품 내장 기판을 얻을 수 있으므로, 전자 부품을 내장하는 기기, 장치, 시스템, 각종 디바이스 등, 특히 소형화 및 고성능화가 요구되는 것에 널리 또한 유효하게 이용할 수 있다.
도 1 은, 본 발명에 의한 전자 부품 내장 기판의 제조 방법에 따라 제조되는 전자 부품 내장 기판의 일례의 요부를 나타내는 단면도.
도 2 는, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도.
도 3 은, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도.
도 4 는, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도.
도 5 는, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도.
도 6 은, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도.
도 7 은, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도.
도 8 은, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도.
도 9 는, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도.
도 10 은, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공 정도.
도 11 은, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도.
도 12 는, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도.
도 13 은, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도.
도 14 는, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도.
도 15 는, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도.
도 16 은, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도.
도 17 은, 반도체 내장 기판 (200) 을 제조하는 순서의 일례를 나타내는 공정도.
도 18 은, 본 발명에 의한 전자 부품의 실장 방법의 다른 실시 형태를 실시하고 있는 상태를 나타내는 공정도.
도 19 는, 본 발명에 의한 전자 부품의 실장 방법의 다른 실시 형태를 실시하고 있는 상태를 나타내는 공정도.
도 20 은, 본 발명에 의한 전자 부품의 실장 방법의 다른 실시 형태를 실시 하고 있는 상태를 나타내는 공정도.
도 21 은, 반도체 장치 (220) 의 개략 구조를 나타내는 사시도.
도 22 는, 본 발명에 의한 전자 부품 내장 기판의 제조 방법에 따라 제조되는 전자 부품 내장 기판의 일례의 요부를 나타내는 단면도.
도 23 은, 반도체 내장 기판 (100) 을 제조하는 순서의 일례를 나타내는 공정도.
도 24 는, 반도체 내장 기판 (100) 을 제조하는 순서의 일례를 나타내는 공정도.
도 25 는, 반도체 내장 기판 (100) 을 제조하는 순서의 일례를 나타내는 공정도.
도 26 은, 반도체 내장 기판 (100) 을 제조하는 순서의 일례를 나타내는 공정도.
도 27 은, 반도체 내장 기판 (100) 을 제조하는 순서의 일례를 나타내는 공정도.
도 28 은, 반도체 내장 기판 (100) 을 제조하는 순서의 일례를 나타내는 공정도.
도 29 는, 반도체 내장 기판 (100) 을 제조하는 순서의 일례를 나타내는 공정도.
도 30 은, 반도체 내장 기판 (100) 을 제조하는 순서의 일례를 나타내는 공정도.
도 31 은, 반도체 내장 기판 (100) 을 제조하는 순서의 일례를 나타내는 공정도.
도 32 는, 반도체 내장 기판 (100) 을 제조하는 순서의 일례를 나타내는 공정도.
도 33 은, 실시예 1 의 실장품에 있어서의 단면 양단부의 전자현미경 사진.
도 34 는, 실시예 1 의 실장품에 있어서의 단면 양단부의 전자현미경 사진.
도 35 는, 실시예 1 의 실장품에 있어서의 단면 양단부의 전자현미경 사진.
도 36 은, 실시예 1 의 실장품에 있어서의 단면 양단부의 전자현미경 사진.
도 37 은, 실시예 1 의 실장품에 있어서의 반도체 IC 박리 후의 수지층의 평면 현미경 사진.
도 38 은, 비교예 1 의 실장품에 있어서의 반도체 IC 박리 후의 수지층의 평면 현미경 사진.
*도면의 주요부분에 대한 부호의 설명*
3…가압 가온 장치, 4∼6…막, 31‥용기, 32…가압기, 33…가열기, 100…반도체 내장 기판 (전자 부품 내장 기판), 111…코어 기판, 112, 117…구리박, 113…도전 패턴, 115…수지 시트, 116…수지층, 열경화성 수지 시트, 118a, 118b…개구 패턴, 119a, 119b…비아홀, 120…하지 도전층, 121…도전층, 122…도전 패턴, 123a, 123b…비아홀 전극부, 124a, 124b…레지스트층, 200…반도체 내장 기판 (전자 부품 내장 기판), 201, 202…드라이 필름, 211∼214…수지층, 211a, 213a, 213b, 214a…관통공, 212…범프, 220…반도체 장치 (전자 부품), 220a…주면, 220b…이면, 220c…측면, 221…범프, 221a…랜드 전극, 222…금속층, 230…얼라인먼트 마크, 230a, 271…도체층, 250, 250a…영역, 251, 260…하지 도체층, 252, 263, 264, 265…관통 전극, 260…하지 도체층, 261, 262…배선 패턴, 270, 271, 272…도체층, 281…지지 기판, G…내부 기체, L…유동체, P…배기 수단, S…지지대.

Claims (10)

  1. 전자 부품을 절연층에 고정시켜 실장하는 방법으로서,
    상기 절연층을 형성하기 위한 미경화 상태의 수지 상에 상기 전자 부품을 탑재하는 탑재 공정과,
    압력 매체를 통하여 상기 전자 부품을 등방적으로 가압하는 가압 공정과,
    상기 수지를 가열하여 상기 절연층을 형성하는 가열 공정을 포함하는, 전자 부품의 실장 방법.
  2. 제 1 항에 있어서,
    상기 가압 공정의 적어도 일부와 상기 가열 공정의 적어도 일부를 동시에 실시하는, 전자 부품의 실장 방법.
  3. 제 2 항에 있어서,
    상기 가열 공정에 있어서 적어도 상기 수지가 연화되어 있는 동안, 상기 가압 공정을 실시하는, 전자 부품의 실장 방법.
  4. 제 1 항에 있어서,
    상기 가압 공정에 있어서는, 상기 전자 부품, 및 그 전자 부품의 적어도 주변에 있어서의 상기 수지를 등방적으로 가압하는, 전자 부품의 실장 방법.
  5. 제 1 항에 있어서,
    상기 가압 공정에 있어서는, 상기 압력 매체로서 기체 또는 액체를 이용하는, 전자 부품의 실장 방법.
  6. 제 1 항에 있어서,
    상기 가압 공정에 있어서는, 상기 압력 매체로서, 적어도 상기 전자 부품의 노출면을 덮도록 또한 그 노출면에 밀착되도록 배치되는 막체 또는 탄성체, 및, 상기 막체 또는 상기 탄성체에 압력을 인가하는 가압 수단을 이용하는, 전자 부품의 실장 방법.
  7. 절연층을 형성하기 위한 미경화 상태의 수지 상에 전자 부품을 탑재하는 탑재 공정, 및 압력매체를 통하여 상기 전자 부품을 등방적으로 가압하는 가압 공정, 및, 상기 수지를 가열하여 상기 절연층을 형성하는 가열 공정을 실행하는 반도체 고정 공정과,
    고정된 상기 전자 부품 상에 추가된 절연층을 형성하는 절연층 형성 공정과,
    상기 추가된 절연층 상에, 상기 전자 부품과 전기적으로 접속되는 배선층을 형성하는 배선층 형성 공정을 포함하는, 전자 부품 내장 기판의 제조 방법.
  8. 절연층에 전자 부품이 고정된 전자 부품 내장 기판으로서,
    상기 전자 부품의 면에 수직인 방향에 있어서,
    상기 전자 부품의 중심부와 둘레 단부의 레벨 차이가, 상기 전자 부품의 중앙부 아래의 절연층 두께의 10% 이하인, 전자 부품 내장 기판.
  9. 절연층에 전자 부품이 고정된 전자 부품 내장 기판으로서,
    상기 절연층은, 상기 전자 부품의 주벽 (周壁) 근방에 있어서의 부분이 비다공질인 것인, 전자 부품 내장 기판.
  10. 절연층에 전자 부품이 고정된 전자 부품 내장 기판으로서,
    상기 절연층은, 상기 전자 부품 아래의 부분이 비발포성인 것인, 전자 부품 내장 기판.
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