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KR100658022B1 - 회로 장치의 제조 방법 - Google Patents

회로 장치의 제조 방법 Download PDF

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KR100658022B1
KR100658022B1 KR1020030064689A KR20030064689A KR100658022B1 KR 100658022 B1 KR100658022 B1 KR 100658022B1 KR 1020030064689 A KR1020030064689 A KR 1020030064689A KR 20030064689 A KR20030064689 A KR 20030064689A KR 100658022 B1 KR100658022 B1 KR 100658022B1
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KR
South Korea
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conductive film
conductive
wiring layer
etching
insulating layer
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이가라시유스께
사까모또노리아끼
Original Assignee
산요덴키가부시키가이샤
간또 산요 세미컨덕터즈 가부시끼가이샤
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Abstract

종래, 도전 패턴을 가진 플렉시블 시트를 지지 기판으로서 채용하고, 이 위에 반도체 소자를 실장하여, 전체를 몰드한 반도체 장치가 개발되어 있다. 이 경우 다층 배선 구조를 형성할 수 없는 문제나 제조 공정에서의 절연 수지 시트의 휘어짐이 현저한 문제를 발생시킨다. 얇은 제1 도전막(11)과 두꺼운 제2 도전막(12)이 제3 도전막(13)을 개재하여 적층된 적층판(10)을 이용한다. 제1 도전막(11)을 에칭함으로써 제1 도전 배선층(11A)을 형성하는 공정에서는, 제3 도전막(13)에서 에칭이 스톱함으로써, 에칭의 깊이를 제어할 수 있다. 따라서, 제1 도전막(11)을 얇게 형성함으로써, 제1 도전 배선층(11A)을 미세한 패턴으로 하는 것이 가능해진다. 또한, 제1 절연층(15)을 개재하여 제2 도전 배선층(14A)을 형성하기 때문에, 다층 배선을 실현할 수 있다.
도전막, 도전 배선층, 절연층, 반도체 소자

Description

회로 장치의 제조 방법{METHOD OF MANUFACTURING CIRCUIT DEVICE}
도 1은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 14는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 15는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 16은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 17은 본 발명에 의해 제조된 회로 장치를 설명하는 평면도.
도 18은 본 발명에 의해 제조된 회로 장치를 설명하는 평면도.
도 19는 종래의 반도체 장치의 제조 방법을 설명하는 도면.
도 20은 종래의 반도체 장치의 제조 방법을 설명하는 도면.
도 21은 종래의 반도체 장치의 제조 방법을 설명하는 도면.
도 22는 종래의 플렉시블 시트를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 적층판
11 : 제1 도전막
11A : 제1 도전 배선층
12 : 제2 도전막
13 : 제3 도전막
14 : 제4 도전막
14A : 제2 도전 배선층
15 : 제1 절연층
16 : 관통 구멍
17 : 다층 접속 수단
18 : 제2 절연층
19 : 반도체 소자
20 : 본딩 와이어
21 : 도금층
22 : 밀봉 수지층
23 : 오버코트 수지
24 : 외부 전극
본 발명은, 회로 장치의 제조 방법에 관한 것으로, 특히 에칭 공정에서 배리어층이 되는 제3 도전막을 개재하여 적층된 2장의 도전막을 이용한 다층 배선 구조를 갖는 박형의 회로 장치의 제조 방법에 관한 것이다.
최근, IC 패키지는 휴대 기기나 소형·고밀도 실장 기기에의 채용이 진행되어, 종래의 IC 패키지와 그 실장 개념이 크게 변화되고 있다. 종래의 반도체 장치에 관한 기술로서, 절연 수지 시트의 일례로서 플렉시블 시트인 폴리이미드 수지를 채용한 반도체 장치가 있다(예를 들면, 일본 특개2000-133678호 공보(제5페이지, 도 2)).
도 19∼도 21은 플렉시블 시트(50)를 인터포저 기판으로서 채용한 것이다. 또한, 각 도면에서 위에 도시한 도면은 평면도, 아래에 도시한 도면은 A-A선의 단면도이다.
우선 도 19에 도시한 플렉시블 시트(50) 위에는, 접착제를 통해 동박 패턴(51)이 접합되어 준비되어 있다. 이 동박 패턴(51)은, 실장되는 반도체 소자 가 트랜지스터, IC에 따라 그 패턴이 다르지만, 일반적으로는, 본딩 패드(51A), 아일런드(51B)가 형성되어 있다. 또한 부호 52는, 플렉시블 시트(50)의 이면으로부터 전극을 인출하기 위한 개구부로서, 상기 동박 패턴(51)이 노출되어 있다.
계속해서, 이 플렉시블 시트(50)는, 다이 본더로 반송되어, 도 20과 같이, 반도체 소자(53)가 실장된다. 그 후, 이 플렉시블 시트(50)는, 와이어 본더로 반송되어, 본딩 패드(51A)와 반도체 소자(53)의 패드가 금속 세선(54)으로 전기적으로 접속되어 있다.
마지막으로, 도 21의 (a)와 같이, 플렉시블 시트(50)의 표면에 밀봉 수지(55)가 형성되어 밀봉된다. 여기서는, 본딩 패드(51A), 아일런드(51B), 반도체 소자(53) 및 금속 세선(54)을 피복하도록 트랜스퍼 몰드된다.
그 후, 도 21의 (b)에 도시한 바와 같이, 땜납이나 땜납볼 등의 접속 수단(56)이 설치되고, 땜납 리플로우 로를 통과함으로써 개구부(52)를 통해 본딩 패드(51A)와 융착된 구형의 땜납(56)이 형성된다. 또한 플렉시블 시트(50)에는, 반도체 소자(53)가 매트릭스 형상으로 형성되므로, 도 20과 같이 다이싱되어 개개로 분리된다.
또한 도 21의 (c)에 도시한 단면도에는, 플렉시블 시트(50)의 양면에 전극으로서 부호 51A와 51D가 형성되어 있다. 이 플렉시블 시트(50)는, 일반적으로, 양면이 패터닝되어 메이커로부터 공급되고 있다.
상술한 플렉시블 시트(50)를 이용한 반도체 장치는 주지의 금속 프레임을 이 용하지 않기 때문에, 매우 소형이며 박형인 패키지 구조를 실현할 수 있는 이점을 갖지만, 실질적으로 플렉시블 시트(50)의 표면에 형성된 1층의 동박 패턴(51)만으로 배선을 행한다. 이것은 플렉시블 시트가 부드럽기 때문에 도전막의 패턴 형성 전후에서 변형이 발생하여, 적층하는 층간의 위치 어긋남이 커져 다층 배선 구조에는 적합하지 않은 문제점이 있었다.
다층 배선 구조를 실현하기 위해서는 시트의 변형을 억제하기 위한 지지 강도가 필요하므로, 플렉시블 시트(50)를 약 200㎛로 충분히 두껍게 할 필요가 있어, 박형화에 역행하게 된다.
또한 제조 방법에서는, 상술한 제조 장치, 예를 들면 다이 본더, 와이어 본더, 트랜스퍼 몰드 장치, 리플로우 로 등에서, 플렉시블 시트(50)가 반송되어, 스테이지 또는 테이블로 불리는 부분에 장착된다.
그러나 플렉시블 시트(50)의 베이스가 되는 절연 수지의 두께를 50㎛ 정도로 얇게 하고, 표면에 형성되는 동박 패턴(51)의 두께도 9∼35㎛로 얇게 한 경우, 도 22에 도시한 바와 같이 휘어지거나 하여 반송성이 매우 나빠지고, 또한 상술한 스테이지나 테이블에의 장착성이 나쁜 결점이 있었다. 이것은, 절연 수지 자체가 매우 얇은 것에 의한 휘어짐, 동박 패턴(51)과 절연 수지와의 열팽창 계수와의 차에 의한 휘어짐이라 생각된다.
또한 개구부(52)의 부분은, 몰드 시에 위로부터 가압되기 때문에, 본딩 패드(51A)의 주변을 위로 휘어지게 하는 힘이 작용하여, 본딩 패드(51A)의 접착성을 악화시키는 경우도 있었다.
또한 플렉시블 시트(50)를 구성하는 수지 재료 자체에 플렉시블성이 없거나, 열 전도성을 높이기 위해 필러를 혼입하면 딱딱해진다. 이 상태에서 와이어 본더로 본딩하면 본딩 부분에 크랙이 발생하는 경우가 있다. 또한 트랜스퍼 몰드 시에도, 금형이 접촉하는 부분에 크랙이 발생하는 경우가 있다. 이것은 도 19에 도시한 바와 같이 휘어짐이 있으면 보다 현저하게 나타난다.
지금까지 설명한 플렉시블 시트(50)는, 이면에 전극이 형성되지 않은 것이었지만, 도 21의 (c)에 도시한 바와 같이, 플렉시블 시트(50)의 이면에도 전극(51D)이 형성되는 경우도 있다. 이 때, 전극(51D)이 상기 제조 장치와 접촉하거나, 이 제조 장치 사이의 반송 수단의 반송면과 접촉하기 때문에, 전극(51D)의 이면에 손상이 발생하는 문제가 있었다. 이 손상이 발생한 상태에서 전극으로 되기 때문에, 후에 열이 가해지거나 함으로써 전극(51D) 자체에 크랙이 발생하는 문제점이나 마더 보드에의 땜납 접속 시에 땜납 습윤성이 저하되는 문제점도 있었다.
또한 플렉시블 시트(50)의 이면에 전극(51D)이 형성되면, 트랜스퍼 몰드 시, 스테이지에 면 접촉할 수 없는 문제점이 발생한다. 이 경우, 상술한 바와 같이 플렉시블 시트(50)가 딱딱한 재료로 이루어지면, 전극(51D)이 지점으로 되어, 전극(51D) 주위가 하방으로 가압되기 때문에, 플렉시블 시트(50)에 크랙을 발생시키는 문제점이 있었다.
본 발명자는 이러한 문제점을 해결하기 위해, 얇은 제1 도전막과 두꺼운 제2 도전막을, 제3 도전막을 개재하여 적층시킨 적층판을 이용하는 것을 제안하였다.
본 발명은, 제1 도전막과 제2 도전막이 제3 도전막을 개재하여 적층된 적층판을 준비하는 공정과, 상기 제1 도전막을 원하는 패턴으로 에칭함으로써 제1 도전 배선층을 형성하는 공정과, 상기 제1 도전 배선층을 마스크로서 이용하여 상기 제3 도전막을 선택적으로 제거하는 공정과, 제4 도전막에 제1 절연층이 부착된 절연 시트를, 상기 제1 절연층이, 상기 제3 도전막을 제거함으로써 노출된 제2 도전막 표면부, 상기 제1 도전 배선층 및 제3 도전막 단부면을 피복하도록 적층시키는 공정과, 상기 제4 도전막을 원하는 패턴으로 에칭함으로써 제2 도전 배선층을 형성하는 공정과, 다층 접속 수단을 형성하여, 상기 제1 도전 배선층과 상기 제2 도전 배선층을 전기적으로 접속하는 공정과, 상기 제2 도전 배선층을 제2 절연층으로 피복하는 공정과, 상기 제2 절연층을 부분적으로 제거함으로써 상기 제2 도전 배선층을 선택적으로 노출시켜 노출부를 형성하는 공정과, 상기 제2 절연층 상에 반도체 소자를 고착하여 상기 반도체 소자와 상기 제2 도전 배선층을 전기적으로 접속하는 공정과, 상기 반도체 소자를 밀봉 수지층으로 피복하는 공정과, 상기 제2 도전막을 제거하여 상기 제3 도전막을 이면에 노출시키는 공정과, 상기 제3 도전막의 소정 개소에 외부 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명은, 또한, 상기 제3 도전막까지 에칭함으로써, 상기 도전 배선층이 미세하게 형성되는 것을 특징으로 한다.
본 발명은, 또한, 상기 제1 도전막만을 에칭하는 용액을 이용하는 것을 특징으로 한다.
본 발명은, 또한, 상기 에칭을 행하는 상기 용액으로서, 염화제2구리 또는 염화제2철이 포함된 용액을 사용하는 것을 특징으로 한다.
본 발명은, 또한, 상기 제3 도전막은 전계 박리에 의해 제거되는 것을 특징으로 한다.
본 발명은, 또한, 상기 제3 도전막만을 에칭하는 용액을 이용한 에칭으로 상기 제3 도전막을 제거하는 것을 특징으로 한다.
본 발명은, 또한, 상기 용액은 요오드계의 용액인 것을 특징으로 한다.
본 발명은, 또한, 상기 제2 도전막을 전면 에칭하는 것을 특징으로 한다.
본 발명은, 또한, 상기 제2 도전막이 상기 제1 도전막보다 두껍게 형성되는 것을 특징으로 한다.
본 발명은, 또한, 상기 절연층은 열가반성 수지, 열경화성 수지 또는 감광성 수지인 것을 특징으로 한다.
본 발명은, 또한, 상기 제1 도전막 및 상기 제2 도전막은 구리를 주재료로 한 금속이고, 상기 제3 도전막은 은을 주재료로 한 금속인 것을 특징으로 한다.
본 발명은, 또한, 상기 제2 도전막을 베이스로 하여, 상기 제3 도전막과 상기 제1 도전막을 전기 도금으로 적층함으로써 상기 적층판을 제조하는 것을 특징으로 한다.
본 발명은, 또한, 상기 적층판은 압연 접합으로 형성되는 것을 특징으로 한다.
본 발명은, 또한, 상기 노출시켜 도금한 제1 도전막 부분과 반도체 소자 이외의 전자 부품을 전기적으로 접속시키는 것을 특징으로 한다.
본 발명은, 또한, 상기 절연 시트는 진공 프레스 또는 진공 라미네이트에 의해 형성하는 것을 특징으로 한다.
본 발명은, 또한, 레이저 가공에 의해, 상기 절연층을 부분적으로 제거하는 것을 특징으로 한다.
본 발명은, 또한, 리소그래피 공정에 의해, 상기 절연층을 부분적으로 제거하는 것을 특징으로 한다.
본 발명은, 또한, 상기 제2 도전층을 전극으로서 이용한 전계 도금에 의해, 상기 제1 절연층을 부분적으로 제거한 관통 구멍에 도금으로 구리를 주로 한 금속을 적층하여, 상기 제1 도전 배선층과 상기 제2 도전 배선층을 접속하는 것을 특징으로 한다.
<실시예>
본 발명의 회로 장치의 제조 방법에 대하여, 도 1∼도 18을 참조하여 설명한다.
본 발명의 회로 장치의 제조 방법은, 제1 도전막과 제2 도전막이 제3 도전막을 개재하여 적층된 적층판을 준비하는 공정과, 상기 제1 도전막을 원하는 패턴으로 에칭함으로써 제1 도전 배선층을 형성하는 공정과, 상기 제1 도전 배선층을 마스크로서 이용하여 상기 제3 도전막을 선택적으로 제거하는 공정과, 제4 도전막에 제1 절연층이 부착된 절연 시트를, 상기 제1 절연층이, 상기 제3 도전막을 제거함으로써 노출된 제2 도전막 표면부, 상기 제1 도전 배선층 및 제3 도전막 단부면을 피복하도록 적층시키는 공정과, 상기 제4 도전막을 원하는 패턴으로 에칭함으로써 제2 도전 배선층을 형성하는 공정과, 다층 접속 수단을 형성하여, 상기 제1 도전 배선층과 상기 제2 도전 배선층을 전기적으로 접속하는 공정과, 상기 제2 도전 배선층을 제2 절연층으로 피복하는 공정과, 상기 제2 절연층을 부분적으로 제거함으로써 상기 제2 도전 배선층을 선택적으로 노출시켜 노출부를 형성하는 공정과, 상기 제2 절연층 상에 반도체 소자를 고착하여 상기 반도체 소자와 상기 제2 도전 배선층을 전기적으로 접속하는 공정과, 상기 반도체 소자를 밀봉 수지층으로 피복하는 공정과, 상기 제2 도전막을 제거하여 상기 제3 도전막을 이면에 노출시키는 공정과, 상기 제3 도전막의 원하는 개소에 외부 전극을 형성하는 공정으로 구성되어 있다. 이러한 각 공정을 이하에 설명한다.
본 발명의 제1 공정은, 도 1에 도시한 바와 같이, 얇은 제1 도전막(11)과 두꺼운 제2 도전막(12)이 제3 도전막(13)을 개재하여 적층된 적층판(10)을 준비하는 것이다.
적층판(10)의 표면은, 실질적으로 전역에 제1 도전막(11)이 형성되고, 제3 도전막(13)을 개재하여, 이면에도 실질적으로 전역에 제2 도전막(12)이 형성되는 것이다. 또한, 제1 도전막(11) 및 제2 도전막(12)은, 바람직하게는, Cu를 주재료하는 것, 또는 공지의 리드 프레임의 재료로 이루어진다. 제1 도전막(11), 제2 도전막(12) 및 제3 도전막(13)은, 도금법, 증착법 또는 스퍼터법으로 형성되거나, 압연법이나 도금법에 의해 형성된 금속박이 점착되어도 된다. 또한, 제1 도전막(11) 및 제2 도전막(12)으로서는 Al, Fe, Fe-Ni, 공지의 리드 프레임재 등이어도 된다.
제3 도전막(13)의 재료는, 제1 도전막(11) 및 제2 도전막(12)을 제거할 때에 사용되는 에칭액에 에칭되지 않는 재료가 채용된다. 또한, 제3 도전막(13) 이면에는 땜납 등으로 이루어지는 외부 전극(24)이 형성되므로, 외부 전극(24)의 부착성도 고려된다. 구체적으로, 제3 도전막(13)의 재료로서는 금, 은, 팔라듐으로 이루어지는 도전 재료를 채용할 수 있다.
제1 도전막의 두께는 미세한 패턴을 형성하기 위해 얇게 형성되며, 그 두께는 5∼35㎛ 정도이다. 제2 도전 패턴은, 전체를 기계적으로 지지하기 위해 두껍게 형성되며, 그 두께는 70∼200㎛ 정도이다. 제3 도전막(13)은, 제1 도전막(11) 및 제2 도전막(12)을 에칭할 때에 배리어층으로서 기능하고, 그 두께는 1∼10㎛ 정도로 형성된다.
본 발명의 특징점은, 제2 도전막(12)을 제1 도전막(11)보다 두껍게 형성하는데 있다. 제1 도전막은 두께가 5∼35㎛ 정도로 형성되며, 가능한 한 얇게 하여 파인 패턴을 형성할 수 있도록 배려된다. 제2 도전막(12)은 두께가 70∼200㎛ 정도이면 되고, 지지 강도를 갖게 하는 점이 중시된다.
따라서, 제2 도전막(12)을 두껍게 형성함으로써, 적층판(10)의 평탄성을 유지할 수 있어, 이후의 공정의 작업성을 향상시킬 수 있다.
또한, 제2 도전막(12)은 다양한 공정을 거침으로써 손상이 발생하게 된다. 그러나 두꺼운 제2 도전막(12)은 이후의 공정에서 제거되므로, 완성품인 회로 장치에 손상이 남게 되는 것을 방지할 수 있다. 또한 평탄성을 유지하면서 밀봉 수지를 경화할 수 있으므로, 패키지의 이면도 평탄하게 할 수 있어, 적층판(10)의 이면에 형성되는 외부 전극도 평탄하게 배치할 수 있다. 따라서, 실장 기판 위의 전극 과 적층판(10) 이면의 전극을 접촉할 수 있어, 땜납 불량을 방지할 수 있다.
다음으로 상기한 적층판(10)의 구체적인 제조 방법에 대하여 설명한다. 적층판(10)은, 전기 도금에 의한 적층 또는 압연 결합에 의해 제조할 수 있다. 전기 도금에 의해 적층판(10)을 제조하는 경우에는, 우선 제2 도전막(12)을 준비한다. 그리고, 제2 도전막(12)의 이면에 전극을 형성하고, 전계 도금법에 의해 제3 도전막을 적층시킨다. 그 후에 동일하게 전계 도금법에 의해, 제3 도전막 상에 제1 도전막을 적층시킨다. 압연에 의해 적층판을 제조하는 경우에는, 판 형상으로 준비된 제1 도전막(11), 제2 도전막(12) 및 제3 도전막(13)을 롤 등에 의해 열과 압력을 가하여 접합시킨다.
본 발명의 제2 공정은, 도 2 및 도 3에 도시한 바와 같이, 제1 도전막(11)을 원하는 패턴으로 에칭하여 제1 도전 배선층(11A)을 형성하는 것이다.
제1 도전막(11) 상에 원하는 패턴의 포토레지스트 PR로 피복하고, 본딩 패드나 배선을 형성하는 제1 도전 배선층(11A)을 케미컬 에칭에 의해 형성한다. 제1 도전막(11)은 Cu를 주재료로 하는 것이므로, 에칭액은 염화제2철 또는 염화제2구리를 이용하면 된다. 제1 도전막(11)을 에칭함으로써, 제3 도전막(13)도 에칭액에 접촉되지만, 제3 도전막(13)의 재료는 염화제2철 및 염화제2구리에 에칭되지 않는 것이기 때문에, 제3 도전막(13)의 표면에서 에칭은 스톱한다. 이 때문에, 제1 도전막(11)은 두께가 5∼35㎛ 정도로 형성되어 있으므로, 제1 도전 배선층(5)은 50㎛ 이하의 파인 패턴으로 형성할 수 있다. 또한, 도 3에 도시한 바와 같이, 레지스트 PR은 도전 배선층(11A)을 형성한 후에 제거된다.
본 발명의 특징은, 제1 도전막(11)을 에칭하는 공정에서, 제3 도전막(13)에 의해 에칭을 스톱시키는 것이다. 본 공정에서 에칭되는 제1 도전막(11)은 주로 Cu로 형성되어 있으며, Cu를 부분적으로 제거하는 에칭액으로서는 염화제2철 또는 염화제2구리가 사용된다. 그에 대하여, 제3 도전막(13)은 염화제2철 및 염화제2구리에 에칭되지 않는 도전성 재료로 형성되어 있으므로, 에칭은 제3 도전막(13)의 표면에서 스톱한다. 제3 도전막(13)의 재료로서는 금, 은 및 팔라듐을 채용할 수 있다.
본 발명의 제3 공정은, 도 4에 도시한 바와 같이, 제1 도전 배선층(11A)을 마스크로서 이용하여 제3 도전막(13)을 제거하는 것이다.
이전 공정에서 형성된 제1 도전막(11)으로 이루어지는 제1 도전 배선층(11A)을 마스크로서 이용하여, 제3 도전막(13)을 선택적으로 제거한다. 제3 도전막(13)을 선택적으로 제거하는 방법으로서는 2개의 방법을 채용할 수 있다. 제1 방법은, 제3 도전막(13)만을 제거하는 액을 이용하여 에칭하는 방법이다. 제2 방법은, 전계 박리에 의해 제3 도전막(13)만을 제거하는 방법이다.
제1 방법인 에칭에 의해 제3 도전막(13)을 부분적으로 제거하는 방법을 설명한다. 이 방법에서 사용하는 에칭액은, 제3 도전막(13)을 에칭하며 또한 제1 도전 배선층(11A) 및 제2 도전막(12)은 에칭되지 않는 것이 사용된다. 예를 들면, 제1 도전 배선층(11A) 및 제2 도전막(12)이 Cu를 주체로 하는 재료로 형성되며, 제3 도전막(13)이 Ag막인 경우에는, 요오드계의 에칭액을 사용함으로써 제3 도전막(13)만을 제거할 수 있다. 제3 도전막(13)이 에칭됨으로써, 제2 도전막(12)은 요오드계 의 에칭액에 접촉되지만, 예를 들면 Cu로 이루어지는 제2 도전막(12)은 요오드계의 에칭액에는 에칭되지 않는다. 따라서, 여기서의 에칭은 제2 도전막(12)의 표면에서 스톱한다. 여기서, 도 2의 레지스트 PR은 본 공정 후에 제거해도 상관없다.
제2 방법인 전계 박리에 의해 제3 도전막(13)만을 제거하는 방법을 설명한다. 우선, 금속 이온을 포함하는 용액과 제3 도전막(13)을 접촉시킨다. 그리고 용액쪽에 플러스 전극을 형성하고, 적층판(10)에 마이너스 전극을 형성하여 직류 전류를 흘린다. 이에 의해, 전계법에 의한 도금막 형성과 역의 원리로 제3 도전막(13)만이 제거된다. 여기서 사용하는 용액은, 제3 도전막(13)을 구성하는 재료를 도금 처리할 때에 이용하는 것이다. 따라서, 이 방법에서는 제3 도전막(13)만이 박리된다.
본 발명의 제4 공정은, 도 5를 참조해 보면, 제4 도전막(14)에 제1 절연층(15)이 부착된 절연 시트(9)를, 제1 절연층(15)이 제1 도전 배선층(11A) 및 제3 도전막(13)을 피복하도록 적층시키는 것이다.
도 5를 참조해 보면, 제3 도전막(13), 제1 도전 배선층(11A) 및 부분적으로 노출된 제2 도전막(12) 표면은 제1 절연층(15)으로 피복된다. 구체적으로는, 부분적으로 제거된 제3 도전막(13)의 측면 및 제1 도전 배선층(11A)의 상면 및 측면(단부면)이 제1 절연층(15)으로 피복되어 있다. 또한, 부분적으로 노출된 제2 도전막(12)의 표면도 제1 절연층(15)으로 피복되어 있다. 본 공정의 절연 시트(9)에 의한 피복은 진공 프레스 또는 라미네이트에 의한 방법으로 행할 수 있다. 진공 프레스는, 절연 시트(9)를 적층판(10)에 중첩하여 진공으로 프레스하는 방법으로서, 복수장의 적층판(10)을 일괄적으로 처리할 수 있다. 라미네이트에 의한 방법은 롤러를 이용하여 절연 시트(9)를 적층시키는 방법이다. 라미네이트에 의한 방법에서는, 애프터 큐어 공정은 배치 처리에 의해 별도의 공정으로 행하지만, 두께를 양호한 정밀도로 컨트롤할 수 있는 장점을 갖는다. 또한 제1 절연층(15)만을 상기 방법으로 형성한 후에 제4 도전막(14)을 무전계 도금 및 전계 도금으로 형성해도 된다.
본 발명의 제5 공정은, 도 6 및 도 7을 참조해 보면, 제4 도전막(14)을 원하는패턴으로 에칭함으로써 제2 도전 배선층(14A)을 형성하는 것이다.
도 6을 참조해 보면, 제4 도전막(14)을 에칭 공정으로 부분적으로 제거함으로써, 제2 도전 배선층(14A)을 형성한다. 제4 도전막(14)은 얇게 형성되어 있으며, 에칭은 제1 절연층에서 스톱하기 때문에, 제2 도전 배선층(14A)을 미세하게 형성할 수 있다. 여기서는, 제4 도전막(14)은 두께가 5∼35㎛ 정도로 형성되어 있으므로, 제2 도전 배선층(14A)은 50㎛ 이하의 파인 패턴으로 형성할 수 있다.
다음으로, 도 7을 참조해 보면, 관통 구멍(16)을 형성함으로써, 제1 도전 배선층(11A)을 부분적으로 노출시킨다. 이 관통 구멍(16)을 형성하는 부분은 제2 도전 배선층(14A)을 형성할 때에 동시에 제4 도전막(14)을 에칭으로 제거해 둔다. 제2 도전 배선층(14A)은 Cu를 주재료로 하기 때문에, 에칭액은 염화제2철 또는 염화제2구리를 이용하여 케미컬 에칭을 행한다. 관통 구멍(16)의 개구 직경은, 포토리소그래피의 해상도에 의해 변화되지만, 여기서는 50∼100㎛ 정도이다. 또한 이 에칭 시에, 제2 도전막(4)은 접착성의 시트 등으로 커버되어 에칭액으로부터 보호된다. 그러나 제2 도전막(4) 자체가 충분히 두껍고, 에칭 후에도 평탄성을 유지할 수 있는 막 두께이면, 조금 에칭되어도 상관없다. 또한, 제2 도전 배선층(14A)으로서는 Al, Fe, Fe-Ni, 공지의 리드 프레임재 등이어도 된다.
계속해서, 포토레지스트를 제거한 후, 제2 도전 배선층(14A)을 마스크로 하여, 레이저에 의해 관통 구멍(16) 바로 아래의 제1 절연층(15)을 제거하고, 관통 구멍(16)의 바닥에 제1 도전 배선층(11A)의 표면을 노출시킨다. 레이저로서는, 탄산 가스 레이저가 바람직하다. 또한 레이저로 절연 수지를 증발시킨 후, 개구부의 바닥부에 잔사가 있는 경우에는, 과망간산나트륨 또는 과황산암모늄 등으로 웨트 에칭하여 이 잔사를 제거한다.
또한, 본 공정에서는 제2 도전 배선층(14A)이 10㎛ 이하로 얇은 경우에는, 포토레지스트로 관통 구멍(16) 이외를 피복한 후에 탄산 가스 레이저로 제2 도전 배선층(14A) 및 제1 절연층(15)을 일괄하여 관통 구멍(16)을 형성할 수 있다. 이 경우에는 사전에 제2 도전 배선층(14A)의 표면을 조화하는 흑화 처리 공정이 필요하다.
본 발명의 제6 공정은, 도 8을 참조해 보면, 다층 접속 수단(17)을 형성하여, 제1 도전 배선층(11A)과 제2 도전 배선층(14A)을 전기적으로 접속하는 것이다.
관통 구멍(16)을 포함하는 제1 도전 배선층(11A) 전면에 제2 도전 배선층(14A)과 제1 도전 배선층(11A)의 전기적 접속을 행하는 다층 접속 수단(17)인 도금막을 형성한다. 이 도금막은 무전해 도금과 전해 도금의 양방으로 형성하는 것이 가능하며, 여기서는, 제2 도전막(12)을 전극으로서 이용한 전계 도금에 의 해, 제2 도전 배선층(14A)과 도금 상면이 접속하여 평탄한 상태로 될 때까지 도금막을 형성한다. 이 때 제2 도전막(12) 및 도금 전극 인출부 이외의 이면에 도금이 부착하지 않도록 레지스트로 보호한다. 이 레지스트는 표면 도금부를 지그로 둘러싸는 부분 지그 도금에서는 불필요하다. 이에 의해 관통 구멍(16)은 Cu로 매립되어, 다층 접속 수단(17)이 형성된다. 또한 도금막은, 여기서는 Cu를 채용하였지만, Au, Ag, Pd 등을 채용해도 된다.
본 발명의 제7 공정은, 도 9를 참조해 보면, 제2 도전 배선층(14A)을 제2 절연층(18)으로 피복하는 것이다.
도 9를 참조해 보면, 제2 절연층(18)에 의한 피복은, 수지 시트를 진공 프레스 또는 라미네이트에 의한 방법으로 행하거나, 액 형상 수지를 인쇄 또는 롤코터 또는 딥코터로 도포할 수 있다. 진공 프레스는, 열경화성 수지로 이루어지는 프리프래그 시트를 중첩하여 진공으로 프레스하는 방법으로서, 복수장의 적층판(10)을 일괄적으로 처리할 수 있다. 라미네이트에 의한 방법은, 적층판(10)을 1장씩 롤러를 이용하여, 열경화성 수지 시트를 접착한다. 이 방법에서는, 애프터 큐어 공정은 배치 처리에 의해 별도의 공정으로 행하지만, 두께를 양호한 정밀도로 컨트롤할 수 있는 장점을 갖는다. 또한 액 형상 수지는 각 방법으로 도포한 후에 건조 처리를 행한다.
본 발명의 제8 공정은, 도 10을 참조해 보면, 제2 절연층(18)을 부분적으로 제거함으로써 제2 도전 배선층(14A)을 선택적으로 노출시켜 노출부를 형성하는 것이다.
도 10을 참조해 보면, 제2 절연층(18) 상에 재치 예정의 반도체 소자(19)와의 전기적 접속을 행하기 위해, 제2 절연층(18)을 부분적으로 제거하여 제2 도전 배선층(14A)을 노출시킨다. 노출되는 제2 도전 배선층(14A)은 본딩 패드가 되는 부분이다. 제2 절연층(18)이 감광성 재료로 이루어지는 경우에는, 공지의 리소그래피 공정에서, 제2 절연층(18)을 부분적으로 제거할 수 있다. 또한, 레이저에 의해 제2 절연층(18)을 부분적으로 제거할 수도 있다. 레이저로서는, 탄산 가스 레이저가 바람직하다. 또한 레이저로 제2 절연층(18)을 증발시킨 후, 개구부의 바닥부에 잔사가 있는 경우에는, 과망간산나트륨 또는 과황산암모늄 등으로 웨트 에칭하여, 이 잔사를 제거한다.
다음으로, 노출되어 본딩 패드가 되는 제2 도전 배선층(14A)의 표면에 도금층(21)을 형성한다. 도금층(21)의 형성은 무전계 도금법 또는 전계 도금법으로 금 또는 은을 부착시킴으로써 행할 수 있다. 본 건에서는 무전계 도금법으로 Au막을 형성하고 있다.
본 발명의 제9 공정은, 도 11을 참조해 보면, 제2 절연층(18) 상에 반도체 소자(19)를 고착하여 반도체 소자(19)와 제2 도전 배선층(14A)을 전기적으로 접속하는 것이다.
반도체 소자(19)는 베어 칩 상태 그대로 제2 절연층(18) 상에 절연성 접착 수지로 다이 본드된다. 반도체 소자(19)와 그 아래의 제2 도전 배선층(14A)은 제2 절연층(18)에 의해 전기적으로 절연되므로, 제2 도전 배선층(14A)은 반도체 소자(19) 아래에서도 자유롭게 배선할 수 있어, 다층 배선 구조를 실현할 수 있다.
또한, 반도체 소자(19)의 각 전극 패드는 주변에 형성된 제2 도전 배선층(14A)의 일부인 본딩 패드에 본딩 와이어(20)로 접속되어 있다. 반도체 소자(19)는 페이스다운으로 실장되어도 된다. 이 경우, 반도체 소자(19)의 각 전극 패드 표면에 땜납볼이나 범프가 형성되고, 적층판(10)의 표면에는 땜납볼의 위치에 대응한 부분에 제2 도전 배선층(14A)으로 이루어지는 본딩 패드와 마찬가지의 전극이 형성된다.
와이어 본딩 시의 적층판(10)을 이용하는 장점에 대하여 설명한다. 일반적으로 Au선의 와이어 본딩 시에는, 120℃∼300℃로 가열된다. 이 때, 제2 도전막(12)이 얇으면, 적층판(10)이 휘어지고, 이 상태에서 본딩 헤드를 통해 적층판(10)이 가압되면, 적층판(10)에 손상이 발생할 가능성이 있다. 그러나, 제2 도전막(12) 자체가 두껍게 형성됨으로써 이들 문제를 해결할 수 있다.
본 발명의 제10 공정은, 도 12를 참조해 보면, 반도체 소자(19)를 밀봉 수지층(22)으로 피복하는 것이다.
적층판(10)은 몰드 장치에 세트되어 수지 몰드를 행한다. 몰드 방법으로서는, 트랜스퍼 몰드, 주입 몰드, 도포, 딥핑 등이어도 가능하다. 그러나, 양산성을 고려하면, 트랜스퍼 몰드, 주입 몰드가 적합하다.
본 공정에서는, 몰드 캐비티의 하부 금형에 적층판(10)을 평탄하게 접촉시킬 필요가 있으며, 두꺼운 제2 도전막(12)이 이 기능을 한다. 또한 몰드 캐비티로부터 꺼내어진 후에도, 밀봉 수지층(13)의 수축이 완전히 완료되기까지, 제2 도전막(12)에 의해 패키지의 평탄성을 유지하고 있다. 즉, 본 공정까지의 적층판(10)의 기계적 지지의 역할은 제2 도전막(12)에 의해 행해지고 있다.
본 발명의 제11 공정은, 도 13을 참조해 보면, 제2 도전막(12)을 제거하여 제3 도전막(13)을 이면에 노출시키는 것이다.
제2 도전막(12)을 마스크 없이 전면이 제거되도록 에칭한다. 이 에칭은, 염화제2철 또는 염화제2구리를 이용한 케미컬 에칭으로서, 제2 도전막(12)은 전면적으로 제거된다. 이와 같이 제2 도전막(12)은 전면적으로 제거됨으로써 제3 도전막(13)은 절연층(15)으로부터 노출된다. 상술한 바와 같이, 제3 도전막(13)은 제2 도전막(12)을 에칭하는 용액에는 에칭되지 않는 재료로부터 형성되어 있기 때문에, 본 공정에서는 제3 도전막(13)은 에칭되지 않는다.
본 발명의 특징은, 제2 도전막(12)을 에칭에 의해 제거하는 공정에서, 제3 도전막(13)이 배리어층으로 됨으로써, 절연층(17) 및 제3 도전막(13)으로 이루어지는 이면이 평탄하게 형성되는 것이다. 제2 도전막(12)은 에칭에 의해 전면적으로 제거되기 때문에, 에칭의 최종 단계에서는, 제3 도전막(13)도 에칭액에 접촉된다. 상술한 바와 같이, 제3 도전막(13)은, Cu로 이루어지는 제2 도전막(12)을 에칭하는 염화제2철 및 염화제2구리에는 에칭되지 않는 재료로 이루어진다. 따라서, 제3 도전막의 하면에서 에칭은 스톱하기 때문에, 제3 도전막(13)은 에칭의 배리어층으로서 기능하고 있다. 또한, 본 공정 이후에는, 밀봉 수지층(22)에 의해 전체가 기계적으로 지지되어 있다.
본 발명의 제12 공정은, 도 14 내지 도 16을 참조해 보면, 제3 도전막(13)의 원하는 개소에 외부 전극(24)을 형성하는 것이다.
이 때 Ag의 마이그레이션이 문제시되는 환경에서 사용되는 경우에는, 절연 시트(9)로의 피복을 행하기 전에, 제3 도전막(13)을 선택 에칭하여 제거한 쪽이 바람직하다. 우선 도 14를 참조해 보면, 제3 도전막(13)은 외부 전극(24)을 형성하는 부분을 노출시켜 용제로 녹인 에폭시 수지 등을 스크린 인쇄하여 오버코트 수지(23)로 대부분을 피복한다. 상기 오버코트 수지(23)가 감광성의 재료로 이루어지는 경우에는, 외부 전극(24)을 형성하는 부분은 공지의 리소그래피 공정에서 상기 오버코트 수지(23)를 부분적으로 제거할 수 있다. 다음으로, 도 15를 참조해 보면, 땜납의 리플로우 혹은 땜납 크림의 스크린 인쇄에 의해 이 노출 부분에 외부 전극(24)을 동시에 형성한다.
마지막으로, 도 16을 참조해 보면, 적층판(10)에는 회로 장치가 다수 매트릭스 형상으로 형성되어 있으므로, 밀봉 수지층(22) 및 오버코트 수지(23)를 다이싱하여 그것을 개개의 회로 장치로 분리한다.
본 공정에서는, 이면에 노출된 제3 도전막(13)이, 외부 전극(24)을 형성할 때의 도금층이 되므로, 제3 도전막(13)이 외부 전극(24)만인 경우에는 새롭게 도금층을 형성하는 공정을 생략할 수 있다. 또한, Cu부를 다이싱하지 않고 밀봉 수지층(22) 및 오버코트 수지(23)만을 다이싱함으로써, 개개의 회로 장치로 분리할 수 있으므로, 다이싱을 행하는 다이서의 마모를 감소시키는 것이 가능하다.
도 17을 참조해 보면, 구체화된 본 발명의 제조 방법에 의한 회로 장치(1)를 설명한다. 우선, 실선으로 도시한 패턴은 제2 도전 배선층(14A)이고, 점선으로 도시한 패턴은 제1 도전 배선층(11A)이다. 제2 도전 배선층(14A)은 반도체 소자(19)를 둘러싸도록 본딩 패드가 주변에 형성되며, 일부에서는 2단으로 배치되어 다패드를 갖는 반도체 소자(19)에 대응하고 있다. 제2 도전 배선층(14A)으로 이루어지는 본딩 패드는 반도체 소자(19)의 대응하는 전극 패드와 본딩 와이어(20)로 접속되며, 본딩 패드로부터 파인 패턴인 제2 도전 배선층(14A)이 반도체 소자(19)의 아래로 다수 연장되어, ●로 나타내는 다층 접속 수단(17)에 의해 제1 도전 배선층(11A)과 접속되어 있다. 또한 제1 도전 배선층(11A)도 파인 패턴을 형성할 수 있어, 더 많은 외부 전극(24)을 형성할 수 있다.
이러한 구조이면, 200 이상의 패드를 갖는 반도체 소자에서도, 제2 도전 배선층(14A)의 파인 패턴을 이용하여 파인 패턴화된 원하는 제1 도전 배선층(11A)까지 다층 배선 구조로 연장할 수 있어, 제3 도전막(13)에 형성된 외부 전극(24)으로부터 외부 회로로의 접속을 행할 수 있다.
도 18을 참조해 보면, 구체화된 다른 형태의 회로 장치(1A)를 설명한다. 여기서는, 회로 장치(1A)는, 점선으로 도시한 제2 도전 배선층(14A)에 형성되며, 제2 도전 배선층(14A) 상에, 반도체 소자(19), 칩 부품(25) 및 베어의 트랜지스터(26)가 실장되어 있다. 칩 부품(25)으로서는, 저항, 컨덴서, 다이오드, 코일 등의 수동 부품·능동 부품을 전반적으로 채용할 수 있다 또한, 내장되는 부품끼리는, 제1 도전 배선층(11A) 또는 본딩 와이어(20)를 통해 전기적으로 접속되어 있다. 또한, 반도체 소자(19)에 대응하는 개소에는, 제1 도전 배선층(11A)이 형성되어 있어, 제3 도전막(13)에 형성된 외부 전극(24)으로부터 외부 회로로의 접속을 행할 수 있다.
본 발명에 따르면, 얇게 형성된 제1 도전막(11)을 에칭하여 제1 도전 배선층(11A)을 형성하는 공정에서, 배리어층으로서 제3 도전막(13)을 형성함으로써, 소정의 깊이로 에칭을 스톱시킬 수 있다. 따라서, 제1 도전막(11)을 얇게 형성함으로써, 제1 도전 배선층(11A)을 미세하게 형성할 수 있는 이점을 갖는다. 또한, 제1 절연층(15)을 개재하여, 제2 도전 배선층(14A)도 미세하게 형성되므로, 다층 배선을 실현할 수 있다.
또한, 제2 도전막(12)을 이면으로부터의 에칭에 의해 전면적으로 제거하는 공정에서, 제3 도전막(13)이 배리어층으로서 기능함으로써, 절연층(15)과 거기로부터 노출되는 제3 도전막으로 이루어지는 이면을 평탄하게 형성할 수 있는 이점을 갖는다. 이 때문에 완성품인 회로 장치의 이면의 평탄성을 향상시킬 수 있으므로, 그 품질을 향상시킬 수 있다.

Claims (23)

  1. 제1 도전막과 제2 도전막이 제3 도전막을 개재하여 적층된 적층판을 준비하는 공정과,
    상기 제1 도전막을 원하는 패턴으로 에칭함으로써 제1 도전 배선층을 형성하는 공정과,
    상기 제1 도전 배선층을 마스크로서 이용하여 상기 제3 도전막을 선택적으로 제거하는 공정과,
    상기 제3 도전막을 제거함으로써 노출된 상기 제2 도전막 표면부, 상기 제1 도전 배선층 및 제3 도전막 단부면을 피복하는 제1 절연층을 개재하여 제4 도전막을 적층시키는 공정과,
    상기 제4 도전막을 원하는 패턴으로 에칭함으로써 제2 도전 배선층을 형성하는 공정과,
    다층 접속 수단을 형성하여, 상기 제1 도전 배선층과 상기 제2 도전 배선층을 전기적으로 접속하는 공정과,
    반도체 소자와 상기 제2 도전 배선층을 전기적으로 접속하는 공정과,
    상기 반도체 소자를 밀봉 수지층으로 피복하는 공정과,
    상기 제2 도전막을 제거하여 상기 제3 도전막을 이면에 노출시키는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 도전막을 상기 제3 도전막까지 에칭함으로써, 상기 제1 도전 배선층이 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 도전막만을 에칭하는 용액을 이용하여, 상기 제1 도전막을 에칭하는 것을 특징으로 하는 회로 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 도전막을 에칭하는 공정에서는, 상기 에칭을 행하는 상기 용액으로서, 염화제2구리 또는 염화제2철이 포함된 용액을 사용하는 것을 특징으로 하는 회로 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제3 도전막은 전계 박리에 의해 제거되는 것을 특징으로 하는 회로 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제3 도전막을 제거하는 공정에서는, 상기 제3 도전막만을 에칭하는 용액을 이용한 에칭을 행하는 것을 특징으로 하는 회로 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 용액은 요오드계의 용액인 것을 특징으로 하는 회로 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 도전막을 제거하는 공정에서는, 상기 제2 도전막이 전면 에칭되는 것을 특징으로 하는 회로 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제2 도전막이 상기 제1 도전막보다 두껍게 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  10. 삭제
  11. 제1항에 있어서,
    상기 제1 도전막 및 상기 제2 도전막은 구리를 주재료로 한 금속이고, 상기 제3 도전막은 은을 주재료로 한 금속인 것을 특징으로 하는 회로 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 제2 도전막을 베이스로 하여, 상기 제3 도전막과 상기 제1 도전막을 전기 도금으로 적층함으로써 상기 적층판을 제조하는 것을 특징으로 하는 회로 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 적층판은 압연 접합으로 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  14. 제1항에 있어서,
    반도체 소자 이외의 전자 부품을 제1 도전막과 전기적으로 접속시키는 것을 특징으로 하는 회로 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 제1 절연층은 진공 프레스 또는 진공 라미네이트에 의해 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  16. 삭제
  17. 삭제
  18. 제1항에 있어서,
    상기 제2 도전막을 전극으로서 이용한 전계 도금에 의해, 상기 제1 절연층을 부분적으로 제거한 관통 구멍에 도금으로 구리를 주로 한 금속을 적층하여, 상기 제1 도전 배선층과 상기 제2 도전 배선층을 접속하는 것을 특징으로 하는 회로 장치의 제조 방법.
  19. 제1항에 있어서,
    상기 제2 도전 배선층을 제2 절연층으로 피복하는 공정과,
    상기 제2 절연층을 부분적으로 제거함으로써 상기 제2 도전 배선층을 선택적으로 노출시켜 노출부를 형성하는 공정을 더 포함하고,
    상기 반도체 소자는, 상기 제2 절연층으로부터 노출하는 상기 제2 도전 배선층에 접속되는 것을 특징으로 하는 회로 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제2 절연층은 열가소성 수지, 열경화성 수지 또는 감광성 수지인 것을 특징으로 하는 회로 장치의 제조 방법.
  21. 제19항에 있어서,
    레이저 가공에 의해, 상기 제2 절연층을 부분적으로 제거하는 것을 특징으로 하는 회로 장치의 제조 방법.
  22. 제19항에 있어서,
    리소그래피 공정에 의해, 상기 제2 절연층을 부분적으로 제거하는 것을 특징으로 하는 회로 장치의 제조 방법.
  23. 제1항에 있어서,
    상기 제3 도전막의 원하는 개소에 외부 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
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