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KR101030356B1 - 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지의 제조 방법 Download PDF

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KR101030356B1
KR101030356B1 KR1020080124003A KR20080124003A KR101030356B1 KR 101030356 B1 KR101030356 B1 KR 101030356B1 KR 1020080124003 A KR1020080124003 A KR 1020080124003A KR 20080124003 A KR20080124003 A KR 20080124003A KR 101030356 B1 KR101030356 B1 KR 101030356B1
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Abstract

본 발명은 반도체 패키지의 제조 방법에 관한 것으로, 적어도 하나의 금속층을 갖는 이종접합 판재를 제공하는 단계; 상기 금속층과 전기적으로 연결된 패드부를 형성하는 단계; 상기 패드부와 전기적으로 접속하도록 상기 이종접합 판재상에 반도체칩을 실장하는 단계; 상기 반도체칩을 밀봉하는 단계; 상기 금속층을 식각하여 재배열 배선층을 형성하는 단계; 및 상기 재배열 배선층과 전기적으로 접속된 외부접속수단을 형성하는 단계를 포함하여, 공정을 단순화시키며 생산비용을 현저하게 줄일 수 있다.
반도체 패키지, 포토, 공정, 이종접합판재, 금속층

Description

반도체 패키지의 제조 방법{Method manufacturing semiconductor package}
본원 발명은 반도체 패키지의 제조 방법에 관한 것으로, 적어도 금속층을 구비하는 이종접합 판재를 이용하여 상기 금속층 상에 패드부를 형성하고, 상기 패드부와 전기적으로 접속하는 반도체칩을 실장한 후, 상기 금속층을 식각하여 재배열 배선층을 형성하는 반도체 패키지의 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 반도체 패키지이다.
반도체 패키지는 전자제품에서 사용되는 디바이스를 효율적으로 포장하는 기술로써, 반도체 소자의 성능과 최종 제품의 가격, 성능 및 신뢰성을 좌우할 기술인 만큼 여러 형태로 개발되어지고 있다.
반도체 패키지는 반도체칩간 또는 반도체칩과 기판간의 전기적 연결을 위하여 범프볼 기술을 이용하는 플립칩 공법에 의해 제조되어 왔다. 이와 같은 범프볼 기술에 있어서, 상기 범프볼의 미세화의 한계로 인하여 패키지의 입출력 패드의 갯수 및 칩의 사이즈가 제한된다는 문제점이 있었다. 즉, 상기 패키지는 반도체칩의 소형화 또는 입출력 패드의 갯수가 증가할 경우, 최종 입출력 단자인 범프볼의 수를 반도체칩 상면 내에서 모두 수용하는데 한계가 있었다.
이를 개선하기 위해, 패키지는 회로기판내부에 반도체칩을 실장하는 임베디드 구조나 반도체칩의 최종 입출력 단자인 범프볼을 상기 반도체칩의 외주면에 배치시키는 팬아웃(fan-out)구조등이 개발되었다.
여기서, 임베디드구조나 팬아웃 구조의 패키지는 반도체칩을 실장한 후, 상기 반도체칩의 전기접점 패턴으로부터 금속층을 빌드업하는 빌드업 공법에 의해 제조되었다. 그러나, 상기 빌드업 공법은 레이어 적층 공정 및 층간 접속을 위한 비아홀 형성공정등을 수행해야 하므로 패키지 공정이 복잡해지고 생산비용이 증가하는 문제점이 있었다.
또한, 상기 빌드업 공정, 특히 큐어(cure)공정 및 적층공정에서 웨이퍼 기판과 반도체칩간의 열팽창 계수 차이(CTE) 및 워피지(warpage)가 발생하여, 파인 피치의 칩을 실장할 경우 미스 얼라인 문제가 발생하였다.
본 발명의 과제는 공정을 단순화시키며 생산비용을 줄이기 위해 적어도 금속층을 구비하는 이종접합 판재를 이용하여 상기 금속층 상에 패드부를 형성하고, 상기 패드부와 전기적으로 접속하는 반도체칩을 실장한 후, 상기 금속층을 식각하여 재배열 배선층을 형성하는 반도체 패키지의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 반도체 패키지의 제조 방법을 제공한다. 상기 제조 방법은 적어도 하나의 금속층을 갖는 이종접합 판재를 제공하는 단계; 상기 금속층과 전기적으로 연결된 패드부를 형성하는 단계; 상기 패드부와 전기적으로 접속하도록 상기 이종접합 판재상에 반도체칩을 실장하는 단계; 상기 반도체칩을 밀봉하는 단계; 상기 금속층을 식각하여 재배열 배선층을 형성하는 단계; 및 상기 재배열 배선층과 전기적으로 접속된 외부접속수단을 형성하는 단계를 포함한다.
여기서, 상기 이종접합 판재는 상기 금속층상에 배치되며 상기 금속층과 식각선택비가 다른 부가 금속층을 더 포함할 수 있다.
또한, 상기 패드부는 상기 부가 금속층을 식각하여 형성할 수 있다.
또한, 상기 이종접합 판재는 상기 금속층하부에 배치된 웨이퍼 기판을 더 포함하며, 상기 웨이퍼 기판은 상기 반도체칩을 밀봉하는 단계이후에 제거한다.
또한, 상기 패드부는 상기 금속층상에 진공증착법 또는 도금법에 의해 형성할 수 있다.
또한, 상기 이종접합 판재는 상기 금속층상에 배치된 코어층, 상기 코어층상에 형성된 부가 금속층을 더 포함하며, 상기 반도체칩을 밀봉하는 단계이후에 상기 코어층에 상기 부가 금속층과 상기 패드부를 연결하는 비아를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 패드부를 형성하는 단계에서 부가 재배열 배선층이 더 형성될 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면의 반도체 패키지의 제조 방법을 제공한다. 상기 제조 방법은 서로 적층된 제 1 및 제 2 금속층을 갖는 이종접합 판재를 제공하는 단계; 상기 제 2 금속층을 식각하여 패드부를 형성하는 단계; 상기 패드부와 접속되도록 반도체칩을 실장하는 단계; 상기 반도체칩을 밀봉하는 단계; 상기 제 1 금속층을 식각하여 재배열 배선층을 형성하는 단계; 및 상기 재배열 배선층과 전기적으로 접속된 외부접속수단을 형성하는 단계;를 포함한다.
여기서, 상기 외부접속수단을 형성하는 단계이전에 상기 재배열 배선층의 일부를 노출하는 절연 패턴을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 및 제 2 금속층은 서로 다른 식각 선택비를 가질 수 있다.
또한, 상기 반도체칩의 실장은 솔더링, 도전성 페이스트, 비전도성 페이스트(Non-Conductive Paste;NCP) 및 이방성 전도성 필름(Anisotropic Conductive Film;ACF) 중 어느 하나를 이용할 수 있다.
또한, 상기 이종접합 판재는 상기 제 1 금속층 하부에 배치된 웨이퍼 기판을 더 포함하며, 상기 베이스 기판은 상기 반도체칩을 밀봉하는 단계와 상기 재배열 배선층을 형성하는 단계에서 제거될 수 있다.
또한, 상기 이종접합 판재는 상기 제 1 및 제 2 금속층사이에 개재된 코어층을 더 포함할 수 있다.
또한, 상기 재배열 배선층을 형성하는 단계이전에 상기 코어층에 비아홀을 형성하는 단계; 및 상기 비아홀에 충진되며 상기 제 1 금속층과 전기적으로 접속된 비아를 형성하는 단계;를 더 포함할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면의 반도체 패키지의 제조 방법을 제공한다. 상기 제조 방법은 서로 적층된 금속층과 웨이퍼 기판을 포함하는 이종접합 판재를 제공하는 단계; 상기 금속층상에 패드부를 형성하는 단계; 상기 패드부와 접속되도록 반도체칩을 실장하는 단계; 상기 반도체칩을 밀봉하는 단계; 상기 웨이퍼 기판을 제거하는 단계; 상기 금속층을 식각하여 재배열 배선층을 형성하는 단계; 및 상기 재배열 배선층과 전기적으로 접속된 외부접속부를 형성하는 단계;를 포함할 수 있다.
여기서, 상기 패드부는 상기 금속층상에 진공증착법 또는 도금법에 의해 형성할 수 있다.
또한, 상기 이종접합 판재는 상기 금속층상에 배치되며 상기 금속층과 다른 식각선택비를 갖는 부가 금속층을 더 구비할 수 있다.
또한, 상기 패드부는 상기 부가 금속층을 식각하여 형성할 수 있다.
또한, 상기 이종접합 판재는 상기 금속층상에 배치된 코어층과 상기 코어층 상에 배치된 부가 금속층을 더 포함할 수 있다.
또한, 상기 패드부는 상기 부가 금속층을 식각하여 형성할 수 있다.
또한, 상기 패드부를 형성하는 단계에서, 부가 재배열층을 더 형성할 수 있다.
또한, 상기 재배열 배선층을 형성하는 단계이전에 상기 코어층에 비아홀을 형성하는 단계; 및 상기 비아홀에 충진되며 상기 금속층과 전기적으로 접속된 비아를 형성하는 단계;를 더 포함할 수 있다.
본 발명의 반도체 패키지의 제조 방법에 따르면, 적어도 금속층을 구비하는 이종접합 판재를 이용하여 상기 금속층 상에 패드부를 형성하고, 상기 패드부와 전기적으로 접속하는 반도체칩을 실장한 후, 상기 금속층을 식각하여 재배열 배선층을 형성함으로써, 별도의 비아홀 형성 및 레이어 적층 공정을 수행하지 않고 포토공정만으로 반도체 패키지를 제조할 수 있어, 공정을 단순화시킬 뿐만 아니라 생산 원가를 현저하게 줄일 수 있다.
또한, 본 발명의 반도체 패키지의 제조 방법에 따르면, 금속층상에 반도체칩을 실장한 후, 상기 금속층을 식각하여 재배열 배선층을 형성함으로써, 미스얼라인에 의하여 신뢰성이 저하되는 것을 방지할 수 있다.
이하, 본 발명의 실시예들은 반도체 패키지의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 8은 본 발명의 제 1 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 반도체 패키지를 제조하기 위해, 먼저 이종접합 판재(100)를 제공한다.
여기서, 상기 이종접합 판재(100)는 서로 적층된 제 1 및 제 2 금속층(100a, 100b)을 포함할 수 있다. 상기 제 1 금속층(100a)은 알루미늄(Al), 텅스텐(W), 납(Pb), 안티몬(Sb), 크롬(Cr), 니켈(Ni), 은(Ag), 금(Au) 및 구리(Cu) 중 어느 하나를 포함할 수 있다. 또한, 상기 제 2 금속층(100b)은 은(Ag), 금(Au) 및 구리(Cu) 중 어느 하나를 포함할 수 있다. 이때, 상기 제 1 및 제 2 금속층(100a, 100b)은 서로 다른 식각 선택비를 갖는 재질로 이루어져야 한다. 예컨데, 상기 제 1 금속층(100a)이 알루미늄으로 형성될 경우, 상기 제 2 금속층(100b)은 구리로 형성될 수 있다.
도 2를 참조하면, 상기 제 2 금속층(100b)을 식각하여 패드부(110)를 형성한다. 상기 패드부(110)는, 도면에는 도시되지 않았으나, 상기 제 2 금속층(100b)상 에 일정한 패턴을 갖는 레지스트 패턴을 형성한 후, 상기 레지스트 패턴을 식각마스크로 사용하는 식각공정으로 상기 제 2 금속층(100b)을 식각하여 형성할 수 있다.
이때, 상기 제 1 금속층(100a)은 상기 제 2 금속층(100b)과 다른 식각선택비를 가지므로, 상기 제 2 금속층(100b)의 식각공정에서 식각되지 않는다.
도 3을 참조하면, 상기 패드부(110)와 전기적으로 접속되도록 상기 이종접합 판재(100)상에 반도체칩(120)을 실장한다. 여기서, 상기 반도체칩(120)은 플립칩 본딩법을 통해 상기 패드부(110)와 전기적으로 접속될 수 있다. 즉, 상기 반도체칩의 접속수단(121), 예컨대 범프볼을 상기 패드부(110)에 접착 및 솔더링시킴으로써, 상기 반도체칩(120)과 상기 패드부(110)는 서로 전기적으로 연결될 수 있다.
이후, 적어도 상기 반도체칩(120)과 상기 패드부(110)의 연결부분을 덮는 언더필(130)을 형성한다. 상기 언더필(130)은 상기 반도체칩(120)과 상기 제 1 금속층(100a)사이에 언더필 수지를 충진하여 형성할 수 있다. 여기서, 상기 언더필(130)은 솔더링공정에서 상기 범프볼에 인가되는 열적 스트레스를 완화시키는 효과를 줌으로써 범프볼의 피로수명을 향상시킬 수 있다. 이에 따라, 상기 반도체칩(120)과 상기 패드부(110)간의 전기적 접속 신뢰성을 향상시킬 수 있다. 여기서, 상기 언더필 수지로 사용되는 재질의 예로서는 에폭시계 수지, 폴리이미드계 수지, 폴라아크릴레이트계, 폴리에스테르계 수지 및 폴리벤즈옥사졸등의 수지를 포함할 수 있다.
본 발명의 실시예에서, 상기 반도체칩(120)과 상기 패드부(110)의 연결부분 은 상기 언더필(130)에 의해 덮는 것으로 설명하였으나 이에 한정되는 것은 아니다. 예컨대, 상기 언더필(130) 대신에 후속공정에서 형성되는 밀봉부재(140)가 상기 반도체칩(120)과 상기 패드부(110)의 연결부분을 덮도록 형성됨으로써, 상기 밀봉부재(140)가 상기 언더필(130)의 역할을 수행할 수도 있다. 즉, 상기 밀봉부재(140)가 상기 언더필(130)의 역할을 수행함에 따라, 별도로 언더필(130)을 형성하지 않을 수도 있다.
또한, 상기 반도체칩(120)의 실장방법은 솔더링을 이용한 플립칩 본딩에 의해 한정되어 설명하였으나 이에 한정되는 것은 아니다. 예컨대, 상기 반도체칩의 실장하는 다른 방법은 도전성 페이스트, 이방성 전도성 필름(Anisotropic Conductive Film;ACF) 및 액상의 비전도성 페이스트(Non-Conductive Paste;NCP)등을 이용할 수도 있다. 여기서, 상기 반도체칩(120)의 실장방법에 있어서, 이방성 전도성 필름을 사용할 경우, 상기 이방성 전도성 필름이 상기 반도체칩(120)의 접속수단(121)과 상기 패드부(110)사이에 개재됨으로써, 상기 반도체칩(120)과 상기 패드부(110)는 서로 전기적으로 연결될 수 있다. 또한, 상기 반도체칩(120)의 실장방법에 있어서, 비전도성 페이스트를 사용할 경우, 상기 비전도성 페이스트는 상기 반도체칩(120)의 접속단자(121)와 상기 패드부(110) 사이에는 개재되지 않고, 상기 반도체칩(120)의 접속단자(121)와 상기 패드부(110)의 전기적 연결부분의 주변에 배치되어, 상기 반도체칩(120)을 상기 제 1 금속층(100a)상에 접착 및 고정시킨다. 이때, 상기 비전도성 페이스트는 상기 반도체칩(120)과 상기 제 1 금속층(100a)간의 전기적 접촉 신뢰성을 향상시키는 언더필의 역할을 할 수 있다.
도 4를 참조하면, 상기 반도체칩(120)를 밀봉하는 밀봉부재(140)를 형성한다. 이때, 상기 밀봉부재(140)는 상기 언더필(130)을 덮도록 형성될 수 있다. 여기서, 상기 밀봉부재(140)는 상기 반도체칩(120)을 밀봉하여, 상기 반도체칩(120)을 외부 환경으로부터 보호하는 역할을 한다. 여기서, 상기 밀봉부재(140)를 형성하는 방법의 예로서는 트랜스퍼 몰딩 방법, 인젝션 몰딩방법, 스프린 프린팅 방법 및 디스펜싱 방법등일 수 있다. 또한, 상기 밀봉부재(140)는 수지로 형성되는 것으로, 예컨대 에폭시계 수지, 실리콘계 수지, 불소 수지 및 아크릴계 수지등일 수 있다.
도 5를 참조하면, 상기 제 1 금속층(100a) 하부에 레지스트 패턴(151)을 형성한다. 상기 레지스트 패턴(151)은 상기 제 1 금속층(100a)하부에 감광성 수지를 도포하거나 DFR(Dry Film Resist)을 라미네이팅하여 레지스트층을 형성한다. 이후, 상기 레지스트층을 노광 및 현상공정을 수행함으로써, 상기 레지스트 패턴(151)을 형성할 수 있다.
상기 레지스트 패턴(151)을 식각 마스크로 사용하여 상기 제 1 금속층(100a)을 식각하여 도 6에서와 같이, 재배열 배선층(160)을 형성한다. 이후, 도 7에서와 같이, 상기 레지스트 패턴(151)을 제거한다.
도 8을 참조하면, 상기 재배열 배선층(160)상에 절연패턴(170)을 형성한다. 상기 절연패턴(170)은 상기 재배열 배선층(160)의 일부를 노출한다. 상기 절연패턴(170)은 절연층을 형성한 후, 노광 및 현상공정을 통해 형성할 수 있다. 그러나, 본 발명의 실시예에서 상기 절연패턴(170)의 형성 방법을 한정하는 것은 아니다.
상기 절연패턴(170)은 후속공정에서 외부접속수단(180)을 형성하는 공정에서 레지스트의 역할을 할 수 있다. 즉, 상기 절연패턴(170)은 상기 재배열 배선층(160)을 덮어 외부소자의 실장 시에 이루어지는 솔더링에 의해 원하지 않는 접속을 방지하는 역할을 한다. 즉, 상기 절연패턴(170)은 반도체 패키지의 재배열 배선층(160)을 보호하는 보호재 및 회로간의 절연성을 부여하는 역할을 수행한다.
상기 절연패턴(170)에 의해 노출된 상기 재배열 배선층(160)상에 외부접속수단(180)을 형성한다. 여기서, 상기 외부접속수단(180)의 예로서는 솔더볼 및 금속범프등일 수 있다.
따라서, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법에 있어서, 반도체칩을 이종접합 판재에 실장시킨 후, 상기 이종접합 판재를 구성하는 금속층을 식각하는 포토 공정을 통해 빌드업 공정을 수행함에 따라, 별도의 적층공정 및 비아홀 형성공정을 수행하지 않아도 되므로, 공정을 더욱 단순화시킬 수 있다.
또한, 반도체칩을 재배열 배선층을 형성하기 위한 금속층에 미리 실장시킨 후, 상기 금속층을 식각하여 재배열 배선층을 형성함에 따라, 반도체칩의 미스얼라인으로 인한 접속 불량이 발생하는 것을 방지할 수 있다.
이하, 도면을 참조하여, 다른 종류의 이종접합 판재를 이용한 제 2 실시예에 따른 반도체 패키지의 제조 방법을 설명하기로 한다. 여기서, 제 2 실시예에서는 앞서 설명한 제 1 실시예와 반복되는 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 참조번호를 부여하기로 한다.
도 9 내지 도 16은 본 발명의 제 2 실시예에 따른 반도체 패키지의 제조 방 법을 설명하기 위해 도시한 단면도들이다.
도 9를 참조하면, 반도체 패키지를 제조하기 위해, 먼저 이종접합 판재(200)를 제공한다.
여기서, 상기 이종접합 판재(200)는 금속층(200b)과 상기 금속층(200b)하부에 배치된 웨이퍼 기판(200a)을 포함한다. 상기 금속층(200b)을 형성하는 재질의 예로서는 알루미늄(Al), 텅스텐(W), 납(Pb), 안티몬(Sb), 크롬(Cr), 니켈(Ni), 은(Ag), 금(Au) 및 구리(Cu)등일 수 있다. 상기 웨이퍼 기판(200a)의 재질의 예로서는 실리콘, 세라믹, 유리 및 폴리머등일 수 있다.
도 10을 참조하면, 상기 금속층(200b)상에 제 1 레지스트 패턴(251)을 형성한다. 상기 제 1 레지스트 패턴(251)을 형성하기 위해, 먼저 상기 금속층(200b)상에 감광성 수지를 도포하거나 DFR(Dry Film Resist)을 라미네이팅하여 레지스트층을 형성한다. 이후, 상기 레지스트층을 노광 및 현상공정을 수행함으로써, 상기 제 1 레지스트 패턴(251)을 형성할 수 있다. 상기 제 1 레지스트 패턴(251)에 의해 노출된 상기 금속층(200b)상에 패드부(110)를 형성한다. 상기 패드부(110)는 금속 도금법에 의해 형성할 수 있다. 또는, 상기 패드부(110)는 마스크를 이용한 진공증착법을 통해 형성될 수도 있다. 이후, 상기 패드부(110)를 형성한 후, 도 11에서와 같이, 제 1 레지스트 패턴(251)을 제거한다.
본 발명의 실시예에서 상기 패드부(110)는 진공증착법이나 도금법을 통해 설명하였으나 이에 한정하는 것은 아니다. 예컨대, 상기 금속층(200b)상에 상기 금속층(200b)과 다른 식각선택비를 갖는 부가 금속층을 더 구비하는 이종접합 판재를 이용하여, 상기 패드부(110)는 상기 부가 금속층을 포토공정을 이용한 식각공정을 통해 형성할 수도 있다.
도 12를 참조하면, 상기 패드부(110)와 전기적으로 접속되도록 상기 이종접합 판재(200)상에 반도체칩(120)을 실장한다. 여기서, 상기 반도체칩(120)의 실장은 범프볼의 솔더링을 이용한 플립칩 본딩법을 이용할 수 있다. 그러나, 본 발명의 실시예에서 이를 한정하는 것은 아니며, 상기 반도체칩(120)의 실장은 도전성 페이스트, 비전도성 페이스트(Non-Conductive Paste;NCP) 및 이방성 전도성 필름(Anisotropic Conductive Film;ACF) 중 어느 하나를 이용할 수도 있다.
이에 더하여, 상기 반도체칩(120)의 접촉신뢰성을 향상시키기 위해, 적어도 상기 반도체칩(120)과 상기 패드부(110)의 연결부를 덮도록 상기 반도체칩(120)과 상기 이종접합 판재(200)사이에 언더필(130)을 형성할 수 있다.
도 13을 참조하면, 상기 반도체칩(120)를 밀봉하는 밀봉부재(140)를 형성한다. 여기서, 상기 밀봉부재(140)를 형성하는 방법의 예로서는 트랜스퍼 몰딩 방법, 인젝션 몰딩방법, 스프린 프린팅 방법 및 디스펜싱 방법등일 수 있다. 또한, 상기 밀봉부재(140)는 수지로 형성되는 것으로, 예컨대 에폭시계 수지, 실리콘계 수지, 불소 수지 및 아크릴계 수지등일 수 있다.
도 14를 참조하면, 상기 밀봉부재(140)를 형성한 후, 상기 금속층(200b)으로부터 상기 웨이퍼 기판(200a)을 제거한다. 상기 웨이퍼 기판(200a)을 제거하는 방법으로 상기 웨이퍼 기판(200a)을 폴리싱하거나 습식공정에 의해 분해시킬 수 있다.
상기 웨이퍼 기판(200a)을 제거하는 다른 방법으로, 도면에는 도시되지 않았으나, 상기 웨이퍼 기판(200a)과 상기 금속층(200b)사이에 희생층을 형성한 후, 상기 희생층을 습식공정 또는 UV 조사에 의해 제거시킴으로써 상기 금속층(200b)으로부터 상기 웨이퍼 기판(200a)을 분리할 수 있다. 이때, 상기 희생층은 상기 금속층(200b)을 형성하기 전에 상기 웨이퍼 기판(200a)상에 형성하게 된다. 여기서, 상기 희생층은 금속, 실리콘산화물, 실리콘질화물 및 UV광 분해성 수지 중 어느 하나로 형성될 수 있다.
도 15를 참조하면, 상기 웨이퍼 기판(200a)을 제거함에 따라 노출된 상기 금속층(200b)을 식각하여 재배열 배선층(160)을 형성한다. 즉, 상기 재배열 배선층(160)을 형성하기 위해, 도면에는 도시되지 않았으나, 상기 금속층상에 먼저 제 2 레지스트 패턴을 형성한다. 이후, 상기 제 2 레지스트 패턴을 식각마스크로 사용한 상기 금속층의 식각 공정으로 상기 재배열 배선층(160)이 형성될 수 있다.
도 16을 참조하면, 상기 재배열 배선층(160)상에 절연패턴(170)을 형성한다. 이후, 상기 절연패턴(170)에 의해 노출된 상기 재배열 배선층(160)상에 외부접속수단(180), 예컨대 솔더볼 및 금속범프등을 형성한다.
따라서, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법에 있어서, 반도체칩을 이종접합 판재에 실장시킨 후, 상기 이종접합 판재를 구성하는 금속층을 식각하는 포토 공정을 통해 빌드업 공정을 수행함에 따라, 별도의 적층공정 및 비아홀 형성공정을 수행하지 않아도 되므로, 공정을 더욱 단순화시킬 수 있다.
또한, 반도체칩을 재배열 배선층을 형성하기 위한 금속층에 미리 실장시킨 후, 상기 금속층을 식각하여 재배열 배선층을 형성함에 따라, 반도체칩의 미스얼라인으로 인한 접속 불량이 발생하는 것을 방지할 수 있다.
또한, 상기 반도체 패키지는 웨이퍼 상태에서 패키징 공정을 수행함에 따라 대량생산이 가능하며 생산성을 향상시킬 수 있어, 제조 단가를 현저하게 줄일 수 있다.
이하, 도면을 참조하여, 또 다른 종류의 이종접합 판재를 이용한 제 3 실시예에 따른 반도체 패키지의 제조 방법을 설명하기로 한다. 여기서, 제 3 실시예에서는 앞서 설명한 제 2 실시예와 반복되는 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 참조번호를 부여하기로 한다.
도 17 내지 도 25는 본 발명의 제 3 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 17을 참조하면, 반도체 패키지를 제조하기 위해, 먼저 이종접합 판재(300)를 제공한다.
여기서, 상기 이종접합 판재(300)는 웨이퍼 기판(300a)상에 배치된 동박적층판(copper clad laminate; CCL)층, 즉 제 1 금속층(300b), 코어층(300c) 및 제 2 금속층(300d)을 포함할 수 있다.
상기 제 1 금속층(300b)과 제 2 금속층(300d)은 구리재질로 이루어질 수 있다. 상기 코어층(300c)은 절연물질로 이루어질 수 있다. 여기서, 상기 절연물질의 예로서는 실리콘계 수지, 에폭시계 수지 및 페놀 수지등일 수 있다. 그러나, 본 발 명의 실시예에서, 상기 제 1 및 제 2 금속층(300d)과 상기 코어층(300c)의 재질을 한정하는 것은 아니다.
본 발명의 실시예에서 상기 이종접합 판재(300)는 웨이퍼 기판(300a)을 구비하는 것으로 설명하였으나, 앞서 설명한 제 1 실시예에서와 같이 이종접합 판재(300)는 웨이퍼 기판(300a)을 구비하지 않을 수도 있다.
도 18을 참조하면, 상기 제 2 금속층(300d)상에 제 1 레지스트 패턴(351)을 형성한다. 상기 제 1 레지스트 패턴(351)을 형성하기 위해, 먼저 상기 제 2 금속층(300d)상에 감광성 수지를 도포하거나 DFR(Dry Film Resist)을 라미네이팅하여 레지스트층을 형성한다. 이후, 상기 레지스트층을 노광 및 현상하여 상기 제 1 레지스트 패턴(351)을 형성할 수 있다.
도 19를 참조하면, 상기 제 1 레지스트 패턴(351)을 식각 마스크로 사용하여 상기 제 2 금속층(300d)을 식각한 후, 상기 제 1 레지스트 패턴(351)을 제거함으로써 패드부를 포함하는 제 1 재배열 배선층(310)을 형성할 수 있다.
도 20을 참조하면, 상기 제 1 재배열 배선층(310), 특히 상기 패드부와 전기적으로 접속되도록 상기 이종접합 판재(300)상에 반도체칩(120)을 실장한다. 여기서, 상기 반도체칩(120)의 실장은 범프볼의 솔더링을 이용한 플립칩 본딩법을 이용할 수 있다. 그러나, 본 발명의 실시예에서 이를 한정하는 것은 아니며, 상기 반도체칩(120)의 실장은 도전성 페이스트, 비전도성 페이스트(Non-Conductive Paste;NCP) 및 이방성 전도성 필름(Anisotropic Conductive Film;ACF) 중 어느 하나를 이용할 수도 있다.
이에 더하여, 반도체칩(120)의 접촉신뢰성을 향상시키기 위해, 적어도 상기 반도체칩(120)과 상기 패드부(110)의 연결부를 덮도록 상기 반도체칩(120)과 상기 이종접합 판재(300)사이에 언더필(130)을 더 형성할 수 있다.
도 21을 참조하면, 상기 반도체칩(120)를 밀봉하는 밀봉부재(140)를 형성한 후, 도 22에서와 같이, 상기 제 1 금속층(300b)으로부터 웨이퍼 기판(300a)을 제거한다. 상기 웨이퍼 기판(300a)을 제거하는 방법으로 폴리싱법 및 습식공정법을 이용한 웨이퍼 기판의 분해법 또는 습식공정 또는 UV 조사에 의해 제거될 수 있는 희생층을 이용한 웨이퍼 기판의 분리법을 이용할 수 있다.
도 23을 참조하면, 상기 웨이퍼 기판(300a)을 제거함에 따라 노출된 상기 제 2 금속층(300d) 및 상기 코어층(300c)에 비아홀(391)을 형성한다. 여기서, 상기 비아홀(391)을 형성하는 방법의 예로서는 기계적 드릴법, 레이저 드릴법 및 포토공정등을 이용할 수 있다.
이후, 상기 비아홀(391)에 의해 노출된 제 1 재배열 배선층(310)과 전기적으로 연결된 비아(392)를 형성한다. 즉, 상기 비아는 상기 제 1 재배열 배선층(310)과 상기 제 1 금속층(300b)을 서로 전기적으로 연결시킬 수 있다. 또한, 상기 비아(392)를 통해 상기 제 1 금속층(300b)과 패드부는 서로 전기적으로 연결될 수 있다. 여기서, 상기 비아(392)는 도금공정이나 도전성 페이스트의 충진공정을 통해 형성할 수 있다.
도 24를 참조하면, 상기 제 1 금속층(300b)상에 제 2 레지스트 패턴(352)을 형성한다. 상기 제 2 레지스트 패턴(352)을 식각마스크로 사용하여 상기 제 1 금속 층(300b)을 식각하여 제 2 재배열 배선층(360)을 형성할 수 있다.
도 25를 참조하면, 상기 제 2 재배열 배선층(360)상에 절연패턴(170)을 형성한다. 이후, 상기 절연패턴(170)에 의해 노출된 상기 제 2 재배열 배선층(360)상에 외부접속수단(370), 예컨대 솔더볼 및 금속범프등을 형성한다.
따라서, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법에 있어서, 반도체칩을 이종접합 판재에 실장시킨 후, 상기 이종접합 판재를 구성하는 금속층을 식각하는 포토 공정을 통해 빌드업 공정을 수행함에 따라, 별도의 적층공정 및 비아홀 형성공정을 수행하지 않아도 되므로, 공정을 더욱 단순화시킬 수 있다.
또한, 반도체칩을 재배열 배선층을 형성하기 위한 금속층에 미리 실장시킨 후, 상기 금속층을 식각하여 재배열 배선층을 형성함에 따라, 반도체칩의 미스얼라인으로 인한 접속 불량이 발생하는 것을 방지할 수 있다.
또한, 상기 반도체 패키지는 웨이퍼 상태에서 패키징 공정을 수행함에 따라 대량생산이 가능하며 생산성을 향상시킬 수 있어, 제조 단가를 현저하게 줄일 수 있다.
또한, 상기 반도체 패키지는 동박적층판을 포함하는 이종접합 판재를 통해, 다층의 재배열 배선층을 용이하게 형성할 수 있다.
도 1 내지 도 8은 본 발명의 제 1 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 9 내지 도 16은 본 발명의 제 2 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 17 내지 도 25는 본 발명의 제 3 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300 : 이종 접합 판재
110 : 패드부
120 : 반도체칩
130 : 언더필
140 : 밀봉부재
160 : 재배선층
170 : 절연패턴
180 : 외부접속수단
310 : 제 1 재배열 배선층
360 : 제 2 재배열 배선층

Claims (22)

  1. 적어도 하나의 금속층을 갖는 이종접합 판재를 제공하는 단계;
    상기 금속층과 전기적으로 연결된 패드부를 형성하는 단계;
    상기 패드부와 전기적으로 접속하도록 상기 이종접합 판재상에 반도체칩을 실장하는 단계;
    상기 반도체칩을 밀봉하는 단계;
    상기 금속층을 식각하여 재배열 배선층을 형성하는 단계; 및
    상기 재배열 배선층과 전기적으로 접속된 외부접속수단을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 이종접합 판재는 상기 금속층상에 배치되며 상기 금속층과 식각선택비가 다른 부가 금속층을 더 포함하는 반도체 패키지의 제조 방법
  3. 제 2 항에 있어서,
    상기 패드부는 상기 부가 금속층을 식각하여 형성하는 반도체 패키지의 제조 방법.
  4. 제 1 항에 있어서,
    상기 이종접합 판재는 상기 금속층하부에 배치된 웨이퍼 기판을 더 포함하며,
    상기 웨이퍼 기판은 상기 반도체칩을 밀봉하는 단계이후에 제거하는 반도체 패키지의 제조 방법.
  5. 제 4 항에 있어서,
    상기 패드부는 상기 금속층상에 진공증착법 또는 도금법에 의해 형성하는 반도체 패키지의 제조 방법.
  6. 제 1 항에 있어서,
    상기 이종접합 판재는 상기 금속층상에 배치된 코어층, 상기 코어층상에 형성된 부가 금속층을 더 포함하며,
    상기 반도체칩을 밀봉하는 단계이후에 상기 코어층에 상기 금속층과 상기 패드부를 전기적으로 연결하는 비아를 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 패드부를 형성하는 단계에서 부가 재배열 배선층이 더 형성되는 반도체 패키지의 제조 방법.
  8. 서로 적층된 제 1 및 제 2 금속층을 갖는 이종접합 판재를 제공하는 단계;
    상기 제 2 금속층을 식각하여 패드부를 형성하는 단계;
    상기 패드부와 접속되도록 반도체칩을 실장하는 단계;
    상기 반도체칩을 밀봉하는 단계;
    상기 제 1 금속층을 식각하여 재배열 배선층을 형성하는 단계; 및
    상기 재배열 배선층과 전기적으로 접속된 외부접속수단을 형성하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 외부접속수단을 형성하는 단계이전에 상기 재배열 배선층의 일부를 노출하는 절연 패턴을 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 1 및 제 2 금속층은 서로 다른 식각 선택비를 갖는 반도체 패키지의 제조 방법.
  11. 제 8 항에 있어서,
    상기 반도체칩의 실장은 솔더링, 도전성 페이스트, 비전도성 페이스트(Non-Conductive Paste;NCP) 및 이방성 전도성 필름(Anisotropic Conductive Film;ACF) 중 어느 하나를 이용하는 반도체 패키지의 제조 방법.
  12. 제 8 항에 있어서,
    상기 이종접합 판재는 상기 제 1 금속층 하부에 배치된 웨이퍼 기판을 더 포함하며,
    상기 웨이퍼 기판은 상기 반도체칩을 밀봉하는 단계와 상기 재배열 배선층을 형성하는 단계에서 제거되는 반도체 패키지의 제조 방법.
  13. 제 8 항에 있어서,
    상기 이종접합 판재는 상기 제 1 및 제 2 금속층사이에 개재된 코어층을 더 포함하는 반도체 패키지의 제조 방법.
  14. 제 13 항에 있어서,
    상기 재배열 배선층을 형성하는 단계이전에 상기 코어층에 비아홀을 형성하는 단계; 및
    상기 비아홀에 충진되며 상기 제 1 금속층과 전기적으로 접속된 비아를 형성하는 단계;를 더 포함하는 반도체 패키지의 제조 방법.
  15. 서로 적층된 금속층과 웨이퍼 기판을 포함하는 이종접합 판재를 제공하는 단계;
    상기 금속층상에 패드부를 형성하는 단계;
    상기 패드부와 접속되도록 반도체칩을 실장하는 단계;
    상기 반도체칩을 밀봉하는 단계;
    상기 웨이퍼 기판을 제거하는 단계;
    상기 금속층을 식각하여 재배열 배선층을 형성하는 단계; 및
    상기 재배열 배선층과 전기적으로 접속된 외부접속부를 형성하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  16. 제 15 항에 있어서,
    상기 패드부는 상기 금속층상에 진공증착법 또는 도금법에 의해 형성하는 반도체 패키지의 제조 방법.
  17. 제 15 항에 있어서,
    상기 이종접합 판재는 상기 금속층상에 배치되며 상기 금속층과 다른 식각선택비를 갖는 부가 금속층을 더 구비하는 반도체 패키지의 제조 방법.
  18. 제 17 항에 있어서,
    상기 패드부는 상기 부가 금속층을 식각하여 형성하는 반도체 패키지의 제조 방법.
  19. 제 15 항에 있어서,
    상기 이종접합 판재는 상기 금속층상에 배치된 코어층과 상기 코어층상에 배치된 부가 금속층을 더 포함하는 반도체 패키지의 제조 방법.
  20. 제 19 항에 있어서,
    상기 패드부는 상기 부가 금속층을 식각하여 형성하는 반도체 패키지의 제조 방법.
  21. 제 19 항에 있어서,
    상기 패드부를 형성하는 단계에서, 부가 재배열층을 더 형성하는 반도체 패키지의 제조 방법.
  22. 제 19 항에 있어서,
    상기 재배열 배선층을 형성하는 단계이전에 상기 코어층에 비아홀을 형성하는 단계; 및
    상기 비아홀에 충진되며 상기 금속층과 전기적으로 접속된 비아를 형성하는 단계;를 더 포함하는 반도체 패키지의 제조 방법.
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