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TWI392071B - 封裝結構及其製法 - Google Patents

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TWI392071B
TWI392071B TW097142467A TW97142467A TWI392071B TW I392071 B TWI392071 B TW I392071B TW 097142467 A TW097142467 A TW 097142467A TW 97142467 A TW97142467 A TW 97142467A TW I392071 B TWI392071 B TW I392071B
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Shih Ping Hsu
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Unimicron Technology Corp
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Description

封裝結構及其製法
本發明係有關於一種半導體裝置，尤指一種設有半導體元件之封裝結構及其製法。
隨著半導體封裝技術的演進，除了傳統打線式(Wire bonding)半導體封裝技術以外，目前半導體裝置(Semiconductor device)已開發出不同的封裝型態，例如直接在一封裝基板(package substrate)中嵌埋並電性整合一係如具有積體電路之半導體晶片，以縮減整體體積並提昇電性功能。
請參閱第1A圖，係為習知封裝結構；如圖所示，係提供一具有一開口100之核心板10，且該開口100中設置一半導體晶片11，並於該開口100及半導體晶片11之間的間隙中填入有填充材12，以將該半導體晶片11固定於該開口100中；且該半導體晶片11具有複數電極墊110，於該核心板10上形成至少一介電層13、設於該介電層13上之線路層14、及設於該介電層13中並電性連接各該電極墊110及該線路層14之導電盲孔140，並於最外層之介電層13上形成防焊層18，並使該防焊層18形成複數開孔180，用於外露最外層之部份線路層14，以作為電性接觸墊141。
惟，該核心板10僅於其中一側上進行加工，形成不對稱之製程，易使該核心板10之兩端發生翹曲，導致加 工性差，難以製成高層疊數。
而該半導體晶片11係先於相對電極墊110之一側黏著於承載板上(圖未示)，再將該核心板10結合至該承載板上，令該半導體晶片11容置於該開口100中，再於該核心板10及半導體晶片11上進行線路製程，於完成後再移除該承載板。但於線路製程中，因熱固該介電層13時，易使該承載板受熱產生尺寸變形，導致該半導體晶片11之位置移動而使各該電極墊110之位置偏移，以致於該導電盲孔140無法準確電性連接各該電極墊110，使該核心板10無法製作大面積或多晶片同時對位之製造，因而加工性不佳。
另外，該核心板10上需製作供放置該半導體元件11之開口100，因而需使用填充材12填充於該半導體元件11與開口100之間的間隙中；但該填充材12易產生空孔(Void)16現象，導致加工性不佳，致使產品品質不良。
因此，遂開發出另一封裝型態，係於承載板上直接設置半導體晶片，而無需形成開口，即可避免使用填充材而造成空孔的現象。
請參閱第1B圖，係為習知封裝結構之另一實施態樣；如圖所示，係於承載板10'之其中一表面100'上藉由黏著層12'設置一半導體晶片11，且該半導體晶片11具有複數電極墊110，於該承載板10及半導體晶片11上形成介電層13、設於該介電層13上之線路層14、及設於該介電層13中並電性連接各該電極墊110及線路層14之導 電盲孔140，並於該介電層13上形成防焊層18，並使該防焊層18形成複數開孔180，而外露部份之線路層14，以作為電性接觸墊141。
然，該半導體晶片11係設於承載板10'上，導致整體結構高度增加，而不易製程薄小體積的產品；且該承載板10'亦僅於其中一表面100'上進行加工，而仍易使該承載板10'之兩端發生翹曲，導致無法製成高層疊數。
再者，該半導體晶片11係為該承載板10'及介電層13包圍，而不利於散熱，以致於無法製成高散熱之產品。
因此，如何提供一種克服上述習知技術之種種問題之封裝結構及其製法，已成為業界之重要課題。
鑑於上述習知技術之缺失，本發明之一目的係在於提供一種製成高層疊數之封裝結構及其製法。
本發明又一目的係在於提供一種提高加工性之封裝結構及其製法。
本發明另一目的係在於製成高散熱產品之封裝結構及其製法。
為達上述及其他目的，本發明提供一種封裝結構，係包括：一第一介電層，係具有相對之第一及第二表面；一半導體元件，係設於該第一介電層中，且具有相對之作用面及非作用面，該作用面具有複數電極墊，並且該作用面及該非作用面分別對應該第一介電層之第一及第二表面，該第一介電層包覆該作用面而未包覆該非作用面；第 一線路層，係結合至該第一介電層，且該第一線路層具有設於該第一介電層中之導電盲孔，以電性連接各該電極墊；以及增層結構，係設於該第一介電層之第一表面及第一線路層上。
前述之半導體元件係可為主動元件及被動元件所組成群組之其中一者，而前述之第一線路層可設於該第一介電層第一表面上或埋入於該第一介電層第一表面中。
前述之增層結構係可包括至少一第二介電層、設於第二介電層上之第二線路層、及設於第二介電層中並電性連接該第一線路層及第二線路層之第二導電盲孔，且最外層之第二線路層具有複數電性接觸墊，並於該增層結構上設有防焊層，該防焊層具有複數開孔，以對應外露各該電性接觸墊，供接置導電元件。
前述之封裝結構中，該半導體元件之非作用面可結合黏著層或輔助介電層，且該黏著層係可為散熱性強或耐高溫之散熱劑；亦可先結合黏著層，再將輔助介電層設於黏著層上。
本發明復提供一種封裝結構之製法，係包括：提供一具有相對兩表面之承載板，於該兩表面上具有移除層，於各該移除層上具有金屬層，且於各該金屬層上具有膠狀之輔助介電層；將複數半導體元件之表面加熱以置於各該輔助介電層上，且藉由熱固各該輔助介電層，令各該半導體元件固定於各該輔助介電層上，而各該半導體元件具有複數電極墊；於各該輔助介電層及各該半導體元件上形成 第一介電層；於各該第一介電層上形成第一線路層，且該第一線路層具有位於該第一介電層中之導電盲孔，以電性連接各該電極墊；於各該第一介電層上形成增層結構，令該承載板之兩表面上分別形成晶片嵌埋結構；移除該承載板及該些移除層，以分離各該晶片嵌埋結構；移除該金屬層，以顯露出該輔助介電層；以及對應各該半導體元件將該晶片嵌埋結構切單。亦可移除該輔助介電層，以露出該半導體元件。
本發明另提供一種封裝結構之製法，係包括：提供一具有相對兩表面之承載板，於該兩表面上具有移除層，且於各該移除層上具有金屬層，又於各該金屬層上具有輔助介電層；於各該輔助介電層上設置複數半導體元件，且該些半導體元件藉由黏著層固定於該輔助介電層上，而各該半導體元件具有複數電極墊；於各該輔助介電層及各該半導體元件上形成第一介電層；於各該第一介電層上形成第一線路層，且該第一線路層具有位於該第一介電層中之導電盲孔，以電性連接至各該電極墊；於各該第一介電層上形成增層結構，令該承載板之兩表面上分別形成晶片嵌埋結構；移除該承載板及該些移除層，以分離各該晶片嵌埋結構；移除該金屬層，以顯露出該輔助介電層；以及對應各該半導體元件將該晶片嵌埋結構切單。然，亦可移除該輔助介電層，以露出該黏著層；或可一併移除該輔助介電層及黏著層，以露出該半導體元件。
本發明再提供一種封裝結構之製法，係包括：提供一 具有相對兩表面之承載板，於該兩表面上具有移除層，且於各該移除層上具有金屬層，又於各該金屬層上具有輔助介電層；於各該輔助介電層上形成複數介電層開口，以顯露出該金屬層；於各該介電層開口中設置半導體元件，且該些半導體元件藉由黏著層固定於該金屬層上，而各該半導體元件具有複數電極墊；於各該輔助介電層及各該半導體元件上形成第一介電層，且熱固化該輔助介電層及該第一介電層，令該輔助介電層融入於該第一介電層中；於各該第一介電層上形成第一線路層，且該第一線路層具有位於該第一介電層中之導電盲孔，以電性連接各該電極墊；於各該第一介電層上形成增層結構，令該承載板之兩表面上分別形成晶片嵌埋結構；移除該承載板及該些移除層，以分離各該晶片嵌埋結構；移除該金屬層，以顯露出該黏著層；以及對應各該半導體元件將該晶片嵌埋結構切單。亦可移除該黏著層，以露出該半導體元件。
前述三種製法中，該承載板係可形成有複數個對位靶點，以便於各該半導體元件的設置。
本發明又提供一種封裝結構之製法，係包括：提供一具有相對兩表面之承載板，於該兩表面上具有移除層，且於各該移除層上具有金屬層；於各該金屬層上設置複數半導體元件，且該些半導體元件藉由黏著層固定於該金屬層上，而各該半導體元件具有複數電極墊；於各該金屬層及各該半導體元件上形成第一介電層；於各該第一介電層上形成第一線路層，且該第一線路層具有位於該第一介電 層中之導電盲孔，以電性連接至各該電極墊；於各該第一介電層上形成增層結構，令該承載板之兩表面上分別形成晶片嵌埋結構；移除該承載板及該些移除層，以分離各該晶片嵌埋結構；移除該金屬層，以顯露出該黏著層；於該增層結構上形成導電元件；以及對應各該半導體元件將該晶片嵌埋結構切單，以形成複數個封裝結構。亦可移除該黏著層，以露出該半導體元件。
前述四種製法中，該承載板係可為多層可分離式，且該金屬層係可為銅、鋁或鎳，而該半導體元件係可為主動元件及被動元件所組成群組之其中一者；另外，該黏著層係可為散熱性強或耐高溫之散熱劑。
前述四種製法中，該第一線路層之製法係可包括：於各該第一介電層上形成介電層開孔，以對應露出各該電極墊；於各該第一介電層上及介電層開孔中形成導電層；於該導電層上形成阻層，並於該阻層中形成複數開口區，以顯露出部份第一介電層上之導電層、各該介電層開孔中及其周圍之導電層；於該第一介電層上形成該第一線路層，且於各該介電層開孔中形成該導電盲孔，以電性連接各該電極墊；移除該阻層及其覆蓋之導電層。
於另一實施態樣中，該第一線路層之製法亦可包括：於各該第一介電層上形成介電層開孔，以對應露出各該電極墊；於各該介電層開孔周圍形成連通之開槽；於各該介電層開孔、開槽及第一介電層上形成導電層；於該導電層上形成初始金屬層；以及移除該第一介電層上之部份初始 金屬層及其覆蓋之導電層，以於該開槽中形成該第一線路層，且於各該介電層開孔中形成該導電盲孔，以電性連接各該電極墊。
前述四種製法中，該增層結構係包括至少一第二介電層、設於該第二介電層上之第二線路層、及設於該第二介電層中並電性連接該第一線路層及該第二線路層之第二導電盲孔，且最外層之第二線路層具有複數電性接觸墊，並於該增層結構上設有防焊層，該防焊層具有複數開孔，以對應外露各該電性接觸墊。復包括於該電性接觸墊上形成導電元件。
由上可知，本發明封裝結構及其製法，係藉由將半導體元件直接設於承載板上，相較於習知技術中之於承載板上製作供放置半導體元件之開口，本發明無需使用填充材，可避免產生空孔現象，且相較於習知技術中之使用承載板，本發明於進行熱固製程時，半導體晶片之電極墊之位置保持不變，令導電盲孔有效對齊連接各電極墊，而可於承載板上製作大面積或多晶片的同時對位，以達到提高加工性之目的。
再者，藉由同時於承載板之相對兩表面上進行相同製程，以形成對稱之加工製程，可避免承載板兩端發生翹曲之問題，故可依需要而製作多層線路，以達到製成高層疊數之目的。
另外，藉由半導體元件之一側外露或結合黏著層，相較於習知技術，令半導體元件之一側具有散熱效果，可使 設於封裝結構中之半導體元件便於散熱，而達到製成高散熱產品之目的。
以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。
請參閱第2A至2M圖，係為本發明封裝結構之製法之第一實施例之剖面示意圖。
如第2A圖所示，提供一承載板20，該承載板20具有相對之兩表面20a，且該兩表面20a上具有移除層200，於各該移除層200上具有金屬層201，而所述之金屬層201係為銅(Cu)、鋁(Al)或鎳(Ni)。
如第2B圖所示，將複數半導體元件21藉由黏著層22固定於該金屬層201上；所述之半導體元件21係為主動元件及被動元件所組成群組之其中一者，且具有複數電極墊210，而所述之黏著層22係為散熱性強或耐高溫之散熱劑，且先黏著於該半導體元件21相對該電極墊210之表面，再將該半導體元件21一併設於該金屬層201上。
如第2C、2D圖所示，於各該金屬層201及半導體元件21上形成具有第一表面23a及第二表面23b之第一介電層23，且該第一介電層23以第二表面23b結合於該金屬層201上，如第2C圖所示；再於該第一介電層23上形成介電層開孔230，以對應露出各該電極墊210，如第2D圖所示。
本發明藉由該黏著層22將該半導體元件21直接設於該承載板20上，無需於該承載板20上製作供放置該半導體元件21之開口，相較於習知技術，本發明無需使用填充材，以避免產生空孔(Void)現象。
如第2E圖所示，於該第一介電層23上及介電層開孔230中形成導電層24，再於該導電層24上形成阻層25，並加以圖案化該阻層25，以於該阻層25中形成複數開口區250，用於顯露出部份之第一介電層23上的導電層24、各該介電層開孔230中及其周圍之導電層24。
該導電層24主要作為後述電鍍金屬材料所需之電流傳導路徑，其可由金屬或沉積數層金屬層所構成，如選自銅、錫、鎳、鉻、鈦、銅-鉻等單層或多層結構，或可使用例如聚乙炔、聚苯胺或有機硫聚合物等導電高分子材料。
所述之阻層25可為一例如乾膜或液態光阻等光阻層(Photoresist)，其係利用印刷、旋塗或貼合等方式形成於該第一介電層23表面，再藉由曝光、顯影等方式加以圖案化，令該阻層25形成該些開口區250。
如第2F、2G圖所示，利用電鍍金屬，以於該開口區250之第一介電層23上形成第一線路層26，且該第一線路層26於該介電層開孔230中形成有導電盲孔260，以電性連接各該電極墊210；再移除該阻層25及其覆蓋之導電層24。
請再參閱第2E'、2F'、2G'圖，係為第一線路層之另 一實施態樣之製法；如圖所示，先於各該介電層開孔230周圍形成連通之開槽231，如第2E’圖所示；再於各該介電層開孔230、開槽231及第一介電層23上形成導電層24’，接著利用電鍍方式，以於該導電層24’上形成初始金屬層26’，並於開槽231中形成第一線路層26且於該介電層開孔230中形成導電盲孔260，如第2F’圖所示；最後，以蝕刻方式移除該未形成該第一線路層26及導電盲孔260之初始金屬層26’及其覆蓋之導電層24’，俾於該開槽231中形成埋入該第一介電層23中之第一線路層26。
然，有關於介電材質上形成線路之製程技術繁多，惟乃業界所周知，並不限於上述，特此述明。以下以第2G圖之結構作後續製程之說明。
如第2H圖所示，接著，於各該第一介電層23及第一線路層26上形成增層結構27，令該承載板20之兩表面20a上分別形成晶片嵌埋結構29。
所述之增層結構27係包括至少一第二介電層270、設於該第二介電層270上之第二線路層271、及設於該第二介電層270中並電性連接該第一線路層26及第二線路層271之第二導電盲孔272，且最外層之第二線路層271具有複數電性接觸墊273，並於該增層結構27上設有防焊層28，該防焊層28具有複數開孔280，以對應外露各該電性接觸墊273。
本發明藉由同時於該承載板20之相對兩表面20a上 進行相同線路製程，以形成對稱之加工製程，以避免該承載板20兩端發生翹曲之問題，故可依需要而製作多層線路，並不以圖式為限。
如第2I、2J圖所示，移除該承載板20及該些移除層200，以分離各該晶片嵌埋結構29及承載板20，如第2I圖所示；再移除各晶片嵌埋結構29上之金屬層201，以顯露出該黏著層22，如第2J圖所示。
如第2K、2L圖所示，於該增層結構27之電性接觸墊273上形成例如焊料球之導電元件30，如第2K圖所示；再對應該晶片嵌埋結構29之該些半導體元件21，將該晶片嵌埋結構29切割成所需的單一尺寸，俾形成複數封裝結構2。
本發明藉由該半導體元件21結合該黏著層22，相較於習知技術，俾以藉由該黏著層22之散熱效果，令該設於封裝結構2中之半導體元件21能便於散熱。
如第2M圖所示，移除該封裝結構2之部份黏著層22，以露出該半導體元件21之中間區域A，亦有助於該半導體元件21散熱。
第二實施例
請參閱第3A至3G圖，本實施例與第一實施例之差異僅在於承載板之表面結構不同，僅相關製程略有不同，而其餘封裝結構之製法則相同，因此以下僅詳細說明其相異處，而簡略說明相同的製法，特此述明。
如第3A圖所示，提供一承載板20，係為多層可分離 式；該承載板20具有相對之兩表面20a，且該兩表面20a上具有移除層200，於各該移除層200上具有金屬層201，且金屬層201上形成有複數個對位靶點k，以便於後續設置半導體元件，並於各該金屬層201上具有輔助介電層202。
如第3B圖所示，利用對位靶點k，以於各該輔助介電層202上準確放置複數半導體元件21；於此製程中，係先將該輔助介電層202熱固化，再於各該輔助介電層202上設置各該半導體元件21，且各該半導體元件21藉由該黏著層22以固定於該輔助介電層202上，而所述之半導體元件21具有複數電極墊210。
然，如第3B'圖所示，亦可令各該輔助介電層202保持膠狀，且將各該半導體元件21之表面加熱以黏置於輔助介電層202上，再熱固該些輔助介電層202，以令各該半導體元件21固定於各該輔助介電層202上。
本發明藉由將半導體元件21與對位靶點k直接對位而設於承載板20上，故於進行熱固輔助介電層202之製程時，該半導體晶片21之位置不會移動，令各該電極墊210之位置保持不變。以下以第3B圖之結構作後續製程之說明。
如第3C圖所示，於各該輔助介電層202上及半導體元件21上形成第一介電層23。
如第3D圖所示，接著，先於各該第一介電層23上形成第一線路層26，且該第一線路層26具有電性連接電極 墊210之導電盲孔260，再於各該第一介電層23及第一線路層26上形成增層結構27，令該承載板20之兩表面20a上分別形成晶片嵌埋結構29；接著，再移除該承載板20及該些移除層200，以分離各該晶片嵌埋結構29。
本發明之半導體元件21與對位靶點k直接對位而設於該承載板20上，以準確保持各該電極墊210之位置，令該導電盲孔260有效對齊並電性連接至各該電極墊210。
然，有關於介電材質上形成線路之製程技術繁多，惟乃業界所周知，可參考第一實施例，但並無特別限制，特此述明。
如第3E圖所示，由各晶片嵌埋結構29上移除該金屬層201，以顯露出該輔助介電層202。
然，如第3E'圖所示，亦可由各晶片嵌埋結構29上移除該金屬層201及輔助介電層202，以顯露出該黏著層22，若以第3B'圖之結構作後續製程，將露出該半導體元件21。以下以第3E圖之結構作後續製程之說明。
如第3F圖所示，對應各該半導體元件21，將該晶片嵌埋結構29切單，俾形成複數個封裝結構2。
如第3G圖所示，移除該封裝結構2之部份輔助介電層202及黏著層22，以露出該半導體元件21；若以第3B'圖之結構作後續製程，於該製程中只需移除部份輔助介電層202，即可露出該半導體元件21。
第三實施例
請參閱第4A至4D圖，本實施例與第一及二實施例之差異僅在於半導體元件21之設置方式不同，僅相關製程略有不同，而其餘封裝結構之製法則相同，因此以下僅說明其相異處，特此述明。
如第4A、4B圖所示，提供一係如第3A圖所示之承載板20，如第4A圖所示；且於各該輔助介電層202上形成複數介電層開口2020，如4B圖所示。
如第4C圖所示，於各該介電層開口2020中設置半導體元件21，且各該半導體元件21藉由黏著層22以固定於該金屬層201上。
如第4D圖所示，於該金屬層201、輔助介電層202及半導體元件21上形成第一介電層23，且熱固化該輔助介電層202及第一介電層23，令該輔助介電層202與第一介電層23結合成一體。
本實施例之後續製程可參考第一實施例之第2D圖至第2L圖，並不再圖示，特此述明。
本發明復提供一種封裝結構2，如第2J、2L、2M圖所示，係包括：一第一介電層23，係具有相對之第一表面23a及第二表面23b；一半導體元件21，係設於該第一介電層23中，且具有相對之作用面21a及非作用面21b，該作用面21a具有複數電極墊210，並且該作用面21a及該非作用面21b分別對應該第一介電層23之第一及第二表面23a,23b，該第一介電層23包覆該作用面21a及該側面21c而未包覆該非作用面21b；第一線路層26，係結合至該第一介電層 23，且該第一線路層26具有設於該第一介電層23中之導電盲孔260，以電性連接各該電極墊210；以及增層結構27，係設於該第一介電層23第一表面23a及第一線路層26上。
所述之半導體元件21係為主動元件及被動元件所組成群組之其中一者，而所述之第一線路層26可設於該第一介電層23第一表面23a上或埋入該第一介電層23之第一表面23a中。
所述之增層結構27係可包括至少一第二介電層270、設於第二介電層270上之第二線路層271、及設於第二介電層270中並電性連接該第一線路層26及第二線路層271之第二導電盲孔272，且最外層之第二線路層271具有複數電性接觸墊273，並於該增層結構27上設有防焊層28，該防焊層28具有複數開孔280，以對應外露各該電性接觸墊273，以供接置導電元件30。
所述之封裝結構中，該半導體元件21之非作用面21b結合該黏著層22(如第2J圖所示)或結合該輔助介電層202(如第3E’圖所示)，且該黏著層22係可為散熱性強或耐高溫之散熱劑；然，如第3E圖所示，亦可先結合該黏著層22，再將輔助介電層202設於黏著層上22。
綜上所述，本發明封裝結構及其製法，係藉由將半導體元件直接設於承載板上，不僅可於承載板上製作大面積或多晶片的同時對位，且可避免產生空孔(Void)現象，而有效達到提高加工性之目的。又藉由黏著層之散熱效果， 可使設於封裝結構中之半導體元件便於散熱，以達到製成高散熱產品之目的；另外，藉由同時於承載板之相對兩表面上進行製程，可避免承載板兩端發生翹曲，以達到製成高層疊數之目的。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
10‧‧‧核心板
10’,20‧‧‧承載板
100‧‧‧開口
100’,20a‧‧‧表面
11‧‧‧半導體晶片
110,210‧‧‧電極墊
12‧‧‧填充材
12’,22‧‧‧黏著層
13‧‧‧介電層
14‧‧‧線路層
140,260,260’‧‧‧導電盲孔
141,273‧‧‧電性接觸墊
18,28‧‧‧防焊層
180,280‧‧‧開孔
16‧‧‧空孔
2‧‧‧封裝結構
200‧‧‧移除層
201‧‧‧金屬層
202‧‧‧輔助介電層
2020‧‧‧介電層開口
21‧‧‧半導體元件
21a‧‧‧作用面
21b‧‧‧非作用面
21c‧‧‧側面
23‧‧‧第一介電層
230‧‧‧介電層開孔
23a‧‧‧第一表面
23b‧‧‧第二表面
24,24’‧‧‧導電層
25‧‧‧阻層
250‧‧‧開口區
26’‧‧‧初始金屬層
26‧‧‧第一線路層
27‧‧‧增層結構
270‧‧‧第二介電層
271‧‧‧第二線路層
272‧‧‧第二導電盲孔
28‧‧‧防焊層
29‧‧‧晶片嵌埋結構
30‧‧‧導電元件
k‧‧‧對位靶點
第1A及1B圖係為習知封裝結構之示意圖；第2A至2M圖係為本發明封裝結構之製法之第一實施例之示意圖；其中，第2E’至2G’圖係為第2E至2G圖之另一實施態樣；第3A至3G圖係為本發明封裝結構之製法之第二實施例之示意圖；其中，第3B’圖係為第3B圖之另一實施態樣，第3E’圖係為第3E圖之另一實施態樣；以及第4A至4D圖係為本發明封裝結構之製法之第三實施例之示意圖。
2‧‧‧封裝結構
21‧‧‧半導體元件
210‧‧‧電極墊
23‧‧‧第一介電層
26‧‧‧第一線路層
260‧‧‧導電盲孔
27‧‧‧增層結構
28‧‧‧防焊層
30‧‧‧導電元件

Claims (54)

  1. 一種封裝結構，係包括：第一介電層，係具有相對之第一及第二表面；半導體元件，係設於該第一介電層中，且具有相對之作用面及非作用面，該作用面具有複數電極墊，並且該作用面及該非作用面分別對應該第一介電層之第一及第二表面，且該第一介電層包覆該作用面而未包覆該非作用面，以令該非作用面外露於該第二表面；黏著層，係設於該半導體元件之非作用面之周緣區域，以外露該非作用面被該周緣區域所圍繞之中間區域；第一線路層，係結合至該第一介電層之第一表面，且該第一線路層具有設於該第一介電層中之導電盲孔，以電性連接各該電極墊；以及增層結構，係設於該第一介電層之第一表面及第一線路層上。
  2. 如申請專利範圍第1項之封裝結構，其中，該半導體元件係為主動元件及被動元件所組成群組之其中一者。
  3. 如申請專利範圍第1項之封裝結構，其中，該第一線路層設於該第一介電層之第一表面上或埋入於該第一介電層之第一表面中。
  4. 如申請專利範圍第1項之封裝結構，其中，該增層結 構係包括至少一第二介電層、設於該第二介電層上之第二線路層、及設於該第二介電層中並電性連接該第一線路層及該第二線路層之第二導電盲孔，且最外層之第二線路層具有複數電性接觸墊，並於該增層結構上設有防焊層，該防焊層具有複數開孔，以對應外露各該電性接觸墊。
  5. 如申請專利範圍第4項之封裝結構，復包括導電元件，係設於該些電性接觸墊上。
  6. 如申請專利範圍第1項之封裝結構，其中，該黏著層係為散熱性強或耐高溫之散熱劑。
  7. 如申請專利範圍第1項之封裝結構，復包括輔助介電層，係設於該第一介電層之第二表面及該黏著層上，且外露出該半導體元件之該非作用面之該中間區域。
  8. 一種封裝結構，係包括：第一介電層，係具有相對之第一及第二表面；半導體元件，係設於該第一介電層中，且具有相對之作用面與非作用面、及鄰接該作用面與非作用面之側面，該作用面具有複數電極墊，並且該作用面及該非作用面分別對應該第一介電層之第一及第二表面，且該第一介電層直接包覆該作用面及該側面而未包覆該非作用面；黏著層，係設於該半導體元件之全部非作用面上，且該黏著層外露於該第一介電層之第二表面；第一線路層，係結合至該第一介電層之第一表 面，且該第一線路層具有設於該第一介電層中之導電盲孔，以電性連接各該電極墊；以及增層結構，係設於該第一介電層之第一表面及第一線路層上。
  9. 如申請專利範圍第8項之封裝結構，復包括輔助介電層，係設於該黏著層及該第一介電層之第二表面上。
  10. 如申請專利範圍第9項之封裝結構，其中，該黏著層係為散熱性強或耐高溫之散熱劑。
  11. 一種封裝結構之製法，係包括：提供一具有相對兩表面之承載板，於該兩表面上具有移除層，且於各該移除層上具有金屬層；於各該金屬層上設置複數半導體元件，且該些半導體元件藉由黏著層固定於該金屬層上，而各該半導體元件具有複數電極墊；於各該金屬層及各該半導體元件上形成第一介電層；於各該第一介電層上形成第一線路層，且該第一線路層具有位於該第一介電層中之導電盲孔，以電性連接至各該電極墊；於各該第一介電層上形成增層結構，令該承載板之兩表面上分別形成晶片嵌埋結構；移除各該移除層及承載板，以分離各該晶片嵌埋結構；以及移除該金屬層，以顯露出該黏著層。
  12. 如申請專利範圍第11項之封裝結構之製法，復包括對應各該半導體元件將該晶片嵌埋結構切單，以形成複數個封裝結構。
  13. 如申請專利範圍第11項之封裝結構之製法，其中，該承載板係為多層可分離式。
  14. 如申請專利範圍第11項之封裝結構之製法，其中，該金屬層係為銅、鋁或鎳。
  15. 如申請專利範圍第11項之封裝結構之製法，其中，該半導體元件係為主動元件及被動元件所組成群組之其中一者。
  16. 如申請專利範圍第11項之封裝結構之製法，其中，該黏著層係為散熱性強或耐高溫之散熱劑。
  17. 如申請專利範圍第11項之封裝結構之製法，復包括移除該黏著層，以露出該半導體元件。
  18. 如申請專利範圍第11項之封裝結構之製法，其中，該第一線路層之製法，係包括：於各該第一介電層上形成介電層開孔，以對應露出各該電極墊；於各該第一介電層上及介電層開孔中形成導電層；於該導電層上形成阻層，並於該阻層中形成複數開口區，以顯露出部份第一介電層上之導電層、各該第一介電層開孔中及其周圍之導電層；於各該第一介電層上形成該第一線路層，且於各 該介電層開孔中形成該導電盲孔；移除該阻層及其覆蓋之導電層。
  19. 如申請專利範圍第11項之封裝結構之製法，其中，該第一線路層之製法，係包括：於各該第一介電層上形成介電層開孔，以對應露出各該電極墊；於各該介電層開孔周圍形成連通之開槽；於各該介電層開孔、開槽及第一介電層上形成導電層；於該導電層上形成初始金屬層，並於該開槽中形成該第一線路層，且於各該介電層開孔中形成該導電盲孔；以及移除該未形成該第一線路層及導電盲孔之初始金屬層及其覆蓋之導電層。
  20. 如申請專利範圍第11項之封裝結構之製法，其中，該增層結構係包括至少一第二介電層、設於該第二介電層上之第二線路層、及設於該第二介電層中並電性連接該第一線路層及該第二線路層之第二導電盲孔，且最外層之第二線路層具有複數電性接觸墊，並於該增層結構上設有防焊層，該防焊層具有複數開孔，以對應外露各該電性接觸墊。
  21. 如申請專利範圍第20項之封裝結構之製法，復包括於該電性接觸墊上形成導電元件。
  22. 一種封裝結構之製法，係包括： 提供一承載板，具有相對之兩表面，且該兩表面上具有移除層，於各該移除層上具有金屬層，於各該金屬層上具有輔助介電層；於各該輔助介電層上設置複數半導體元件，且該些半導體元件藉由黏著層固定於該輔助介電層上，而各該半導體元件具有複數電極墊；於各該輔助介電層及各該半導體元件上形成第一介電層；於各該第一介電層上形成第一線路層，且該第一線路層具有位於該第一介電層中之導電盲孔，以電性連接各該電極墊；於各該第一介電層上形成增層結構，令該承載板之兩表面上分別形成晶片嵌埋結構；移除各該移除層，以分離各該晶片嵌埋結構及該承載板；以及移除該金屬層，以顯露出該輔助介電層。
  23. 如申請專利範圍第22項之封裝結構之製法，復包括對應各該半導體元件將該晶片嵌埋結構切單，以形成複數個封裝結構。
  24. 如申請專利範圍第22項之封裝結構之製法，其中，該承載板係為多層可分離式，且於該金屬層上形成有複數個對位靶點，以便於各該半導體元件的設置。
  25. 如申請專利範圍第22項之封裝結構之製法，其中，該金屬層係為銅、鋁或鎳。
  26. 如申請專利範圍第22項之封裝結構之製法，其中，該半導體元件係為主動元件及被動元件所組成群組之其中一者。
  27. 如申請專利範圍第22項之封裝結構之製法，其中，該黏著層係為散熱性強或耐高溫之散熱劑。
  28. 如申請專利範圍第22項之封裝結構之製法，復包括移除該輔助介電層及該黏著層，以露出該半導體元件。
  29. 如申請專利範圍第22項之封裝結構之製法，復包括移除該輔助介電層，以露出該黏著層。
  30. 如申請專利範圍第22項之封裝結構之製法，其中，該第一線路層之製法，係包括：於各該第一介電層上形成介電層開孔，以對應露出各該電極墊；於各該第一介電層上及介電層開孔中形成導電層；於該導電層上形成阻層，並於該阻層中形成複數開口區，以顯露出部份第一介電層上之導電層、各該介電層開孔中及其周圍之導電層；於該第一介電層上形成該第一線路層，且於各該介電層開孔中形成該導電盲孔；移除該阻層及其覆蓋之導電層。
  31. 如申請專利範圍第22項之封裝結構之製法，其中，該第一線路層之製法，係包括： 於各該第一介電層上形成介電層開孔，以對應露出各該電極墊；於各該介電層開孔周圍形成連通之開槽；於各該介電層開孔、開槽及第一介電層上形成導電層；於該導電層上形成初始金屬層；以及移除該第一介電層上之部份初始金屬層及其覆蓋之導電層，以於該開槽中形成該第一線路層，且於各該介電層開孔中形成該導電盲孔。
  32. 如申請專利範圍第22項之封裝結構之製法，其中，該增層結構係包括至少一第二介電層、設於該第二介電層上之第二線路層、及設於該第二介電層中並電性連接該第一線路層及該第二線路層之第二導電盲孔，且最外層之第二線路層具有複數電性接觸墊，並於該增層結構上設有防焊層，該防焊層具有複數開孔，以對應外露各該電性接觸墊。
  33. 如申請專利範圍第32項之封裝結構之製法，復包括於該電性接觸墊上形成導電元件。
  34. 一種封裝結構之製法，係包括：提供一具有相對兩表面之承載板，於該兩表面上具有移除層，且於各該移除層上具有金屬層，又於各該金屬層上具有輔助介電層；於各該輔助介電層上形成複數介電層開口，以顯露出該金屬層； 於各該介電層開口中設置半導體元件，且該些半導體元件藉由黏著層固定於該金屬層上，而各該半導體元件具有複數電極墊；於各該輔助介電層及各該半導體元件上形成第一介電層，且熱固化該輔助介電層及該第一介電層，令該輔助介電層融入於該第一介電層中以成為一體；於各該第一介電層中形成第一線路層，且該第一線路層具有位於該第一介電層中之導電盲孔，以電性連接各該電極墊；於各該第一介電層上形成增層結構，令該承載板之兩表面上分別形成晶片嵌埋結構；移除該承載板及該些移除層，以分離各該晶片嵌埋結構；以及移除該金屬層，以顯露出該黏著層。
  35. 如申請專利範圍第34項之封裝結構之製法，復包括對應各該半導體元件將該晶片嵌埋結構切單，以形成複數個封裝結構。
  36. 如申請專利範圍第34項之封裝結構之製法，其中，該承載板係為多層可分離式，且於該金屬層上形成有複數個對位靶點，以便於各該半導體元件的設置。
  37. 如申請專利範圍第34項之封裝結構之製法，其中，該金屬層係為銅、鋁或鎳。
  38. 如申請專利範圍第34項之封裝結構之製法，其中，該半導體元件係為主動元件及被動元件所組成群組 之其中一者。
  39. 如申請專利範圍第34項之封裝結構之製法，其中，該黏著層係為散熱性強或耐高溫之散熱劑。
  40. 如申請專利範圍第34項之封裝結構之製法，復包括移除該黏著層，以露出該半導體元件。
  41. 如申請專利範圍第34項之封裝結構之製法，其中，該第一線路層之製法，係包括：於各該第一介電層上形成介電層開孔，以對應露出各該電極墊；於各該第一介電層上及介電層開孔中形成導電層；於該導電層上形成阻層，並於該阻層中形成複數開口區，以顯露出部份第一介電層上之導電層、各該介電層開孔中及其周圍之導電層；於該第一介電層上形成該第一線路層，且於各該介電層開孔中形成該導電盲孔；移除該阻層及其覆蓋之導電層。
  42. 如申請專利範圍第34項之封裝結構之製法，其中，該第一線路層之製法，係包括：於各該第一介電層上形成介電層開孔，以對應露出各該電極墊；於各該介電層開孔周圍形成連通之開槽；於各該介電層開孔、開槽及第一介電層上形成導電層； 於該導電層上形成初始金屬層；以及移除該第一介電層上之部份初始金屬層及其覆蓋之導電層，以於該開槽中形成該第一線路層，且於各該介電層開孔中形成該導電盲孔。
  43. 如申請專利範圍第34項之封裝結構之製法，其中，該增層結構係包括至少一第二介電層、設於該第二介電層上之第二線路層、及設於該第二介電層中並電性連接該第一線路層及該第二線路層之第二導電盲孔，且最外層之第二線路層具有複數電性接觸墊，並於該增層結構上設有防焊層，該防焊層具有複數開孔，以對應外露各該電性接觸墊。
  44. 如申請專利範圍第43項之封裝結構之製法，復包括於該電性接觸墊上形成導電元件。
  45. 一種封裝結構之製法，係包括：提供一具有相對兩表面之承載板，於該兩表面上具有移除層，於各該移除層上具有金屬層，於各該金屬層上具有輔助介電層；將複數半導體元件之表面加熱以設於各該輔助介電層上，且藉由熱固各該輔助介電層，令各該半導體元件固定於各該輔助介電層上，而各該半導體元件具有複數電極墊；於各該輔助介電層及各該半導體元件上形成第一介電層；於各該第一介電層上形成第一線路層，且該第一 線路層具有位於該第一介電層中之導電盲孔，以電性連接至各該電極墊；於各該第一介電層上形成增層結構，令該承載板之兩表面上分別形成晶片嵌埋結構；移除該承載板及該些移除層，以分離各該晶片嵌埋結構；以及移除該金屬層，以顯露出該輔助介電層。
  46. 如申請專利範圍第45項之封裝結構之製法，復包括對應各該半導體元件將該晶片嵌埋結構切單，以形成複數個封裝結構。
  47. 如申請專利範圍第45項之封裝結構之製法，其中，該承載板係為多層可分離式，且於該金屬層上形成有複數個對位靶點，以便於各該半導體元件的設置。
  48. 如申請專利範圍第45項之封裝結構之製法，其中，該金屬層係為銅、鋁或鎳。
  49. 如申請專利範圍第45項之封裝結構之製法，其中，該半導體元件係為主動元件及被動元件所組成群組之其中一者。
  50. 如申請專利範圍第45項之封裝結構之製法，復包括移除該輔助介電層，以露出該半導體元件。
  51. 如申請專利範圍第45項之封裝結構之製法，其中，該第一線路層之製法，係包括：於各該第一介電層上形成介電層開孔，以對應露出各該電極墊； 於各該第一介電層上及介電層開孔中形成導電層；於該導電層上形成阻層，並於該阻層中形成複數開口區，以顯露出部份第一介電層上之導電層、各該介電層開孔中及其周圍之導電層；於該第一介電層上形成該第一線路層，且於各該介電層開孔中形成該導電盲孔；移除該阻層及其覆蓋之導電層。
  52. 如申請專利範圍第45項之封裝結構之製法，其中，該第一線路層之製法，係包括：於各該第一介電層上形成介電層開孔，以對應露出各該電極墊；於各該介電層開孔周圍形成連通之開槽；於各該介電層開孔、開槽及第一介電層上形成導電層；於該導電層上形成初始金屬層；以及移除該第一介電層上之部份初始金屬層及其覆蓋之導電層，以於該開槽中形成該第一線路層，且於各該介電層開孔中形成該導電盲孔。
  53. 如申請專利範圍第45項之封裝結構之製法，其中，該增層結構係包括至少一第二介電層、設於該第二介電層上之第二線路層、及設於該第二介電層中並電性連接該第一線路層及該第二線路層之第二導電盲孔，且最外層之第二線路層具有複數電性接觸墊，並 於該增層結構上設有防焊層，該防焊層具有複數開孔，以對應外露各該電性接觸墊。
  54. 如申請專利範圍第53項之封裝結構之製法，復包括於該電性接觸墊上形成導電元件。
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