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KR20080052482A - 다층 반도체 패키지 - Google Patents

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KR20080052482A
KR20080052482A KR1020070126360A KR20070126360A KR20080052482A KR 20080052482 A KR20080052482 A KR 20080052482A KR 1020070126360 A KR1020070126360 A KR 1020070126360A KR 20070126360 A KR20070126360 A KR 20070126360A KR 20080052482 A KR20080052482 A KR 20080052482A
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KR
South Korea
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substrate
die
flat surface
vertical connections
major
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KR1020070126360A
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English (en)
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KR101517541B1 (ko
Inventor
디. 펜제 라젠드라
Original Assignee
스태츠 칩팩 아이엔씨.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

기저 기판, 기저 기판의 최상면 상에 실장된 반도체 다이, 및 다이의 최상면 상에 실장된 삽입 기판을 포함하는 반도체 패키지를 개시한다. 삽입 기판의 바닥면은 수직 접속부들을 통하여 기저 기판의 최상면과 전기적으로 커플링될 수 있다. 삽입 기판의 최상면은 실질적으로 노출되고, 추가적인 전자 요소들을 실장하기 위한 입력/출력 터미널들을 포함한다. 기판들 상에 실장된 요소들이 수직 접속부들을 통하여 전기적으로 커플링되도록, 기저 기판 및 삽입 기판은 입력/출력 터미널들을 포함하여 구성된다. 또한, 기저 기판은 인쇄 회로 기판과 같은 추가적인 전자 요소와 전기적으로 커플링될 수 있다. 전기적 접속들은, 기저 기판으로부터 삽입 기판의 최상층으로 둘러쌓을 수 있다. 수직 접속부들은 패키지의 여러 측면들을 따라 위치할 수 있으며, 이에 따라 기판들 사이의 전달 공간이 증가할 수 있다.
반도체 패키지, 기저 기판, 개재 기판, 수직 접속부

Description

다층 반도체 패키지{Multi-layer semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
전자 장치들은 여러 가지 반도체 요소들, 예를 들어 수 개의 마이크로 칩들을 포함하는 경우가 있다. 일부의 장치들은 멀티 칩(multi-chip) 모듈들에 의하여 작동될 수 있으며, 이러한 멀티 칩 모듈들은 개별적인 마이크로 칩들이 직접 부착된 인쇄 회로 기판(printed circuit board, PCB)을 일반적으로 포함한다. 이러한 멀티 칩 모듈들은 회로 밀도를 증가시키고 소형화할 수 있으나, 반면 그 자체의 부피가 커질 수 있다.
멀티 칩 모듈들의 크기를 감소시키고, 이에 따라 그의 유효 밀도를 증가하는 방법 중에 하나가 다이 또는 칩들을 서로 수직으로 적층하는 것이다. 이러한 방법의 전형적인 예로서 패키지-온-패키지(package-on-package, PoP) 또는 패키지-인-패키지(package-in-package, PiP)가 있다. 이들은, 예를 들어 인쇄 회로 기판 상의 공간을 절약할 수 있다. 이러한 패키지들은 예를 들어 대략 15 mm2의 면적과 대략 2 mm의 높이를 가질 수 있다.
일부의 패키지 설계들은 다이 위로 삽입물(interposer)을 위치시킨다. 예를 들어, 심(Shim et al.)등의 미국 특허 번호 제6,861,288호는 이하의 내용을 개시한다. "적층형 반도체 패키지 제조방법은 기판을 제공하는 단계 및 상기 기판 상에 제1 반도체 장치를 실장하는 단계를 포함한다. 상기 기판에 대향하도록 제1 반도체 장치 상에 삽입물이 지지된다. 상기 삽입물은 상기 기판과 전기적으로 접속된다. 이어서, 상기 삽입물 상에 제2 반도체 장치를 실장한다." 이에 대하여는 초록을 참조한다. 그러나, 이러한 설계는 패키지된 다이의 면적에 비하여 큰 면적을 가지는 패키지를 형성하게 된다.
상술한 바와 같이, 개선된 반도체 패키지들 및 패키지 방법들이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 적층된 다이들을 포함하고, 이에 따른 전체 면적이 감소된 반도체 패키지를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 다이들이 적층된 반도체 패키지의 면적을 감소할 수 있는 반도체 패키지 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 기저 기판, 상기 기저 기판의 최상면 상에 실장된 반도체 다이, 및 상기 다이의 최상측 상에 실장된 삽입 기판(interposer substrate)을 포함할 수 있다. 상기 삽입 기판의 바닥측은 수직 접속부들을 통하여 상기 기저 기판의 최상측과 전기적으로 커플 링될 수 있다. 상기 삽입 기판의 최상측은 추가적인 전자 요소들을 실장하기 위하여 실질적으로 노출된다. 상기 기판 상에 실장된 요소들이 상기 수직 접속부들을 통하여 서로 전기적으로 커플링할 수 있도록, 상기 기저 기판 및 상기 삽입 기판은 입력/출력(I/O) 터미널들을 포함하도록 구성될 수 있다. 또한, 상기 기저 기판은 인쇄 회로 기판과 같은 추가적인 전자 요소와 전기적으로 커플링될 수 있다.
일실시예에 있어서, 반도체 패키지는, 제1 둘레에 의하여 한정된 제1 및 제2 주 평탄 표면들을 가지는 제1 기판, 상기 제1 기판의 제2 주 평탄 표면과 전기적으로 커플링(coupling)된 제1 반도체 다이, 제2 둘레에 의하여 한정된 제3 및 제4 주 평탄 표면들을 가지는 제2 기판, 상기 제2 기판의 제3 주 평탄 표면을 상기 제1 기판의 제2 주 평탄 표면과 전기적으로 커플링하도록 구성된 복수의 제1 수직 접속부들, 및 상기 반도체 다이 및 상기 제1 기판의 제2 표면 사이에 위치하고, 상기 수직 접속부들의 적어도 일부의 부분을 둘러싸는 제1 엔캡슐레이팅 수지(encapsulating resin)를 포함하고, 상기 수직 접속부들은 상기 제1 둘레 및 상기 제2 둘레 내에 실질적으로 위치하고, 상기 제2 기판의 제4 주 평탄 표면은 하나 또는 그 이상의 전자 요소들을 실질적으로 수용 가능하다. 상기 제1 반도체 다이는, 플립 칩(flip chip) 구성으로 상기 제1 기판의 제2 주 평탄 표면과 전기적으로 커플링될 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 제1 반도체 다이는 적어도 하나의 결합 와이어로 상기 제1 기판의 제2 주 평탄 표면과 전기적으로 커플링될 수 있다.
상기 반도체 패키지는 상기 제1 기판의 제2 표면과 상기 제2 기판의 제3 표 면의 사이에 위치하는 제2 엔캡슐레이팅 수지를 더 포함할 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 제1 엔캡슐레이팅 수지 및 상기 제2 엔캡슐레이팅 수지는 연속적인 엔캡슐레이팅 수지를 포함할 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 복수의 제1 수직 접속부들 중의 적어도 하나는, BOL(bond-on-lead) 접속을 포함할 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 복수의 제1 수직 접속부들 중의 적어도 하나는 스터드 범프(stud bump)를 포함할 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 제1 엔캡슐레이팅 수지는, 에폭시(epoxy) 물질, 열경화성(thermosetting) 물질, 및 열가소성(thermoplastic) 물질 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 기판의 상기 제4 주 평탄 표면은, 전자 요소를 수용하기 위하여 구성될 수 있다. 상기 제2 기판의 제4 주 평탄 표면은, 볼그리드 어레이(ball grid array)를 수용하기 위하여 더 구성될 수 있고, 상기 볼그리드 어레이의 적어도 일부는 0.25 mm 내지 1.0 mm 범위의 볼 피치(ball pitch)를 가질 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 제2 기판의 제4 주 평탄 표면은, 플립 칩 요소, 쿼드 플랫(quad flat) 패키지, 무 리드(no lead) 쿼드 플랫 패키지, 몰디드(molded) 패키지, 또는 수동 요소 중 적어도 어느 하나를 수용하도록 구성될 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 제1 둘레는 복수의 둘레 측부들을 포함하며, 상기 복수의 제1 수직 접속부들의 적어도 일부는 두 개, 세 개, 네 개, 또는 그 이상의 둘레 측부들에 위치할 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 복수의 제1 수직 접속부들의 적어도 일부는 상기 제 1 및 제2 둘레들의 적어도 하나를 따라서 전체적으로 직경 방향으로 대향할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 기판은 제1 기판 가장자리(edge)를 가지고, 상기 제1 반도체 다이는 제1 다이 가장자리를 가지고, 상기 제1 다이 가장자리와 상기 제1 기판 가장자리의 수평 거리는 0.25 mm 내지 1.5 mm의 범위일 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 거리는 0.25 mm 내지 1.0 mm의 범위일 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 수평 거리는 상기 수직 접속부의 폭과 대략 동일할 수 있다. 본 발명의 일부 실시예들에 있어서, 제1 기판과 마주보는 상기 제1 반도체 다이의 표면과 상기 제2 기판의 제3 주 평탄 표면 사이의 수직 거리는 0.2 mm 보다 작을 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 반도체 패키지는, 제3 둘레에 의하여 한정된 제5 및 제6 주 평탄 표면들을 가지는 제3 기판, 상기 제3 기판의 제2 주 평탄 표면과 전기적으로 커플링된 제2 반도체 다이, 및 상기 제1 기판의 제1 주 평탄 표면을 상기 제3 기판의 제6 주 평탄 표면과 전기적으로 커플링하도록 구성된 복수의 제2 수직 접속부들을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지 제조방법은, 제1 및 제2 주 평탄 표면들을 가지는 제1 기판, 반도체 다이, 제3 및 제4 주 평탄 표면들을 가지는 제2 기판, 및 하나 또는 그 이상의 수직 접속부들을 제공하는 단계, 상기 제1 기판의 제2 주 평탄 표면, 상기 제2 기판의 제3 주 평탄 표면, 및 상기 하나 또는 그 이상의 수직 접속부들 중 적어도 하나를 통하여, 상기 다이를 상기 제2 기판의 제4 주 평탄 표면과 전기적으로 커플링하는 단계, 및 상기 다이 및 상기 제1 기판 사이에 엔캡슐레이팅 수지를 제공하는 단계를 포함하고, 상기 다이를 전기적으로 커플링하는 단계는, 상기 수직 접속부들의 적어도 하나 또는 그 이상을 상기 제1 기판의 제2 주 평탄 표면과 커플링하는 단계를 포함하고, 상기 엔캡슐레이팅 수지를 제공하는 단계는, 상기 수직 접속부들의 적어도 하나 또는 그 이상을 상기 제1 기판의 제2 주 평탄 표면과 커플링한 후에 상기 엔캡슐레이팅 수지가 제공되고, 상기 제2 기판의 제4 주 평탄 표면은 하나 또는 그 이상의 전자 요소들을 실질적으로 수용 가능할 수 있다. 상기 제조방법은, 상기 제1 기판과 상기 제2 기판 사이에 엔캡슐레이팅 수지를 제공하는 단계를 더 포함할 수 있다. 상기 엔캡슐레이팅 수지의 일부는 상기 다이 및 상기 제1 기판 사이에 위치할 수 있고, 상기 엔캡슐레이팅 수지의 일부는 상기 제1 기판 및 상기 제2 기판 사이에 위치할 수 있고, 이들은 실질적으로 동시에 제공될 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 엔캡슐레이팅 수지는 인쇄식 엔캡슐레이션(printing encapsulation), 이송성형(transfer molding), 무유동 언더필 분배(no flow underfill dispensing), 또는 다른 몰딩, 언더필(underfill), 또는 엔캡슐레이션 프로세스에 의하여 제공될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 다이를 상기 제2 기판의 제4 주 평탄 표면과 전기적으로 커플링하는 단계는, 상기 다이를 상기 제1 기판의 제2 주 평탄 표면과 전기적으로 커플링하는 단계, 및 상기 제1 기판의 제2 표면을 상기 하나 또는 그 이상의 수직 접속부들을 통하여 상기 제2 기판의 제3 표면과 전기적으로 커플링하는 단계를 포함할 수 있다. 상기 다이를 상기 제1 기판의 제2 주 평탄 표면을 통하여 상기 제2 기판의 제4 주 평탄 표면과 전기적으로 커플링하는 단계는, 상기 다이를 상기 제1 기판의 제2 주 평탄 표면과 복수의 솔더볼들로 부착하는 단계, 및 상기 하나 또는 그 이상의 수직 접속부들 및 상기 솔더볼들을 거의 동시에 리플로우 하는 단계를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 기판은 제1 기판 가장자리를 가지고, 제1 다이는 제1 다이 가장자리를 가지고, 상기 제1 다이 가장자리와 상기 제1 기판 가장자리의 수평 거리는 0.25 mm 내지 1.5 mm의 범위일 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 수평 거리는 0.25 mm 내지 1.0 mm의 범위일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 반도체 다이를 부착하는 단계와 상기 제2 기판을 제공하는 단계는, 실질적으로 동시에 수행될 수 있다. 본 발명의 일부 실시예들에 있어서, 추가적인 반도체 장치를 상기 제2 기판의 제4 주 평탄 표면과 전기적으로 커플링하는 단계를 더 포함할 수 있다.
본 명세서에 개시된 기술적 사상의 일부 실시예들에 있어서, 본 명세서에 개시된 하나 또는 그 이상의 실시예들에 따라 제조된 반도체 패키지를 포함한다.
본 발명의 일부 실시예들에 있어서, 반도체 패키지는, 제1 둘레에 의하여 한정된 제1 및 제2 주 평탄 표면들을 가지고, 상기 제2 주 평탄 표면은 이에 커플링된 반도체 다이를 가지는 제1 기판, 및 제2 둘레에 의하여 한정된 제1 및 제2 주 평탄 표면들을 가지고, 상기 제1 주 평탄 표면은 하나 또는 그 이상의 수직 접속부 들에 의하여 상기 제1 기판의 제2 주 평탄 표면에 커플링된 제2 기판을 포함하고, 상기 수직 접속부들은 상기 제1 둘레 및 상기 제2 둘레 내에 위치하고, 상기 제1 기판은 제1 기판 가장자리를 가지고, 상기 다이는 제1 다이 가장자리를 가지고, 상기 제1 다이 가장자리 및 상기 제1 기판 가장자리 사이의 수평 거리는 0.25 mm 내지 1.5 mm의 범위이다.
개시된 기술들의 상술한 바와 같거나 다른 목적들, 특징들 및 효과들은, 첨부된 도면을 참조하여 이하의 상세한 설명에 의하여 보다 명확하게 된다.
기저 기판, 기저 기판의 최상면 상에 실장된 반도체 다이, 및 다이의 최상면 상에 실장된 삽입 기판을 포함하는 반도체 패키지는, 삽입 기판의 바닥면은 수직 접속부들을 통하여 기저 기판의 최상면과 전기적으로 커플링되고, 기판들 상에 실장된 요소들이 수직 접속부들을 통하여 전기적으로 커플링되도록, 기저 기판 및 삽입 기판은 입력/출력 터미널들을 포함한다. 이러한 수직 접속부들은 패키지의 여러 측면들을 따라 위치할 수 있으며, 기판들 사이의 전달 공간을 증가할 수 있으므로, 결과적으로 패키지의 전체 크기를 감소할 수 있다.
본 명세서와 청구항들에서 사용된 바와 같이, 문맥상에서 명확하게 표현하지 않는 한, 단수로 나타내어진 구성요소들은 단수 및 복수 개의 의미를 가질 수 있다. 또한, "포함한다(includes)는 "포함한다(comprises)"의 의미로 사용된다. 또한, 용어 "커플링(coupled, coupling, couple)"은 전기적으로, 전자기적으로 또는 기계적으로 커플링되거나 연결된 것을 의미하며, 커플링된 구성요소들 사이에 다른 삽입물의 존재를 배제하는 것은 아니다.
개시된 방법에 의한 예시적인 실시예들의 실시단계를 편리하게 설명하기 위하여 특정한 시계열적인 순서로 설명되어 있다고 하여도, 개시된 실시예들은 이러한 특정한 시계열적인 순서 이외의 실시단계의 순서를 포함하고 있음을 이해하여야 한다. 예를 들어, 시계열적으로 설명된 실시단계들은 어떤 경우에는 재배열되거나 또는 동시에 수행될 수 있다. 더욱이, 설명의 간결함을 위하여, 첨부된 도면들은 다양한 예들을 나타내지 못할 수 있으며, 이는 본 기술분야의 당업자가 본 개시에 의하여 용이하게 식별가능하다. 또한, 개시된 시스템, 방법, 장치는 다른 시스템들, 방법들, 장치들과 결합하여 사용될 수 있다. 또한, 설명은 본 명세서에 개시된 방법의 설명을 위하여 종종 "형성(produce)" 및 "제공(provide)"과 같은 용어를 사용한다. 이러한 용어들은 수행될 수 있는 실제의 실시단계의 높은 수준의 추상적 개념이다. 예를 들어, 하나의 요소를 "제공"하는 것은 추가적인 요소들과 함께 사용 또는 구성할 수 있도록 만드는 것을 의미할 수 있다. 이와 같은 용어들과 관련된 실제의 실시단계들은 특정한 실행에 의존하여 다양할 수 있고, 본 명세서의 개시에 기초하여 본 기술분야의 당업자들에게 용이하게 인식가능하다. 본 명세서에 개시된 용어 "수평(horizontal)"은, 요소의 방향과는 관계없이. 특정의 요소의 주 평판 대향 표면들의 평면으로 한정된다. 본 명세서에 개시된 용어 "수직(vertical)"은, 이와 같이 한정된 수평에 대하여 전체적으로 수직인 방향을 의미한다. "위(on)," "상(above)," "아래(below)," "기저(bottom)," "최상(top)," " 측(side)," "높은(higher)," "낮은(lower)," 및 "밑(under),"과 같은 용어들은 상기 수평면에 대하여 한정된다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
반도체 패키지의 예시적인 실시예
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)(이하에서는 패키지라고 한다)를 도시하는 평면도이다. 패키지(100)는, 도 1에서는 점선의 외곽선으로 표시된 반도체 다이(120)(이하에서는 다이라고 한다), 다이(120)의 최상면과 같이 효율적으로 위치한 삽입 기판(110), 및 기저 기판(130)을 포함할 수 있다. 본 발명의 일부 실시예들에 있어서, 삽입 기판(110)과 기저 기판(130)은 대략 동일한 평면적을 가진다. 본 발명의 일부 실시예들에 있어서, 그들은 실질적으로 다른 평면적을 가질 수 있다. 도 1에 도시된 실시예에 있어서, 삽입 기판(110)은 기저 기판(130)에 비하여 약간 작다. 삽입 기판(110)은, 다이(120) 또는 기저 기판(130)과 전기적인 커플링을 위하여 배열될 수 있는 하나 또는 그 이상의 입력/출력(I/O) 터미널들(140)을 포함할 수 있다.
도 2는 도 1의 반도체 패키지(100)를 선 2-2을 따라서 절단한 단면도이다. 도 2를 참조하면, 삽입 기판(110)은, 삽입 기판(110)의 가장자리들에 의하여 형성된 둘레로 한정된 두 개의 주 평판 대향 표면, 즉 최상면(112)과 바닥면(114)을 포함한다. 이와 유사하게, 기저 기판(130)은, 기저 기판(130)의 가장자리들에 의하여 형성된 둘레로 한정된 두 개의 주 평판 대향 표면, 즉 최상면(132)과 바닥면(134)을 포함한다. 기저 기판(130)은 하나 또는 그 이상의 입력/출력 터미널들(142)을 포함할 수 있고, 이들은 삽입 기판(110)의 입력/출력 터미널들(140)과 유사할 수 있다. 도면들에서는, 예를 들어, 터미널들(140, 142)과 같은 일부 형상 들은 본 발명의 실시예들의 다른 구성들을 명확하게 나타내기 위하여 단순하게 도시되었다. 터미널들(140, 142)은 기판 표면의 일 부분과 상기 기판 표면의 다른 부분 사이에, 또는 다른 기판 표면들 사이에 전기적 신호들을 전송하도록 구성될 수 있다.
도 2에 도시된 실시예에 있어서, 다이(120)는, 플립 칩(flip chip) 구성으로서 실장되고, 또한 다이(120)는 복수의 솔더볼들(122) 또는 유사한 전기적 접속들을 통하여 하나 또는 그 이상의 기저 기판 터미널들(142)과 전기적으로 커플링한다. 기저 기판(130)은, 도시된 수직 접속부들(150, 154)과 같은 하나 또는 그 이상의 수직 접속부들을 통하여 삽입 기판(110)과 전기적으로 커플링될 수 있다. 이러한 방법으로, 기저 기판(130)으로부터의 전기적 접속들은, 상기 다이(120)를 둘러싸는 형식으로 삽입 기판(110)과 접속할 수 있다. 본 발명의 일부 실시예들에 있어서, 조밀한(compact) 패키지를 형성하기 위하여, 수직 접속부들(150)는 개재 기판(110)과 기저 기판(130)의 가장자리들로부터 수평으로 연장되지 않는다.
도 1을 참조하면, 패키지(100)의 구성에 있어서, 패키지(100)의, 예를 들어 수직 접속부들(150, 152, 154, 156)과 같은 하나의, 두 개의, 세 개의, 네 개의 또는 그 이상의 가장자리들에 인접하여 수직 접속부들이 위치할 수 있다. 이러한 접속부들의 예시적인 실시예들이 하기에 설명된다. 도 2를 참조하면, 패키지(100)는 개재 기판(110)과 기저 기판(130) 사이 및 다이(120)와 개재 기판(110) 및 기저 기판(130) 중에 어느 하나 또는 이 둘 모두의 사이에 물질(160)을 더 포함할 수 있다. 본 발명의 일부 실시예들에 있어서, 물질(160)은 엔캡슐레이팅 수지를 포함하 고, 또한 언더필 프로세스(예를 들어, 바늘을 이용하여 분배되고, 무유동 언더필)에 의하여 제공된다. 본 설명과 청구항들에서 사용된 바와 같이, "엔캡슐레이팅 수지"는 이러한 패키지 내의 물질을 의미한다. 즉, 일반적으로 둘 또는 그 이상의 요소들 사이의 공간을 한정하거나, 둘 또는 그 이상의 요소들 사이의 갭을 적어도 부분적으로 충진하거나, 및/또는 패키지의 형상을 적어도 부분적으로 한정하거나 및/또는 상기 패키지의 영역을 봉지하기 위하여 하나 또는 그 이상의 기판들의 둘레에 위치한다. 상기 엔캡슐레이팅 수지는, 예를 들어, 일정한 열전도성, 일정한 전기전도성, 및 환경 오염으로부터의 방어막을 제공할 수 있다. 이러한 엔캡슐레이팅 수지를 위하여 많은 적절한 물질들을 사용할 수 있고, 예를 들어, 에폭시(epoxy) 물질, 열경화성(thermosetting) 물질, 또는 열가소성(thermoplastic) 물질이 있다. 본 발명의 일부 실시예들에 있어서, 이러한 물질들은 필러 파티클(filler particles)과 함께 사용되거나 또는 본 발명의 일부 다른 실시예들에 있어서, 상기 필러 파티클 없이 사용될 수 있다. 본 발명의 일부 실시예들에 있어서, 물질(160)은 오버몰딩(overmolding) 엔캡슐레이팅 공정을 이용하여 도포된다. 다만, 도 1에는, 기저 기판(130)의 간명한 표시를 제공하기 위하여, 물질(160)은 도시되지 않는다. 기저 기판(130)을 다른 회로 부재들 또는, 예를 들어 인쇄 회로 기판과 같은 요소들과 전기적으로 커플링하기 위하여, 솔더볼들(170) 또는 다른 전기적 접속물들이 제공될 수 있다.
패키지(100)는, 예를 들어, 인쇄 회로 기판과 같은 실장 표면 상의 패키지(100)에 의하여 점유된 면적이 다이(120)의 평면적에 비하여 단지 약간 크도록 구성될 수 있다. 본 발명의 일부 실시예들에 있어서, 다이(120)의 가장자리(124)와 기저 기판(130)의 가장자리(136) 사이의 거리 d2 는(또는, 이와 유사하게, 다이(120)의 가장자리(124)와 삽입 기판(110)의 가장자리 사이의 거리일 수도 있음) 약 0.25 mm 내지 약 1 mm의 범위일 수 있다. 일부의 칩-스케일 패키지(chip-scale package, CSP) 설계들에 있어서 이러한 거리는, 예를 들어, 약 2 mm 내지 약 3 mm의 범위일 수 있다. 그러나, 패키지(100)는 또한 그 면적이 상기 다이(120)의 면적에 비하여 매우 크도록 구성될 수 있다. 본 발명의 일부 다른 실시예들에 있어서, 패키지(100)는, 기저 기판(130)상에 위치하고 그와 전기적으로 커플링되는 다층 반도체 다이(미도시)를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 삽입 기판(110)의 최상면(112)은, 터미널들(140, 142)과 커플링된 추가적인 반도체 다이, 또는 다른 전자 요소에 의하여 적어도 부분적으로 점유된다. 예를 들어 개재 기판(110) 또는 기저 기판(130)과 유사한 상기 추가적인 기판은, 터미널들(140, 142)을 상기 추가적인 기판과 전기적으로 커플링하는, 예를 들어 수직 접속부들(150, 152, 154, 156)과 유사한 수직 접속부들을 포함하여 상기 추가적인 다이 상에 위치할 수 있다. 따라서, 패키지(100)는 기판들의 다층 사이에 개재된 다층 다이를 포함할 수 있다.
패키지(100)의 일부 구성들의 장점은 입력/출력 터미널들을 상기 패키지의 최상면 및 바닥면 상에 위치하도록 구성할 수 있다는 것이다. 또한, 삽입 기판(110)의 최상면(112)의 전부 또는 대부분은 터미널들(140)을 위해 사용할 수 있 다. 최상면(112)은 평평하거나 대략 평평한 실장 표면을 가질 수 있으나, 반면 다른 패키지들은 다이를 위하여 실장된 표면을 가로막는 몰드 캡과 같은, 돌출한 형상을 가질 수 있다. 패키지(100)의 이러한 형상들은 다중의 반도체 요소들을 3차원 집적을 용이하게 한다.
본 발명의 일부 실시예에 있어서, 도 3은 패키지(100)의 최상부에 실장된 전자 요소(180)를 가지는 패키지(100)의 단면도를 도시한다. 전자 요소(180)는, 삽입 기판(110)의 최상면(112)에서 하나 또는 그 이상의 터미널들(140)을 통하여 패키지(100)와 전기적으로 커플링될 수 있다. 일실시예에 있어서, 터미널들(140, 142) 및 수직 접속부들(150, 152, 154, 156)은 전자 요소(180) 및 다이(120)와 전기적으로 커플링하도록 구성될 수 있다. 본 발명의 일부 실시예에 있어서, 터미널들(140, 142) 및 수직 접속부들(150)는, 전자 요소(180) 및 솔더볼들(170) 사이에 하나 또는 그 이상의 전기적 접속들을 제공하도록 구성될 수 있다. 본 발명의 일부 실시예에 있어서, 터미널들(140, 142) 및 수직 접속부들(150)은, 전자 요소(180), 다이(120) 및 솔더볼들(170) 사이에 전기적 접속을 형성하도록 구성될 수 있다.
본 발명의 일부 실시예들에 있어서, 패키지(100)의 다이(120)는 마이크로프로세서 또는 다른 마이크로 칩이고, 또한 전자 요소(180)는 상기 다이(120)와 결합하여 동작할 수 있는 메모리 부재를 포함하는 패키지일 수 있다. 본 발명의 일부 실시예들에 있어서, 전자 요소(180)는, 예를 들어, 하나 또는 그 이상의 추가적인 프로세서들, 예를 들어, 능동 또는 수동 요소와 같은 하나 또는 그 이상의 분리된 요소들, 플립 칩 요소, 쿼드 플랫 패키지(QFP), 무 리드 쿼드 플랫 패키지(QFN), 몰디드 패키지, 또는 이들의 조합을 포함한다.
도 3은 삽입 기판(110)에의 접속을 위한 볼 그리드 어레이(182, ball grid array, BGA)를 포함하는 전자 요소(180)를 도시한다. BGA를 수용하기 위하여, 일부 반도체 패키지들은 패키지의 주변 영역을 따라서 그 표면의 중심 또는 근처에 돌출된 형상을 가지는 실장 표면을 제공한다. 예를 들어, 패키지 내의 다이를 위한 몰드 캡이 있다. BGA를 사용하는 추가적인 장치가 이러한 패키지 상에 실장되는 경우, 상기 BGA의 볼 피치(ball pitch)는 통상적으로 상기 돌출된 형상 위로 추가적인 장치를 올리기에 충분하도록 크게 선택된다. 이러한 장치들에 있어서, 상기 볼 피치는, 예를 들어, 약 0.65 mm 일 수 있다. 도 3에 도시된 패키지(100)의 일부 실시예들에 있어서, 삽입 기판(110)의 전체적인 수준의 최상면(112)은, 돌출 영역 상에 전자 요소(180)를 올리기 위하여 전자 요소(180)가 BGA(182)를 포함하지 않을 수 있다. 따라서, BGA(182)의 피치는 적어도 일부의 종래 기술에 비하여 작을 수 있다. 이러한 BGA 피치가 작아지면, 더 작은 전체 패키지 높이가 허용되며, 예를 들어, 일부 실시예들에 있어서, 기판(130)의 바닥면(134)으로부터 삽입 기판(110)의 최상면(112)까지 약 0.28 mm 이고, 또한, 높은 밀도 BGA(182)가 허용된다. 예를 들어, 일부 실시예들에 있어서는, 상기 볼 피치는 약 0.25 mm 내지 0.3 mm의 범위이지만, 다른 일부 실시예들에 있어서는, 상기 볼 피치는 더 작거나 더 클 수 있다. 본 발명의 일부 실시예들에 있어서, 전자 요소(180)는, 와이어 본딩 또는 본 기술분야에 공지된 다른 기술을 이용하여 삽입 기판(110)과 접속될 수 있다. 패키 지(100)의 다른 일부 실시예들에 있어서, 삽입 기판(110)의 최상면(112)은 하나 또는 그 이상의 돌출된 형상을 포함할 수 있다.
도 4는 반도체 패키지(400)의 단면도이다. 이러한 패키지(400)의 실시예는 패키지(100)와 유사하다. 그러나, 도 4의 실시예에 있어서, 다이(420)는 플립 칩으로 구성되지 않고, 다이(420)를 기저 기판(430)과 전기적으로 결합하는 본딩 와이어들 (444, 446)에 의하여 와이어 본딩된 다이로 구성된다. 반도체 패키지(480) 또는 다른 전자 요소는 패키지(400)의 최상부에 실장될 수 있다.
수직 접속부들(150)의 여러 가지 실시예들이 패키지들(100, 400)에 사용될 수 있다. 도 5는 도 2의 영역(190)의 확대도이며, 삽입 기판(510)과 기저 기판(530)을 전기적으로 커플링하기 위한 수직 접속부(550)의 일실시예를 도시한다. 이러한 확대도에는 또한 예를 들어, 에폭시 물질, 열경화성 물질, 또는 열가소성 물질인 엔캡슐레이팅 수지(560) 및 다이(520)가 도시되어 있다. 다이(520)는 하나 또는 그 이상의 솔더볼들(522) 또는 유사한 접속부들에 의하여 기저 기판(530)과 전기적으로 커플링된다. 부착층(524)은 접착제를 포함하고, 예를 들어, 기판(510) 및 다이(520) 사이에 물리적인 접속을 제공한다. 도 5에 도시된 패키지의 일부 실시예들에 있어서, 또한 하기의 도 6 및 도 7에 도시된 패키지의 일부 실시예들에 있어서, 부착층(524)과 같은 층으로 점유된 공간은 몰딩 화합물(molding compound)로 대신 충진될 수 있다. 그러나, 상기 몰딩 화합물이 이러한 영역을 투과하기 위하여, 다이(520)의 최상부와 삽입 기판(510)의 바닥부 사이에 몰딩을 위한 적절한 세정이 제공되어야 한다. 이와 같은 필수적인 "몰딩 세정"은 일반적으로 적어도 약 0.2 mm이다. 따라서, 본 발명의 일부 실시예들에 있어서, 다이(520)의 최상부와 삽입 기판(510)의 바닥 사이에 몰딩 화합물을 개재하지 않음으로써, 패키지 높이를 감소할 수 있다. 도시된 실시예에 있어서, 수직 접속부(550)는, 삽입 기판(510) 상에 도전로(conductive trace, 556)와 전기적으로 커플링된 도전 비드(conductive bead, 552)를 포함한다. 또한, 도전 비드(552)는 BOL(bond-on-lead) 접속을 형성하기 위하여, 리드(554)와 전기적으로 커플링된다. 리드(554)는 기저 기판(530) 상에서 도전로(558)와 더 전기적으로 커플링될 수 있다. 도전 비드(552)는 금(Au) 또는 솔더와 같은 하나 또는 그 이상의 도전 물질들을 포함할 수 있고, SOP(solder-on-pad) 기술을 이용하여 도전로(556)에 제공될 수 있거나, 도전로(556)와 커플링될 수 있다.
도 6는 도 2의 영역(190)의 확대도이며, 삽입 기판(610)과 기저 기판(630)을 전기적으로 커플링하기 위한 수직 접속부(650)의 다른 실시예를 도시한다. 또한, 이러한 확대도에는 또한 예를 들어, 에폭시 물질, 열경화성 물질, 또는 열가소성 물질인 엔캡슐레이팅 수지(660) 및 다이(620)가 도시되어 있다. 다이(520)는 하나 또는 그 이상의 솔더볼들(622) 또는 유사한 접속부들에 의하여 기저 기판(630)과 전기적으로 커플링된다. 부착층(624)은 접착제를 포함하고, 예를 들어, 기판(610) 및 다이(620) 사이에 물리적인 접속을 제공한다. 도시된 실시예에 있어서, 수직 접속부(650)는, 삽입 기판(610) 상에 도전로(656)와 전기적으로 커플링된 도전 비드(652)를 포함한다. 도전 비드(652)는 금(Au) 또는 솔더와 같은 하나 또는 그 이상의 도전 물질들을 포함할 수 있고, 본 기술분야에 공지된 SOP 기술을 이용하여 도전로(656)에 제공될 수 있다. 또한, 솔더 비드(652)는 스터드 범프(stud bump, 654)와 전기적으로 커플링될 수 있고, 본 기술분야에 공지된 다양한 스터드 범프 물질들을 포함할 수 있다. 본 발명의 일부 실시예들에 있어서, 스터드 범프(654)는 금을 포함한다. 스터드 범프(654)는, 기저 기판(630) 상에서 도전로(658)와 또한 전기적으로 커플링될 수 있다.
도 7은 도 2의 영역(190)의 추가적인 실시예를 도시한다. 상기 실시예는, 기저 기판(730)과 삽입 기판(710) 사이에서 수직 접속부의 역할을 하는 솔더볼(750)을 포함한다. 솔더볼(750)은 삽입 기판(710) 상의 도전로(756)와 전기적으로 커플링하고, 또한 기저 기판(730) 상의 도전로(758)와 전기적으로 커플링한다. 또한, 상기 실시예는, 하나 또는 그 이상의 솔더볼들(722) 또는 그와 유사한 접속부들에 의하여 기저 기판(730)과 전기적으로 커플링된 다이(720)와 에폭시 물질, 열경화성 물질, 또는 열가소성 물질인 엔캡슐레이팅 수지(760)를 포함한다. 접착제를 포함하는 부착층(724)은, 예를 들어, 기판(710)과 다이(720) 사이의 물리적인 접속을 제공할 수 있다.
주어진 패키지 구성은 상술한 예시적인 하나 또는 그 이상의 수직 접속부들을 포함하도록 구성될 수 있고, 또한 다른 종류의 수직 접속부들을 포함하도록 구성될 수 있다.
도 5 및 도 6에 도시된 수직 접속부들을 이용하는 패키지들은 도 7에 도시된 수직 접속부들을 이용하는 패키지에 비하여 보다 작아질 수 있다. 도 5 및 도 6에 도시된 수직 접속부의 실시예들은, 도 7의 수직 접속부 실시예를 이용한 도전로들, 예를 들어, 도전로들(756, 758)에 대하여 작은 도전로들, 예를 들어, 도 5의 도전로들(556, 558) 및 도 6의 도전로들(656, 658)을 이용하도록 구성될 수 있다. 따라서, 도 5 및 도 6에 도시된 수직 접속부들은 주어진 기판 공간에서 개선된 경로 효율을 보일 수 있으며, 상기 다이의 가장자리와 가장 큰 기판, 즉 도 5내지 도 7의 실시예들에 있어서 각각 기저 기판들(530, 630, 730)의 가장자리 사이의 거리 d를 짧게 할 수 있다. 상기 거리 d는 각각 도 5 내지 도 7에 d5, d6, 및 d7으로 도시되어 있다. 도시된 실시예들에 있어서, d7 > d5, 및 d7 > d6 이다. 거리 d는 수직 접속부의 폭과 거의 동일할 수 있다. 다시 말하면, 패키지의 평면적이 패키지된 다이의 평면적에 가깝도록 할 수 있음을 의미한다.
개시된 방법의 예시적인 실시예
도 8은 본 발명의 일실시에 따른 반도체 패키지의 제조방법(800)을 도시한 흐름도이다. 패키지 요소들이 단계 810에서 제공된다. 이러한 요소들은 기저 기판, 삽입 기판, 반도체 다이, 및 하나 또는 그 이상의 수직 접속부들을 포함할 수 있다. 상기 기저 기판 및 상기 삽입 기판은 모두 최상면과 바닥면을 각각 포함한다. 본 발명의 일부 실시예들에 있어서, 하나 또는 그 이상의 요소들은 동시에 또는 거의 동시에 제공될 수 있다. 예를 들어, 상기 수직 접속부들과 상기 삽입 기판은 동시에 제공될 수 있다. 단계 820에서 상기 다이는 상기 삽입 기판의 최상면과 전기적으로 커플링된다.
도 9는 도 8의 단계 820을 수행하는 일 예를 도시한 흐름도이다. 이러한 방법은 상기 다이를 상기 기저 기판의 최상면과 전기적으로 커플링하는 단계를 포함할 수 있다(단계 910). 상술한 바와 같이, 상기 다이 및 상기 기저 기판은 와이어 본딩 구성 또는 플립 칩 구성과 같이 본 기술분야에 공지된 다양한 구성들을 이용하여 전기적으로 커플링될 수 있다. 하나 또는 그 이상의 수직 접속부들은, 예를 들어, 상기 기저 기판의 최상면 상에, 또는 상기 삽입 기판의 바닥면 상에 또는 양쪽 모두에 형성될 수 있다(단계 920). 상기 기저 기판과 상기 삽입 기판은 상기 수직 접속부들를 통하여 전기적으로 커플링될 수 있다(단계 930). 본 발명의 일부 실시예들에 있어서, 상기 삽입 기판은 픽-앤드-플레이스(pick-and-place) 프로세스에 의하여 제공될 수 있으며, 상기 기저 기판과 커플링되는 다이와 동시에 또는 거의 동시에 제공될 수 있다.
다시, 도 8을 참조하면, 본 발명의 일부 실시예들에 있어서, 제조방법(800)은 선택적으로 하나 또는 그 이상의 리플로우(reflow) 단계를 더 포함할 수 있다(단계 830). 상기 리플로우 단계는, 플립 칩 구성을 가지는 다이를 포함하는 패키지들 및 도 5 내지 도 7에 도시된 수직 접속부 구성들을 가지는 패키지들에 대하여 수행될 수 있다. 본 발명의 일부 실시예들에 있어서, 제1 리플로우 단계는 상기 다이를 배치한 후에 수행될 수 있고, 또한 제2 리플로우 단계는 상기 삽입 기판을 배치한 후에 수행될 수 있다. 본 발명의 일부 실시예들에 있어서, 단일 리플로우 단계는 상기 기저 기판과 상기 삽입 기판 사이의 상기 다이와 상기 수직 접속부들에 대하여 수행될 수 있다.
본 발명의 일부 실시예들에 있어서, 제조방법(800)은 선택적으로 하나 또는 그 이상의 언더필 단계를 더 포함할 수 있다(단계 840). 본 발명의 일부 실시예들에 있어서, 상기 다이가 플립 칩 구성으로 상기 기저 기판과 전기적으로 커플링되는 경우에는, 상기 다이는 본 기술분야에 공지된 물질, 예를 들어, 에폭시 물질, 열경화성 물질, 또는 열가소성 물질을 사용하여 언더필(underfill)할 수 있다. 또한 상기 삽입 기판과 상기 기저 기판 사이의 공간은 후속의 추가 단계에서 언더필될 수 있다. 플립 칩 다이가 언더필되는 경우에는, 상기 엔캡슐레이팅 수지는, 상기 기저 기판의 최상면을 따라서 연장된 상기 칩의 가장자리를 따라 가는 조각(fillet)을 형성할 수 있다. 상기 가는 조각이 형성된 후에 상기 수직 접속부들이 더해지면, 이들은 상기 가는 조각의 둘레 바깥에 위치할 수 있다. 그러나, 이는 상기 기저 기판의 최상면 상에 사용되는 실장된 공간을 증가하게 하고, 상기 가는 조각 아래의 표면을 이용하지 못하게 한다. 이와 같은 영역을 종종 배제 영역(keep-out region)이라고 한다. 이러한 구성은 큰 기판을 요구할 수 있고, 이에 따라 패키지의 크기를 증가시킨다. 다중 언더필 단계들은 서로 다른 언더필 단계의 물질 사이의 하나 또는 그 이상의 계면들을 형성할 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 수직 접속부들이 위치한 후에, 상기 플립 칩과 상기 삽입 기판이 동시에 언더필될 수 있다. 또한, 본 발명의 일부 실시예들에 있어서, 상기 엔캡슐레이팅 수지가 상기 수직 접속부들의 일부의 적어도 부분을 둘러싸도록 언더필될 수 있다. 이는 언더필 단계들(단계 840)의 횟수를 감소할 수 있고, 상기 다이에 대하여 수직 접속부들을 인접하게 위치하도록 할 수 있다. 이에 따라, 작은 패키지 크기를 허용할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 다이가 와이어 본딩 구성으로 상기 기저 기판으로 커플링되는 경우에는, 상기 언더필 단계(단계 840)는 상기 다이의 표면과 상기 삽입 기판 사이의 공간 및 상기 삽입 기판과 상기 기저 기판 사이의 공간을 언더필하는 단계를 포함할 수 있다. 본 발명의 일부 실시예들에 있어서, 언더필 단계(단계 840)는 상기 삽입 기판이 위치하기 전에, 상기 다이를 엔캡슐레이션을 인쇄, 예를 들어, 상기 다이의 최상면을 물질층으로 인쇄하여 엔캡슐레이팅 수지로 덮는 단계를 포함할 수 있다. 이러한 실시예들에 있어서, 상기 수직 접속부들의 적어도 일부는 상기 삽입 기판 상에 형성될 수 있다. 또한 상기 수직 접속부들이 인쇄된 엔캡슐레이팅 수지 내로 압착될 수 있도록, 상기 삽입 기판이 위치할 수 있으며, 이에 따라 상기 삽입 기판은 상기 기저 기판에 대하여 전기적으로 커플링된다. 이어서, 리플로우 단계가 수행될 수 있다(단계 830).
본 발명의 일부 실시예들에 있어서, 추가적인 반도체 요소는 상기 삽입 기판의 최상면과 전기적으로 커플링될 수 있다(단계 850). 이 단계는 언더필 단계 또는 리플로우 단계와는 독립적으로 수행될 수 있다.
이상과 같이 개시된 물질들, 구조들, 및 이러한 물질들과 구조들을 형성하는 방법의 실시예들은 예시적이며, 반드시 이에 한정되는 것은 아니다. 그 대신에, 상기의 개시는 상술한 다양한 실시예들 그 자체, 서로간의 조합 및 일부 조합에 대한 모든 새롭고 불명백한 구성들, 형상들, 및 치환물에 대하여 가르친다. 개시된 기술은 특정의 형상, 구성, 또는 그들의 조합에 대하여 한정되지 않으며, 또한 하 나 또는 그 이상의 특정한 장점이 있거나 문제점을 해결하는 것을 요구에 대하여 개시된 물질들, 구조들 및 방법들에 한정되는 것은 아니다. 이하의 청구항에 의하여 포함되는 모든 것을 청구한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 평면도이다.
도 2는 도 1의 반도체 패키지를 선2-2를 따라 절개한 단면도이다.
도 3은 도 1의 반도체 패키지에 다른 반도체 패키지를 추가한 경우의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 수직 접속부의 일 실시예를 도시하는 확대단면도이다.
도 6은 수직 접속부의 다른 실시예를 도시하는 확대단면도이다.
도 7은 수직 접속부의 다른 실시예를 도시하는 확대단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 도시하는 흐름도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 다이를 삽입 기판의 최상면에 전기적으로 커플링하는 방법을 도시하는 흐름도이다.

Claims (36)

  1. 제1 둘레에 의하여 한정된 제1 및 제2 주 평탄 표면들을 가지는 제1 기판;
    상기 제1 기판의 제2 주 평탄 표면과 전기적으로 커플링(coupling)된 제1 반도체 다이;
    제2 둘레에 의하여 한정된 제3 및 제4 주 평탄 표면들을 가지는 제2 기판;
    상기 제2 기판의 제3 주 평탄 표면을 상기 제1 기판의 제2 주 평탄 표면과 전기적으로 커플링하도록 구성된 복수의 제1 수직 접속부들; 및
    상기 반도체 다이 및 상기 제1 기판의 제2 표면 사이에 위치하고, 상기 수직 접속부들의 적어도 일부의 적어도 부분을 둘러싸는 제1 엔캡슐레이팅 수지(encapsulating resin)를 포함하고,
    상기 수직 접속부들은 상기 제1 둘레와 상기 제2 둘레 내에 위치하고,
    상기 제2 기판의 제4 주 평탄 표면은 하나 또는 그 이상의 전자 요소들을 수용 가능한 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 반도체 다이는, 플립 칩(flip chip) 구성으로 상기 제1 기판의 제2 주 평탄 표면과 전기적으로 커플링되는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 반도체 다이는 적어도 하나의 본딩 와이어로 상기 제1 기판의 제2 주 평탄 표면과 전기적으로 커플링되는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1 기판의 제2 표면과 상기 제2 기판의 제3 표면의 사이에 위치하는 제2 엔캡슐레이팅 수지를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제1 엔캡슐레이팅 수지 및 상기 제2 엔캡슐레이팅 수지는 연속적인 수지 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 복수의 제1 수직 접속부들 중의 하나 또는 그 이상은, BOL(bond-on-lead) 접속을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 복수의 제1 수직 접속부들 중의 하나의 적어도 일부는 스터드 범프(stud bump)를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제2 기판의 상기 제4 주 평탄 표면은, 전자 요소를 수용하기 위하여 구성된 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제2 기판의 제4 주 평탄 표면은, 볼그리드 어레이(ball grid array)를 수용하기 위하여 더 구성되고,
    상기 볼그리드 어레이의 적어도 일부는 0.25 mm 내지 1.0 mm 범위의 피치를 가지는 것을 특징으로 하는 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 제2 기판의 제2 주 평탄 표면은, 플립 칩 요소, 쿼드 플랫(quad flat) 패키지, 무 리드(no lead)쿼드 플랫 패키지, 몰디드(molded) 패키지, 또는 수동 요소 중 적어도 어느 하나를 수용하도록 구성된 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제1 둘레는 복수의 둘레 측부들을 포함하며,
    상기 복수의 제1 수직 접속부들의 적어도 일부는 두 개 또는 그 이상의 둘레 측부들에 위치하는 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 복수의 제1 수직 접속부들의 적어도 일부는 세 개 또는 그 이상의 둘레 측부들에 위치하는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 복수의 제1 수직 접속부들의 적어도 일부는 네 개 또는 그 이상의 둘레 측부들에 위치하는 것을 특징으로 하는 반도체 패키지
  14. 제 1 항에 있어서,
    상기 복수의 제1 수직 접속부들의 적어도 일부는 상기 제1 및 제2 둘레들의 적어도 하나를 따라서 전체적으로 직경 방향으로 대향하는 것을 특징으로 하는 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 제1 기판은 제1 기판 가장자리(edge)를 가지고,
    상기 제1 반도체 다이는 제1 다이 가장자리를 가지고,
    상기 제1 다이 가장자리와 상기 제1 기판 가장자리의 수평 거리는 0.25 mm 내지 1.5 mm의 범위인 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제1 다이 가장자리와 상기 제1 기판 가장자리의 수평 거리는 0.25 mm 내지 1.0 mm의 범위인 것을 특징으로 하는 반도체 패키지.
  17. 제 1 항에 있어서,
    상기 제1 기판은 제1 기판 가장자리(edge)를 가지고,
    제1 반도체 다이는 제1 다이 가장자리를 가지고,
    상기 제1 다이 가장자리와 상기 제1 기판 가장자리의 수평 거리는 상기 수직 접속부의 폭과 동일한 것을 특징으로 하는 반도체 패키지.
  18. 제 1 항에 있어서,
    상기 제1 기판과 마주보는 상기 제1 반도체 다이의 표면과 상기 제2 기판의 제3 주 평탄 표면 사이의 수직 거리는 0.2 mm 보다 작은 것을 특징으로 하는 반도체 패키지.
  19. 제 1 항에 있어서,
    상기 제1 엔캡슐레이팅 수지는, 에폭시(epoxy) 물질, 열경화성(thermosetting) 물질, 및 열가소성(thermoplastic) 물질 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제 1 항에 있어서,
    제3 둘레에 의하여 한정된 제5 및 제6 주 평탄 표면들을 가지는 제3 기판;
    상기 제3 기판의 제6 주 평탄 표면과 전기적으로 커플링된 제2 반도체 다이; 및
    상기 제1 기판의 제1 주 평탄 표면을 상기 제3 기판의 제6 주 평탄 표면과 전기적으로 커플링하도록 구성된 복수의 제2 수직 접속부들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  21. 제1 및 제2 주 평탄 표면들을 가지는 제1 기판, 반도체 다이, 제3 및 제4 주 평탄 표면들을 가지는 제2 기판, 및 하나 또는 그 이상의 수직 접속부들을 제공하는 단계;
    상기 제1 기판의 제2 주 평탄 표면, 상기 제2 기판의 제3 주 평탄 표면, 및 상기 하나 또는 그 이상의 수직 접속부들 중 적어도 하나를 통하여, 상기 반도체 다이를 상기 제2 기판의 제4 주 평탄 표면과 전기적으로 커플링하는 단계; 및
    상기 반도체 다이 및 상기 제1 기판 사이에 엔캡슐레이팅 수지를 제공하는 단계를 포함하고,
    상기 반도체 다이를 전기적으로 커플링하는 단계는, 상기 수직 접속부들의 적어도 하나 또는 그 이상을 상기 제1 기판의 제2 주 평탄 표면과 커플링하는 단계를 포함하고,
    상기 엔캡슐레이팅 수지를 제공하는 단계는, 상기 수직 접속부들의 적어도 하나 또는 그 이상을 상기 제1 기판의 제2 주 평탄 표면과 커플링한 후에 상기 엔캡슐레이팅 수지가 제공되고,
    상기 제2 기판의 제4 주 평탄 표면은 하나 또는 그 이상의 전자 요소들을 수용 가능한 것을 특징으로 하는 반도체 패키지 제조방법.
  22. 제 21 항에 있어서, 상기 제1 기판과 상기 제2 기판 사이에 엔캡슐레이팅 수지를 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  23. 제 22 항에 있어서, 상기 엔캡슐레이팅 수지의 적어도 일부는 인쇄식 엔캡슐레이션(printing encapsulation)에 의하여 제공되는 것을 특징으로 하는 반도체 패키지 제조방법.
  24. 제 22 항에 있어서, 상기 엔캡슐레이팅 수지의 적어도 일부는 이송성형 몰딩(transfer molding)에 의하여 제공되는 것을 특징으로 하는 반도체 패키지 제조방법.
  25. 제 22 항에 있어서, 상기 엔캡슐레이팅 수지의 적어도 일부는 무유동 언더필 분배(no flow underfill dispensing)에 의하여 제공되는 것을 특징으로 하는 반도체 패키지 제조방법.
  26. 제 22 항에 있어서, 상기 엔캡슐레이팅 수지의 적어도 일부는 언더필(underfill)에 의하여 제공되는 것을 특징으로 하는 반도체 패키지 제조방법.
  27. 제 22 항에 있어서, 상기 반도체 다이 및 상기 제1 기판 사이의 상기 엔캡슐레이팅 수지의 일부와 상기 제1 기판 및 상기 제2 기판 사이의 상기 엔캡슐레이팅 수지의 일부는 동시에 제공되는 것을 특징으로 하는 반도체 패키지 제조방법.
  28. 제 22 항에 있어서, 상기 반도체 다이 및 상기 제1 기판 사이의 상기 엔캡슐레이팅 수지의 일부와 상기 제1 기판 및 상기 제2 기판 사이의 상기 엔캡슐레이팅 수지의 일부는 하나의 단계 내에서 제공되는 것을 특징으로 하는 반도체 패키지 제조방법.
  29. 제 21 항에 있어서, 상기 반도체 다이를 상기 제2 기판의 제4 주 평탄 표면과 전기적으로 커플링하는 단계는:
    상기 반도체 다이를 상기 제1 기판의 제2 주 평탄 표면과 전기적으로 커플링하는 단계; 및
    상기 제1 기판의 제2 표면을 상기 하나 또는 그 이상의 수직 접속부들을 통하여 상기 제2 기판의 제3 표면과 전기적으로 커플링하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  30. 제 21 항에 있어서, 상기 반도체 다이를 상기 제1 기판의 제2 주 평탄 표면을 통하여 상기 제2 기판의 제4 주 평탄 표면과 전기적으로 커플링하는 단계는:
    상기 반도체 다이를 상기 제1 기판의 제2 주 평탄 표면과 복수의 솔더볼들로 부착하는 단계; 및
    상기 하나 또는 그 이상의 수직 접속부들 및 상기 솔더볼들을 동시에 리플로우 하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  31. 제 21 항에 있어서,
    상기 제1 기판은 제1 기판 가장자리를 가지고,
    제1 반도체 다이는 제1 다이 가장자리를 가지고,
    상기 제1 다이 가장자리와 상기 제1 기판 가장자리의 수평 거리는 0.25 mm 내지 1.5 mm의 범위인 것을 특징으로 하는 반도체 패키지 제조방법.
  32. 제 31 항에 있어서,
    상기 제1 다이 가장자리와 상기 제1 기판 가장자리의 수평 거리는 0.25 mm 내지 1.0 mm의 범위인 것을 특징으로 하는 반도체 패키지 제조방법.
  33. 제 21 항에 있어서, 상기 반도체 다이를 부착하는 단계와 상기 제2 기판을 제공하는 단계는 동시에 수행되는 것을 특징으로 하는 반도체 패키지 제조방법.
  34. 제 21 항에 있어서,
    추가적인 반도체 장치를 상기 제2 기판의 제4 주 평탄 표면과 전기적으로 커 플링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  35. 제 21 항의 제조방법을 이용하여 제조한 것을 특징으로 하는 반도체 패키지.
  36. 제1 둘레에 의하여 한정된 제1 및 제2 주 평탄 표면들을 가지고, 상기 제2 주 평탄 표면은 이에 커플링된 반도체 다이를 가지는 제1 기판; 및
    제2 둘레에 의하여 한정된 제3 및 제4 주 평탄 표면들을 가지고, 상기 제3 주 평탄 표면은 하나 또는 그 이상의 수직 접속부들에 의하여 상기 제1 기판의 제2 주 평탄 표면에 커플링된 제2 기판을 포함하고,
    상기 수직 접속부들은 상기 제1 둘레 및 상기 제2 둘레 내에 위치하고,
    상기 제1 기판은 제1 기판 가장자리를 가지고, 상기 반도체 다이는 제1 다이 가장자리를 가지고,
    상기 제1 다이 가장자리 및 상기 제1 기판 가장자리 사이의 수평 거리는 0.25 mm 내지 1.5 mm의 범위인 것을 특징으로 하는 반도체 패키지.
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