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KR102446861B1 - 적층 패키지 및 그의 제조 방법 - Google Patents

적층 패키지 및 그의 제조 방법 Download PDF

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KR102446861B1
KR102446861B1 KR1020170121868A KR20170121868A KR102446861B1 KR 102446861 B1 KR102446861 B1 KR 102446861B1 KR 1020170121868 A KR1020170121868 A KR 1020170121868A KR 20170121868 A KR20170121868 A KR 20170121868A KR 102446861 B1 KR102446861 B1 KR 102446861B1
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molding resin
conductive connection
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강동우
김도연
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삼성전자주식회사
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    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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Abstract

본 발명은 적층 패키지 및 그의 제조 방법에 관한 것으로서, 제 1 패키지 기판의 제 1 표면 상에 제 1 반도체 장치를 부착하는 단계; 제 2 패키지 기판의 제 1 표면 상에 몰딩 수지 물질막을 부착하는 단계; 상기 제 1 패키지 기판의 제 1 표면과 상기 제 2 패키지 기판의 제 1 표면이 서로 마주하도록 배열하는 단계; 상기 몰딩 수지 물질막을 리플로우시키면서 상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 압착하는 단계; 및 리플로우된 상기 몰딩 수지 물질막을 경화시키는 단계를 포함하는 적층 패키지의 제조 방법이 제공된다. 본 발명의 제조 방법을 이용하면 신뢰성이 우수한 적층 패키지를 간단하고 신속하게 적층 패키지를 제조할 수 있다.

Description

적층 패키지 및 그의 제조 방법 {Stacked package and method of manufacturing the same}
본 발명은 적층 패키지 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 신뢰성이 우수하고 간단하고 신속하게 제조할 수 있는 적층 패키지 및 그의 제조 방법에 관한 것이다.
전자 제품의 크기를 감소시키고 무게르 가볍게 하기 위하여 패키지들을 적층시키는 기술이 적용되고 있다. 현재의 패키지들을 적층시키는 방법은 매우 복잡하고 시간이 많이 걸릴 뿐만 아니라 제조된 적층 패키지의 신뢰성도 더 개선될 여지가 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 신뢰성이 우수하고 간단하고 신속하게 제조할 수 있는 적층 패키지의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 신뢰성이 우수하고 간단하고 신속하게 제조할 수 있는 적층 패키지를 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 제 1 패키지 기판의 제 1 표면 상에 제 1 반도체 장치를 부착하는 단계; 제 2 패키지 기판의 제 1 표면 상에 몰딩 수지 물질막을 부착하는 단계; 상기 제 1 패키지 기판의 제 1 표면과 상기 제 2 패키지 기판의 제 1 표면이 서로 마주하도록 배열하는 단계; 상기 몰딩 수지 물질막을 리플로우시키면서 상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 압착하는 단계; 및 리플로우된 상기 몰딩 수지 물질막을 경화시키는 단계를 포함하는 적층 패키지의 제조 방법을 제공한다.
본 발명의 다른 태양은 제 1 패키지 기판의 제 1 표면과 제 2 패키지 기판의 제 1 표면이 서로 마주보도록 배열하는 단계로서, 상기 제 1 패키지 기판의 상기 제 1 표면 상에는 제 1 반도체 장치 및 복수의 제 1 도전성 연결 단자들이 제공되고, 상기 제 2 패키지 기판의 상기 제 1 표면 상에는 몰딩 수지 물질막 및 상기 복수의 제 1 도전성 연결 단자들에 대응되는 복수의 제 2 도전성 연결 단자들이 제공되는 단계; 및 상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 승온시켜 접합하는 단계를 포함하고, 상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 승온시켜 접합하는 단계는, 상기 몰딩 수지 물질막을 리플로우시키는 단계; 및 상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 전기적으로 연결하는 단계를 포함하고, 상기 몰딩 수지 물질막을 리플로우시키는 단계와 상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 전기적으로 연결하는 단계는 적어도 부분적으로 시간적으로 중첩되는 것을 특징으로 하는 적층 패키지의 제조 방법을 제공한다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 제 1 반도체 장치가 실장된 제 1 패키지 기판; 상기 제 1 반도체 장치의 상부에 제공된 제 2 패키지 기판; 상기 제 1 반도체 기판 상의 단자와 그에 대응되는 상기 제 2 반도체 기판 상의 단자를 연결하는 커넥터; 및 상기 제 1 패키지 기판과 상기 제 2 패키지 기판의 사이를 충전하면서 상기 커넥터의 측면을 둘러싸는 몰딩 수지를 포함하고, 상기 몰딩 수지는 상기 커넥터의 전체 측표면에 대하여 상기 커넥터와 직접 접촉하는 적층 패키지를 제공한다.
본 발명의 제조 방법으로 적층 패키지를 제조하면 제조 단계가 현저히 줄어들어 간단하고 신속하게 적층 패키지를 제조할 수 있다. 또한 상하 패키지들을 연결하는 커넥터 주변에 보이드가 생성되지 않기 때문에 보다 신뢰성이 우수한 적층 패키지를 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 패키지의 제조 방법을 나타낸 흐름도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 적층 패키지의 제조 방법을 순서에 나타낸 측단면도들이다.
도 3은 도 2c 내지 도 2e를 참조하여 설명된 단계와 이들이 수행되는 온도의 관계를 개념적으로 나타낸 그래프이다.
도 4a 및 도 4b는 도 2f의 IV로 표시한 부분을 확대하여 나타낸 부분 확대도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 적층 패키지의 제조 방법을 나타낸 부분 단면도들이다.
도 6은 금형 내의 압력, 금형간 거리, 및 온도를 도 5a 내지 도 5f에 도시된 각 제조 단계별로 나타낸 그래프이다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 적층 패키지의 제조 방법을 나타낸 측단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 적층 패키지를 나타낸 측단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 적층 패키지를 나타낸 측단면도이다.
도 10 및 도 11은 각각 본 발명의 일 실시예에 따른 반도체 패키지와 외부 시스템과의 관계를 나타내는 모식도이다.
도 12는 통상의 기술에 따라 상부 패키지 기판을 연결하기 위하여 하부 패키지 기판을 레이저 드릴링한 상태를 나타낸 모습을 나타낸 모식도이다.
도 13은 통상의 기술에 따라 상부 패키지 기판과 하부 패키지 기판을 연결한 커넥터를 개념적으로 나타낸 부분 측단면도이다.
도 1은 본 발명의 일 실시예에 따른 적층 패키지의 제조 방법을 나타낸 흐름도이다. 도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 적층 패키지의 제조 방법을 순서에 나타낸 측단면도들이다.
도 1 및 도 2a를 참조하면, 제 1 패키지 기판(110)의 제 1 표면(110f) 상에 제 1 반도체 장치(111) 및 복수의 제 1 도전성 연결 단자들(113)이 부착된다(S10). 상기 제 1 반도체 장치(111) 및 복수의 제 1 도전성 연결 단자들(113)은 상기 제 1 표면(110f) 상에 동시에 부착될 수도 있고, 소정의 순서에 따라 순차적으로 부착될 수도 있다.
상기 제 1 패키지 기판(110)은 인쇄회로기판(printed circuit board, PCB)일 수 있다. 예를 들면, 제 1 패키지 기판(110)은 양면 인쇄회로기판(double-sided PCB) 또는 다층 인쇄회로기판(multi-layer PCB)일 수 있다. 제 1 패키지 기판(110)은 적어도 하나의 베이스층, 제 1 패키지 기판(110)의 제 1 표면(110f)과 제 2 표면(110b)에 각각 배치되는 복수의 제 1 표면 연결 패드들 및 제 2 표면 연결 패드들을 포함할 수 있다.
상기 베이스층의 제 1 표면(110f) 및 제 2 표면(110b) 상에는 각각 제 1 표면 솔더 레지스트층 및 제 2 표면 솔더 레지스트층이 제공될 수 있다. 복수의 제 2 표면 연결 패드들은 제 2 표면 솔더 레지스트층에 의하여 덮이지 않고 제 1 패키지 기판(110)의 제 2 표면(110b)에 노출될 수 있다. 일부 실시예들에 있어서, 상기 제 1 표면 솔더 레지스트층은 제 1 패키지 기판(110)의 제 1 표면(110f)에 배치되지 않고 생략될 수 있다. 일부 실시예들에 있어서, 제 1 패키지 기판(110)은 적층된 복수의 베이스층들을 포함할 수 있다. 일부 실시예들에 있어서, 적어도 하나의 베이스층은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
상기 제 1 표면 연결 패드에는 제 1 도전성 연결 단자(113)가 부착될 수 있다. 상기 제 1 도전성 연결 단자(113)는 예를 들면 솔더볼 또는 범프일 수 있다. 상기 솔더볼 또는 범프는 솔더의 리플로우 온도에서 용융될 수 있는 성분으로 구성될 수 있으며, 단일 조성을 가질 수도 있고 다층 구조를 가질 수도 있다. 상기 제 1 도전성 연결 단자(113)는 예를 들면, 은(Ag) 및/또는 구리(Cu)를 포함하고 주석(Sn)을 주성분으로 하는 솔더볼 또는 범프일 수 있다. 그러나, 여기에 한정되는 것은 아니다.
상기 제 1 반도체 장치(111)는 반도체 칩일 수도 있고, 반도체 패키지일 수도 있다. 상기 제 1 반도체 장치(111)는 CPU(central processing unit), MPU(micro processing unit), GPU(graphics processing unit) 또는 AP(application processor)일 수 있다. 일부 실시예들에 있어서, 상기 제 1 반도체 장치(111)는 플래시 메모리(flash memory), PRAM(phase-change random access memory), MRAM(magnetoresistive random access memory), FeRAM(ferroelectric random access memory) 또는 RRAM(resistive random access memory)과 같은 비휘발성 메모리 반도체 소자를 포함할 수 있다. 상기 플래시 메모리는, 예를 들면 브이낸드(V-NAND) 플래시 메모리일 수 있다. 일부 실시예들에 있어서, 상기 제 1 반도체 장치(111)는 DRAM(dynamic random access memory) 또는 SRAM(static random access memory)과 같은 휘발성 메모리 반도체 소자를 포함할 수 있다. 일부 실시예들에 있어서, 상기 제 1 반도체 장치(111)는 상기 비휘발성 메모리 반도체 소자를 제어하기 위한 컨트롤러 반도체 칩을 포함할 수 있다.
상기 제 1 반도체 장치(111)는 연결 단자들(115)에 의하여 상기 제 1 패키지 기판(110)에 전기적으로 연결될 수 있다. 상기 연결 단자들(115)은 제 1 도전성 연결 단자(113)에 비하여 더 작은 크기를 가질 수 있으며, 주석계의 솔더볼 또는 범프일 수 있다.
도 1 및 도 2b를 참조하면, 제 2 패키지 기판(120)의 제 1 표면(120f) 상에 몰딩 수지 물질막(129) 및 복수의 제 2 도전성 연결 단자들(123)이 부착된다(S20). 상기 몰딩 수지 물질막(129) 및 복수의 제 2 도전성 연결 단자들(123)은 상기 제 1 표면(120f) 상에 동시에 부착될 수도 있고, 소정의 순서에 따라 순차적으로 부착될 수도 있다.
상기 제 2 도전성 연결 단자(123)는 도 2a를 참조하여 설명한 제 1 도전성 연결 단자(113)과 실질적으로 동일할 수 있기 때문에 여기서는 상세한 설명을 생략한다.
상기 몰딩 수지 물질막(129)은 온도 상승에 의하여 유동성이 증가할 수 있는 고분자 물질막일 수 있다. 상기 몰딩 수지 물질막(129)은 에폭시 수지를 매트릭스 성분으로 하여 상기 에폭시 수지와 가교 결합이 가능한 성분, 예컨대 페놀계 수지가 더 첨가된 물질막일 수 있다. 또한 상기 몰딩 수지 물질막(129)은 물질막에 탄성을 부여하기 위한 엘라스토머 성분을 더 포함할 수 있다.
상기 에폭시 수지는 예를 들면 트리페닐메탄 타입, 크레졸 노보락 타입, 비페닐 타입, 비스페놀 A 타입, 변성 비스페놀 A 타입, 비스페놀 F 타입, 변성 비스페놀 F 타입, 디사이클로펜타디엔 타입, 페놀 노보락 타입 중에서 선택되는 1종 이상의 에폭시 수지, 또는 페녹시 수지일 수 있으며, 여기에 한정되는 것은 아니다.
상기 에폭시 수지와 가교 결합이 가능한 성분은, 예컨대 페놀 노보락 수지, 페놀 아랄킬 수지, 비페닐 아랄킬 수지, 디사이클로펜타디엔 타입 페놀 수지, 크레졸 노보락 수지, 레졸 수지 등일 수 있으며, 이들에 한정되는 것은 아니다. 이들 수지는 단독으로 이용될 수도 있고, 2종 이상 병용될 수도 있다.
상기 엘라스토머 성분은 이소프렌 고무, 에틸렌-비닐아세테이트 공중합체, 스티렌-부타디엔 고무, 부타디엔 고무, 스티렌아크릴레이트 공중합체, 아크릴계 공중합체(예를 들면 폴리아크릴레이트 에스테르), 아크릴로니트릴 고무 등일 수 있으며, 이들에 한정되는 것은 아니다, 이들 엘라스토머 성분은 단독으로 이용될 수도 있고, 2종 이상 병용될 수도 있다.
상기 몰딩 수지 물질막(129)은 외부로부터 가해지는 힘에 의하여 탄성을 가지면서 변형될 수 있으며, 가요성(flexibility)을 보이는 것일 수 있다. 또한, 일부 실시예들에 있어서, 상기 몰딩 수지 물질막(129)은 상기 제 1 표면(120f)에 반데르 발스(van der Waals) 힘에 의하여 부착될 수 있다. 다른 실시예들에 있어서, 상기 몰딩 수지 물질막(129)은 접착 성분을 개재하여 상기 제 1 표면(120f)에 부착될 수 있다.
상기 몰딩 수지 물질막(129)의 두께(h2)는 상기 제 2 도전성 연결 단자(123)의 수직 방향의 높이(h1)보다 더 두꺼울 수 있다. 만일 상기 몰딩 수지 물질막(129)의 두께(h2)가 상기 제 2 도전성 연결 단자(123)의 수직 방향의 높이(h1)보다 얇다면 제 1 패키지 기판(110)과 제 2 패키지 기판(120) 사이의 공간이 몰딩 수지에 의하여 충분히 충전되지 않을 수 있다.
일부 실시예들에 있어서, 상기 몰딩 수지 물질막(129)은 제 2 패키지 기판(120)의 제 1 표면(120f) 상에서 제 2 도전성 연결 단자(123)가 형성되지 않은 영역 상에 제공될 수 있다. 다른 실시예들에 있어서, 상기 몰딩 수지 물질막(129)은 제 2 패키지 기판(120)의 제 1 표면(120f) 상에서 적어도 하나의 제 2 도전성 연결 단자를 피복하도록 제공될 수 있다.
상기 제 1 패키지 기판(110)의 제 1 표면(110f) 상에 제 1 반도체 장치(111) 및 복수의 제 1 도전성 연결 단자들(113)을 부착하는 단계(S10)와 상기 제 2 패키지 기판(120)의 제 1 표면(120f) 상에 몰딩 수지 물질막(129) 및 복수의 제 2 도전성 연결 단자들(123)을 부착하는 단계(S20)는 동시에 병렬적으로 수행될 수도 있고, 순차적으로 수행될 수도 있다.
도 1 및 도 2c를 참조하면, 상기 제 1 패키지 기판(110)의 제 1 표면(110f)과 상기 제 2 패키지 기판(120)의 제 1 표면(120f)이 서로 마주하도록 하여 배열할 수 있다(S30). 도 2c에서는 몰딩 수지 물질막(129)의 일 표면과 제 1 반도체 장치(111)의 일 표면이 서로 접촉하게 도시되었으나, 배열하는 단계(S30)에서 이들은 서로 접촉하지 않을 수도 있다.
도 3은 이후 설명되는 각 단계와 이들이 수행되는 온도의 관계를 개념적으로 나타낸 그래프이다. 도 3의 가로축에서 C로 표시된 구간은 도 2c를 참조하여 설명된 단계가 수행되는 구간에 대응된다.
도 3을 참조하면, 도 2c를 참조하여 설명된 단계, 즉 상기 제 1 패키지 기판(110)의 제 1 표면(110f)과 상기 제 2 패키지 기판(120)의 제 1 표면(120f)이 서로 마주하도록 하여 배열되는 단계(S30)는 T0의 온도에서 수행될 수 있다. 이 때 상기 T0의 온도는 실온 내지 약 80℃의 온도일 수 있으나 여기에 한정되는 것은 아니다.
도 1, 도 2d, 및 도 3을 참조하면, 상기 몰딩 수지 물질막(129)을 상승된 온도인 T1에서 리플로우시키면서 상기 제 1 패키지 기판(110)과 상기 제 2 패키지 기판(120)을 압착할 수 있다(S40). 도 3의 가로축에서 D로 표시된 구간은 도 2d를 참조하여 설명되는 단계가 수행되는 구간에 대응될 수 있다.
도 3에서는 편의상 C 구간의 온도 T0로부터 D 구간의 온도 T1으로 스텝 형상으로 온도가 상승한 것으로 도시되었지만, C 구간과 D 구간의 사이에는 온도 T0로부터 온도 T1으로 가파르게 온도가 상승하는 구간이 존재할 수 있다.
일부 실시예들에 있어서, 제 1 패키지 기판(110)을 고정시킨 상태에서 제 2 패키지 기판(120)이 제 1 패키지 기판(110)의 방향으로 가압될 수 있다. 다른 실시예들에 있어서, 제 2 패키지 기판(120)을 고정시킨 상태에서 제 1 패키지 기판(110)이 제 2 패키지 기판(120)의 방향으로 가압될 수 있다.
상기 몰딩 수지 물질막(129)을 리플로우시키기 위하여 주변 온도를 T1으로 상승시킬 수 있다. T1의 온도는 상기 몰딩 수지 물질막(129)은 리플로우시키지만 제 1 도전성 연결 단자(113) 및/또는 제 2 도전성 연결 단자(123)는 리플로우시키지 않는 온도일 수 있다. 보다 구체적으로, 상기 제 1 도전성 연결 단자(113) 및/또는 제 2 도전성 연결 단자(123)가 비교적 저온에서 리플로우되는 성질을 갖는 저온 솔더인 경우 T1의 온도는 약 80℃ 내지 약 120℃일 수 있다. 상기 제 1 도전성 연결 단자(113) 및/또는 제 2 도전성 연결 단자(123)가 비교적 고온에서 리플로우되는 성질을 갖는 고온 솔더인 경우 T1의 온도는 약 80℃ 내지 약 180℃일 수 있다.
몰딩 수지 물질막(129)이 T1의 온도에서 리플로우되기 때문에 도 2d에 보인 바와 같이 리플로우된 몰딩 수지 물질막(129r)은 유동성을 가지면서 주변으로 이동할 수 있다. 특히, 상기 제 1 도전성 연결 단자(113)와 그에 대응되는 제 2 도전성 연결 단자(123)가 서로 접촉될 수 있는데, 이들의 주변을 둘러싸면서 점진적으로 이동할 수 있다.
위에서 설명한 바와 같이 T1의 온도는 제 1 도전성 연결 단자(113) 및/또는 제 2 도전성 연결 단자(123)를 리플로우시킬 수 있는 온도보다 낮은 온도이므로 이들은 용융되어 서로 접합되지 않을 수 있다. 또한, 제 1 패키지 기판(110)과 제 2 패키지 기판(120)의 근접 정도에 따라 제 1 도전성 연결 단자(113)와 제 2 도전성 연결 단자(123)는 서로 떨어져 있을 수도 있고, 도 2d에 도시된 바와 같이 서로 접촉하고 있을 수도 있다. 제 1 도전성 연결 단자(113)와 제 2 도전성 연결 단자(123)가 서로 접촉하고 있다고 하더라도 이들은 아직 리플로우되어 일체화되지 않았기 때문에 전기적으로는 연결되지 않았다고 볼 수 있다.
도 1, 도 2e, 및 도 3을 참조하면, 상기 몰딩 수지 물질막(129)을 더욱 상승된 온도인 T2로 가열하면서 상기 제 1 패키지 기판(110)과 상기 제 2 패키지 기판(120)을 더욱 압착할 수 있다. 도 3의 가로축에서 E1으로 표시된 구간은 도 2e를 참조하여 설명되는 단계가 수행되는 구간에 대응될 수 있다.
도 3에서는 편의상 D 구간의 온도 T1으로부터 E1 구간의 온도 T2로 스텝 형상으로 온도가 상승한 것으로 도시되었지만, D 구간과 E1 구간의 사이에는 온도 T1으로부터 온도 T2로 가파르게 온도가 상승하는 구간이 존재할 수 있다.
도 3에 도시된 바와 같이, 상기 몰딩 수지 물질막(129)을 더욱 가열하기 위하여 온도를 T2로 상승시킬 수 있다. T2의 온도는 상기 몰딩 수지 물질막(129) 내의 가교(cross-linking) 반응을 일으키면서, 제 1 도전성 연결 단자(113) 및 제 2 도전성 연결 단자(123)의 리플로우를 일으킬 수 있는 온도일 수 있다. 보다 구체적으로, 상기 제 1 도전성 연결 단자(113) 및/또는 제 2 도전성 연결 단자(123)가 비교적 저온에서 리플로우되는 성질을 갖는 저온 솔더인 경우 T2의 온도는 약 120℃ 내지 약 180℃일 수 있다. 상기 제 1 도전성 연결 단자(113) 및/또는 제 2 도전성 연결 단자(123)가 비교적 고온에서 리플로우되는 성질을 갖는 고온 솔더인 경우 T2의 온도는 약 180℃ 내지 약 300℃일 수 있다.
상기 제 1 도전성 연결 단자(113)와 제 2 도전성 연결 단자(123)는 이 단계에서 서로 일체가 되어 제 1 패키지 기판(110)과 제 2 패키지 기판(120)이 전기적으로 서로 연결될 수 있다. 상기 제 1 도전성 연결 단자(113)와 제 2 도전성 연결 단자(123)는 일체가 됨으로써 커넥터(130)를 형성할 수 있다. 커넥터(130)에 대해서는 뒤에서 더욱 상세하게 설명한다.
상기 몰딩 수지 물질막(129)을 리플로우시키는 단계의 개시 시점(C 구간과 D 구간의 사이)은 상기 제 1 패키지 기판(110)과 상기 제 2 패키지 기판(120)을 전기적으로 연결되는 단계의 개시 시점(D 구간과 E1 구간의 사이)보다 앞설 수 있다. 또한 도 3에 나타낸 E1 구간 내에서도 리플로우된 몰딩 수지 물질막(129r)의 리플로우가 적어도 소정 시간 동안 계속될 수 있기 때문에, 상기 몰딩 수지 물질막(129)을 리플로우시키는 단계와 제 1 패키지 기판(110)과 제 2 패키지 기판(120)을 전기적으로 연결하는 단계는 시간상으로 적어도 부분적으로 중첩될 수 있다.
T2의 온도에서 리플로우된 몰딩 수지 물질막(129r)이 다시 T0의 온도로 냉각됨으로써 몰딩된 몰딩 수지 물질막(129m)을 얻을 수 있다. 상기 냉각에 의하여 몰딩 수지 물질막(129m)은 경화될 수 있다(S50). 도 3의 가로축에서 E2로 표시된 구간은 도 2e를 참조하여 설명되는 단계 중 경화가 수행되는 구간에 대응될 수 있다.
경화된 몰딩 수지 물질막(129m)은 제 1 패키지 기판(110)과 제 2 패키지 기판(120)의 사이를 완전히 충전할 수 있다. 일부 실시예들에 있어서, 경화된 몰딩 수지 물질막(129m)은 상기 제 1 패키지 기판(110) 및 제 2 패키지 기판(120)의 측방향으로 돌출할 수 있다.
도 2f를 참조하면, 이러한 측방향 돌출부가 있다면 돌출부를 트리밍(trimming)하여 제거할 수 있다. 이러한 돌출부는 형태상의 제어가 어렵기 때문에 (예를 들면, 돌출부 간의 돌출 정도가 불균일) 적층 패키지의 취급을 어렵게 할 수 있고, 또한 적층 패키지의 풋프린트를 증가시킬 수 있다. 따라서 레이저 가공, 연마, 식각 등의 방법에 의하여 돌출부를 제거할 수 있다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 도 2f의 IV로 표시한 부분을 확대하여 나타낸 부분 확대도들이다.
도 4a를 참조하면, 커넥터(130)는 제 1 패키지 기판(110)과 제 2 패키지 기판(120)을 전기적으로 연결할 수 있다. 또한 상기 커넥터(130)는 중심선 M보다 위쪽에 있는 상반부와 중심선 M보다 아래쪽에 있는 하반부가 실질적으로 대칭을 이룰 수 있다. 다시 말해, 도 4a에서 중심선 M을 중심으로 커넥터(130)를 접으면 상기 상반부와 상기 하반부가 서로 포개어질 수 있다.
일부 실시예들에 있어서, 상기 커넥터(130)는 도 4a에 도시된 바와 같이 상단 및 하단이 절단된 타원 형태를 가질 수 있다. 바꾸어 말하면, 상기 커넥터(130)의 수평 단면적은 중심선 M에서 최대가 될 수 있다. 또한 상기 중심선 M으로부터 멀어질수록 수평 단면적이 단조적으로 감소할 수 있다.
도 4b를 참조하면, 커넥터(130')의 형태가 상단 및 하단이 절단된 8자 형태를 가질 수 있다. 이는 커넥터(130')가 구형을 갖는 제 1 도전성 연결 단자(113) 및 제 2 도전성 연결 단자(123)로부터 형성된 점에서 이해될 수 있다. 도 4a에서와 마찬가지로, 상기 커넥터(130')는 중심선 M보다 위쪽에 있는 상반부와 중심선 M보다 아래쪽에 있는 하반부가 실질적으로 대칭을 이룰 수 있다.
도 4b에서는 커넥터(130')가 상하 대칭으로서, 중심선 M을 중심으로 커넥터(130')를 접으면 상기 상반부와 상기 하반부가 서로 포개어질 수 있는 것으로 도시하였다. 하지만 상기 커넥터(130')의 상반부와 하반부가 수평 방향으로 서로 어긋나 있을 수도 있다.
도 4a 및 도 4b에서 상기 커넥터(130, 130')가 제 2 패키지 기판(120)과 접촉하는 부분에서의 접촉각은 도 4a 및 도 4b에 도시된 보조선과 수평선 사이의 예각으로 정의될 수 있으며, 실질적으로 일정할 수 있다. 도 4a 및 도 4b에서는 상기 접촉각을 나타내는 보조선이 상기 커넥터(130, 130')와 제 2 패키지 기판(120)의 접촉 부분에만 도시되었지만, 상기 커넥터(130, 130')와 제 1 패키지 기판(110)의 접촉 부분에 대해서도 동일한 방식으로 접촉각이 정의될 수 있다. 나아가, 상기 커넥터(130, 130')와 제 2 패키지 기판(120) 사이의 접촉각은 상기 커넥터(130, 130')와 제 1 패키지 기판(110) 사이의 접촉각과 실질적으로 동일할 수 있다.
또한 일부 실시예들에 있어서, 상기 커넥터(130, 130')와 제 2 패키지 기판(120) 사이의 접촉각은 각 커넥터(130, 130')에 있어서 일정할 수 있다. 상기 커넥터(130, 130')와 제 1 패키지 기판(110) 사이의 접촉각은 각 커넥터(130, 130')에 있어서 일정할 수 있다.
도 12는 통상의 기술에 따라 상부 패키지 기판을 연결하기 위하여 하부 패키지 기판을 레이저 드릴링한 상태를 나타낸 모습을 나타낸 모식도이고, 도 13은 통상의 기술에 따라 상부 패키지 기판과 하부 패키지 기판을 연결한 커넥터를 개념적으로 나타낸 부분 측단면도이다.
먼저, 도 12를 참조하면, 상부 패키지 기판과의 전기적 연결을 위하여 하부 패키지 기판에 레이저 드릴링으로 솔더볼을 노출시키는 홀(hole)을 형성할 수 있다. 상기 홀은 테이퍼진(tapered) 측면을 가질 수 있는데, 이는 추후 상부 패키지 기판과의 전기적인 연결을 위해 제공되는 추가적인 솔더볼 또는 솔더 범프가 홀 내부로 잘 수납될 수 있도록 하기 위한 것일 수 있다.
테이퍼진 측면을 가진 상기 홀은 도 12의 솔더볼과 접촉하는 부분에서는 D1의 직경을 가지지만, 상부 표면에서는 D1보다 현저히 더 큰 D2의 직경을 갖는다. 다시 말해, 레이저 드릴링으로 테이퍼진 측면을 갖는 홀을 형성함으로써 하부 패키지 기판과 상부 패키지 기판을 연결하는 종래의 방식은 커넥터를 보다 조밀하게 형성하는 것을 어렵게 할 수 있다.
도 12의 상태에서 추가적인 솔더볼을 상기 홀 내부로 수납하고 상부 패키지 기판을 하방 압착하면서 솔더볼들을 리플로우시키면 도 13과 같은 단면의 커넥터를 얻을 수 있다. 도 13을 참조하면, 상부 패키지 기판과 하부 패키지 기판을 잘 밀착하여도 그 사이에 갭(gap)이 형성되는 경우가 많고, 설사 상부 패키지 기판과 하부 패키지 기판 사이의 갭을 실질적으로 제거한다고 하더라도 커넥터의 상부 가장자리 부근에는 보이드(void)가 필연적으로 생성되었다.
이러한 갭과 보이드는 몰딩 부재 내에 빈 공간을 가져오기 때문에 패키지의 신뢰성을 저하시키는 원인이 될 수 있다.
도 4a와 도 4b를 다시 참조하면, 도 13에서 보이드가 생성되던 부분(도 4a 및 도 4b에 V로 표시된 부분)에 보이드가 생성됨이 없이 커넥터로 상부 패키지 기판과 하부 패키지 기판을 전기적으로 연결할 수 있다. 다시 말해, 몰딩 수지 물질막(129m)은 상기 제 1 패키지 기판(110)과 제 2 패키지 기판(120) 사이에서 커넥터(130)의 전체 측표면에 대하여 상기 커넥터(130)와 직접 접촉할 수 있다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 적층 패키지의 제조 방법을 나타낸 부분 단면도들이다. 도 6은 금형 내의 압력, 금형간 거리, 및 온도를 도 5a 내지 도 5f에 도시된 각 제조 단계별로 나타낸 그래프이다. 도 6의 가로축에서 A 내지 F로 표시된 구간은 각각 도 5a 내지 도 5f의 단계들에 대응된다.
도 5a 및 도 6을 참조하면, 제 1 패키지 기판(110)을 상부 금형(210a)에 고정할 수 있다. 또한 제 2 패키지 기판(120)을 하부 금형(210b)에 고정할 수 있다.
상기 상부 금형(210a)과 하부 금형(210b)은 상대적인 운동을 통하여 이들 사이의 거리를 증감시킬 수 있도록 구성될 수 있다. 또한 상기 상부 금형(210a)은 진공 홀(212)을 통하여 제 1 패키지 기판(110)을 고정시킬 수 있도록 구성될 수 있다. 따라서 제 1 패키지 기판(110)은 중력에도 불구하고 상부 금형(210a)에 고정될 수 있다.
상기 제 1 패키지 기판(110)에는 제 1 반도체 장치(111) 및 복수의 제 1 도전성 연결 단자들(113)이 부착되어 있을 수 있다. 또한, 상기 제 2 패키지 기판(120)에는 몰딩 수지 물질막(129) 및 복수의 제 2 도전성 연결 단자들(123)이 부착되어 있을 수 있다. 이에 대해서는 도 2a 및 도 2b를 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
제 1 패키지 기판(110)과 제 2 패키지 기판(120)이 서로 마주보도록 배열된 상태에서 각각 상부 금형(210a) 및 하부 금형(210b)에 고정된 상태에서 금형 내부의 압력은 P0일 수 있으며, P0의 압력은 예를 들면 대기압일 수 있다. 또한 상기 상부 금형(210a)과 하부 금형(210b) 사이의 거리는 d0이고, 금형 내부의 온도는 T0일 수 있다. 상기 T0의 온도는 실온 내지 약 80℃의 온도일 수 있으나 여기에 한정되는 것은 아니다.
도 5b 및 도 6을 참조하면, 상기 상부 금형(210a)과 상기 하부 금형(210b) 사이의 거리를 d1으로 감소시킴으로써 몰딩 수지 물질막(129)의 상부 표면이 제 1 반도체 장치(111)의 표면과 접촉하도록 할 수 있다.
이 때 금형 내부의 압력을 P0보다 낮은 P1으로 감소시키고 금형 내부의 온도를 T0보다 높은 T3로 상승시킬 수 있다. 온도 T3는 몰딩 수지 물질막(129)이 리플로우되기 시작하는 온도보다 더 낮을 수도 있고, 더 높을 수도 있다. 하지만, 온도 T3는 제 1 도전성 연결 단자(113) 및/또는 제 2 도전성 연결 단자(123)가 리플로우되기 시작하는 온도보다는 낮다.
도 5c 및 도 6을 참조하면, 상기 상부 금형(210a)과 상기 하부 금형(210b) 사이의 거리를 d2로 감소시킬 수 있다.
이 때 금형 내부의 압력을 P1보다 낮은 P2로 감소시키고 금형 내부의 온도를 T3보다 높은 T4로 상승시킬 수 있다. 온도 T4는 몰딩 수지 물질막(129)이 리플로우되기 시작하는 온도보다 더 높은 온도일 수 있다. 온도 T4가 몰딩 수지 물질막(129)의 리플로우 온도보다 높기 때문에 리플로우된 몰딩 수지 물질막(129r)은 유동성을 보일 수 있다.
리플로우된 상기 몰딩 수지 물질막(129r)이 유동성을 띠는 한편, 상기 상부 금형(210a)과 상기 하부 금형(210b) 사이의 거리가 d2로 감소되었기 때문에 상기 몰딩 수지 물질막(129r)은 측방향으로 유동되면서 제 1 도전성 연결 단자(113) 및/또는 제 2 도전성 연결 단자(123)를 적어도 부분적으로 둘러쌀 수 있다.
도 5c에서는 제 1 도전성 연결 단자(113)와 제 2 도전성 연결 단자(123)가 서로 접촉하는 것으로 도시되었지만, 본 단계에서 제 1 도전성 연결 단자(113)와 제 2 도전성 연결 단자(123)는 서로 이격되어 있을 수도 있다.
도 5d 및 도 6을 참조하면, 상기 상부 금형(210a)과 상기 하부 금형(210b) 사이의 거리를 d3으로 감소시킴으로써 몰딩 수지 물질막(129r)이 측방향으로 더욱 많이 유동하도록 할 수 있다.
이 때 금형 내부의 압력을 P2보다 낮은 P3으로 감소시키고 금형 내부의 온도를 T4보다 높은 T2로 상승시킬 수 있다. 온도 T2는 제 1 도전성 연결 단자(113) 및/또는 제 2 도전성 연결 단자(123)가 리플로우되기 시작하는 온도보다 높을 수 있다.
도 5d에 도시된 바와 같이, 제 1 도전성 연결 단자(113)과 제 2 도전성 연결 단자(123)는 서로 접촉할 뿐만 아니라 접촉된 부분이 서로 용융되어 면접촉을 이루고 있다. 또한 온도 T4는 몰딩 수지 물질막(129r)이 리플로우되기 시작하는 온도보다 충분히 높기 때문에 가교 반응도 비교적 활발하게 일어날 수 있다.
도 5e 및 도 6을 참조하면, 상기 상부 금형(210a)과 상기 하부 금형(210b) 사이의 거리를 d4로 감소시킴으로써 몰딩 수지 물질막(129r)의 상부 표면이 더욱 제 1 패키지 기판(110)에 근접할 수 있다. 또한 몰딩 수지 물질막(129r)은 측방향으로 제 2 패키지 기판(120)의 가장자리를 지나쳐 부분적으로 돌출될 수 있다.
이 때 금형 내부의 압력을 P3보다 낮은 P4으로 감소시키고 금형 내부의 온도는 T2를 유지할 수 있다. 금형 내부의 압력을 P4로 낮춘 상태에서 제 1 패키지 기판(110)과 제 2 패키지 기판(120)을 서로 근접시키고 있기 때문에 몰딩 수지 물질막(129r)의 점도에도 불구하고 제 1 반도체 장치(111)와 제 1 패키지 기판(110) 사이의 공간을 몰딩 수지 물질막(129r)이 원활하게 충전시킬 수 있다.
도 5f 및 도 6을 참조하면, 상기 상부 금형(210a)과 상기 하부 금형(210b) 사이의 거리를 d5로 감소시킴으로써 몰딩 수지 물질막(129r)의 상부 표면이 더욱 제 1 패키지 기판(110)에 근접할 수 있다.
이 때 금형 내부의 압력을 P4보다 낮은 P5로 감소시키고 금형 내부의 온도는 T2를 유지할 수 있다. 그에 의하여, 몰딩 수지 물질막(129m)은 제 1 패키지 기판(110)과 제 2 패키지 기판(120) 사이의 공간을 완전히 충전할 수 있다.
그런 다음, 상기 금형 내부의 온도를 T0로 냉각하면, 도 2e에 도시한 바와 같은 적층 패키지를 얻을 수 있다. 이후의 공정은 도 2e 및 도 2f를 참조하여 설명하였으므로 여기서는 추가적인 설명을 생략한다.
이상에서 설명한 바와 같이, 금형 내부의 압력과 온도를 다단계로 점진적으로 변화시키면서 제 1 패키지 기판과 제 2 패키지 기판을 접근시키면, 미세한 틈새(예컨대 제 1 패키지 기판과 제 1 반도체 장치 사이의 공간)도 에어 캐비티 없이 충전할 수 있다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 적층 패키지의 제조 방법을 나타낸 측단면도들이다. 도 7a 및 도 7b에 도시한 제조 방법은 대부분 도 2a 내지 도 2f에 도시한 제조 방법과 공통되므로 차이가 있는 점을 중심으로 설명한다.
도 7a를 참조하면, 제 1 반도체 장치(111)와 제 1 패키지 기판(110)의 사이에 언더필(117)이 충전될 수 있다. 언더필(117)은 당 업계에 알려진 임의의 방법에 의하여 충전될 수 있으며, 예를 들면 모세관 언더필, 플럭싱(노플로우) 언더필, 또는 4-코너 언더필 방법을 이용하여 형성될 수 있다.
그런 다음 도 2b 내지 도 2e에 도시한 바와 같은 공정을 수행할 수 있으며, 이에 대해서는 중복되는 설명을 생략한다.
도 7b를 참조하면, 측방향으로 돌출된 몰딩 수지 물질막(129m)을 트리밍함으로써 몰딩 수지 물질막(129m)의 측면과 제 1 패키지 기판(110) 및 제 2 패키지 기판(120)의 측면이 정렬된 적층 패키지를 얻을 수 있다.
도 8은 본 발명의 다른 실시예에 따른 적층 패키지를 나타낸 측단면도이다.
도 8을 참조하면, 제 1 반도체 장치(111a)가 플립칩 타입으로 실장되지 않고 활성면이 상부를 향하는 점 및 본딩 와이어(115a)를 이용하여 제 1 패키지 기판(110)과 전기적으로 연결되는 점에서 차이가 있다.
상기 제 1 반도체 장치(111a)는 도 2a를 참조하여 설명한 제 1 반도체 장치(111)와 동일할 수 있으며, 여기서는 중복되는 설명을 생략한다.
상기 제 1 반도체 장치(111a)를 제 1 패키지 기판(110)에 전기적으로 연결하는 본딩 와이어(115a)는 금(Au), 은(Ag), 또는 구리(Cu)를 주성분으로 하고, 여기에 팔라듐(Pd), 베릴륨(Be), 티타늄(Ti), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 백금(Pt), 이트륨(Y), 세륨(Ce), 칼슘(Ca), 란타늄(La), 크롬(Cr), 망간(Mn), 코발트(Co)과 같은 금속이 코팅되거나 첨가된 구성을 가질 수 있다.
도 8의 도시된 바와 같이 본딩 와이어를 이용하여 실장하면, 도 2f에 도시된 바와 같이 제 1 반도체 장치(111)와 제 1 패키지 기판(110) 사이의 공간을 충전하기 위하여 다단계의 압력 강하와 온도 상승, 및 그에 최적화된 상하 금형간 거리 제어와 같은 복잡하고 어려운 제조 방법이 단순화될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 적층 패키지를 나타낸 측단면도이다. 도 9에 도시된 적층 패키지는 도 2f에 예시된 적층 패키지와 대비하여 제 2 패키지 기판(120i) 상에 두 개의 반도체 장치들(DEV1)이 실장된 점에서 차이가 있으며, 이러한 차이점을 중심으로 설명한다.
도 9를 참조하면, 제 2 패키지 기판(120i)의 상부 표면 위에 두 개의 반도체 장치들(DEV1)이 수평 방향으로 배열되어 실장되어 있다. 상기 두 개의 반도체 장치들(DEV1)은 반도체 칩일 수도 있고, 그 자체가 하나의 반도체 패키지일 수도 있다.
상기 두 개의 반도체 장치들(DEV1)은 상기 제 2 패키지 기판(120i)을 통하여 서로 전기적으로 연결될 수 있다. 이러한 견지에서 상기 제 2 패키지 기판(120i)은 인터포저로서 기능한다고 볼 수 있다.
또한 두 개의 반도체 장치들(DEV1) 각각은 상기 제 2 패키지 기판(120i)을 통하여 제 1 패키지 기판(110)과도 전기적으로 연결될 수 있다.
도 1 내지 도 7b 및 도 9를 참조하여 설명한 실시예들에 있어서, 어느 도전성 연결 단자도 구리 코어 솔더볼(copper core solder ball, CCSB)과 같이 고융점을 갖는, 예컨대 융점이 400℃를 초과하는 금속 코어볼이 사용되지 않기 때문에 커넥터(130) 내에도 그와 같이 고융점을 갖는 금속 코어볼이 존재하지 않는다.
도 10 및 도 11은 각각 본 발명의 일 실시예에 따른 반도체 패키지와 외부 시스템과의 관계를 나타내는 모식도들이다.
도 10을 참조하면, 외부 시스템(1500)에서 입력된 데이터는 반도체 패키지(1000)에 저장될 수 있다. 반도체 패키지(1000)는 비휘발성 메모리(1010), 및 컨트롤러(1020)를 포함할 수 있다.
외부 시스템(1500)에서 입력된 데이터는 호스트 인터페이스(1020)을 통하여 컨트롤러(1020)에 전달되고, 컨트롤러(1020)로부터 낸드 인터페이스(1010)를 통하여 비휘발성 메모리(1010)에 저장될 수 있다. 또한, 컨트롤러(1020)는 낸드 인터페이스(1010)를 통하여 비휘발성 메모리(1010)로부터 데이터를 읽어내어 호스트 인터페이스(1020)를 통하여 외부 시스템(1050)으로 전송할 수 있다.
반도체 패키지(1000)는 도 1 내지 도 7b 및 도 9를 참조하여 설명한 적층 패키지들 중의 어느 하나일 수 있다. 비휘발성 메모리(1010)는 도 9를 참조하여 설명한 반도체 장치(DEV1)일 수 있다. 컨트롤러(1020)는 도 2a를 통하여 설명한 제 1 반도체 장치(111), 또는 도 8을 참조하여 설명한 제 1 반도체 장치(111a) 중의 어느 하나일 수 있다.
도 11을 참조하면, 외부 시스템(2500)에서 입력된 데이터는 반도체 패키지(2000)에 저장될 수 있다. 반도체 패키지(2000)는 비휘발성 메모리(2010), 컨트롤러(2020), 및 보조 메모리(2030)를 포함할 수 있다.
외부 시스템(2500)에서 입력된 데이터 중 일부는 호스트 인터페이스(2020)을 통하여 컨트롤러(2020)에 전달되고, 컨트롤러(2020)로부터 낸드 인터페이스(2010)를 통하여 비휘발성 메모리(2010)에 저장될 수 있다. 또한, 컨트롤러(2020)는 낸드 인터페이스(2010)를 통하여 비휘발성 메모리(2010)로부터 데이터를 읽어내어 호스트 인터페이스(2020)를 통하여 외부 시스템(2050)으로 전송할 수 있다.
외부 시스템(2500)에서 입력된 데이터 중 일부는 디램 인터페이스(2130)을 통하여 보조 메모리(2030)에 저장될 수 있다. 또한, 보조 메모리(2030)에 저장된 데이터는 디램 인터페이스(2130)를 통하여 외부 시스템(2050)으로 전송할 수 있다.
반도체 패키지(2000)는 도 1 내지 도 7b 및 도 9를 참조하여 설명한 적층 패키지들 중의 어느 하나일 수 있다. 비휘발성 메모리(1010)는 도 9를 참조하여 설명한 반도체 장치(DEV1)일 수 있다. 컨트롤러(1020)는 도 2a를 통하여 설명한 제 1 반도체 장치(111), 또는 도 8을 참조하여 설명한 제 1 반도체 장치(111a) 중의 어느 하나일 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
110: 제 1 반도체 기판 111, 111a: 제 1 반도체 장치
113: 제 1 도전성 연결 단자 117: 언더필
120: 제 2 반도체 기판 123: 제 2 도전성 연결 단자
129: 몰딩 수지 물질막 130: 커넥터
210a: 상부 금형 210b: 하부 금형

Claims (10)

  1. 제 1 패키지 기판의 제 1 표면 상에 복수의 제 1 도전성 연결 단자들과 제 1 반도체 장치가 제공된 상기 제 1 패키지 기판을 제공하는 단계;
    제 2 패키지 기판의 제 1 표면 상에 복수의 제 2 도전성 연결 단자들과 몰딩 수지 물질막이 제공된 제 2 패키지 기판을 제공하는 단계;
    상기 제 1 패키지 기판의 제 1 표면과 상기 제 2 패키지 기판의 제 1 표면이 서로 마주하도록 배열하는 단계;
    상기 몰딩 수지 물질막을 리플로우시키면서 상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 압착하는 단계; 및
    리플로우된 상기 몰딩 수지 물질막을 경화시키는 단계;
    를 포함하는 적층 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 압착하는 단계는,
    상기 몰딩 수지 물질막을 리플로우시키는 단계; 및
    상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 전기적으로 연결시키는 단계;
    를 포함하는 것을 특징으로 하는 적층 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 리플로우시키는 단계와 상기 전기적으로 연결시키는 단계는 시간적으로 적어도 부분적으로 중첩되도록 수행되는 것을 특징으로 하는 적층 패키지의 제조 방법.
  4. 제 3 항에 있어서,
    상기 리플로우시키는 단계는 상기 몰딩 수지 물질막을 제 1 온도로 승온시키는 단계를 포함하고,
    상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 전기적으로 연결시키는 단계는 상기 복수의 제 1 도전성 연결 단자들 및 상기 복수의 제 2 도전성 연결 단자들을 상기 제 1 온도보다 높은 제 2 온도로 승온시키는 단계를 포함하는 것을 특징으로 하는 적층 패키지의 제조 방법.
  5. 제 1 패키지 기판의 제 1 표면과 제 2 패키지 기판의 제 1 표면이 서로 마주보도록 배열하는 단계로서, 상기 제 1 패키지 기판의 상기 제 1 표면 상에는 제 1 반도체 장치 및 복수의 제 1 도전성 연결 단자들이 제공되고, 상기 제 2 패키지 기판의 상기 제 1 표면 상에는 몰딩 수지 물질막 및 상기 복수의 제 1 도전성 연결 단자들에 대응되는 복수의 제 2 도전성 연결 단자들이 제공되는 단계; 및
    상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 승온시켜 접합하는 단계;
    를 포함하고,
    상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 승온시켜 접합하는 단계는,
    상기 몰딩 수지 물질막을 리플로우시키는 단계; 및
    상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 전기적으로 연결하는 단계;
    를 포함하고,
    상기 몰딩 수지 물질막을 리플로우시키는 단계와 상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 전기적으로 연결하는 단계는 적어도 부분적으로 시간적으로 중첩되는 것을 특징으로 하는 적층 패키지의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 승온시켜 접합하는 단계에 의하여 상기 제 1 도전성 연결 단자와 그에 대응되는 제 2 도전성 연결 단자가 결합되어 단일의 커넥터를 형성하고,
    상기 커넥터는 상반부와 하반부가 대칭인 것을 특징으로 하는 적층 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 커넥터는 수평 방향의 단면적이 중심부에서 가장 크고,
    상기 중심부로부터 멀어질수록 상기 커넥터의 수평 방향의 단면적이 감소하는 것을 특징으로 하는 적층 패키지의 제조 방법.
  8. 제 6 항에 있어서,
    상기 커넥터는 8자 형태를 갖는 것을 특징으로 하는 적층 패키지의 제조 방법.
  9. 제 6 항에 있어서,
    상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 승온시켜 접합하는 단계에 의하여 상기 커넥터와 몰딩 수지 사이에 보이드(void)가 부존재하는 것을 특징으로 하는 적층 패키지의 제조 방법.
  10. 삭제
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