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JP2015126121A - 半導体パッケージの製造方法 - Google Patents

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JP2015126121A
JP2015126121A JP2013270073A JP2013270073A JP2015126121A JP 2015126121 A JP2015126121 A JP 2015126121A JP 2013270073 A JP2013270073 A JP 2013270073A JP 2013270073 A JP2013270073 A JP 2013270073A JP 2015126121 A JP2015126121 A JP 2015126121A
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Kosuke Morita
浩介 盛田
石坂 剛
Takeshi Ishizaka
剛 石坂
石井 淳
Atsushi Ishii
淳 石井
豪士 志賀
Goshi Shiga
豪士 志賀
智絵 飯野
Chie Iino
智絵 飯野
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Nitto Denko Corp
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Abstract

【課題】バッファーコート膜の感光予定部の周辺が感光することを防止できる半導体パッケージの製造方法を提供する。【解決手段】支持板11aと支持板11a上に積層された仮固定材11b及び仮固定材11b上に仮固定された半導体チップ14を備えるチップ仮固定体11、並びにチップ仮固定体11上に配置された熱硬化性樹脂シート12を加圧して、半導体チップ14及び半導体チップ14を覆う熱硬化性樹脂シート12を備える封止体51を形成する工程と、封止体を加熱することで熱硬化性樹脂シート12を硬化させて、半導体チップ14及び半導体チップ14を覆う硬化樹脂を備える硬化体52を形成する工程と、硬化体から仮固定材11bを剥離する工程と、硬化体の仮固定材11bと接していた面上に再配線層を形成して、再配線体53を形成する工程とを含む。【選択図】図1

Description

本発明は、半導体パッケージの製造方法に関する。
半導体チップを封止する際に、熱硬化性樹脂シートを使用することがある(例えば、特許文献1参照)。
特開2013−7028号公報
半導体パッケージを製造する場合、仮固定材の上に仮固定された半導体チップを封止樹脂で覆うことにより封止樹脂体を形成し、封止樹脂体の樹脂部分を硬化させることにより硬化樹脂体を形成し、硬化樹脂体上に再配線層を形成することがある。再配線層を形成する際には、硬化樹脂体上に感光性のバッファーコート膜を形成し、次いで、フォトリソグラフィによりバッファーコート膜に開口部を形成する。
バッファーコート膜の感光予定部を感光させる際に、感光予定部だけでなくその周辺も感光し、精度が低い開口部が形成されることがある。
本発明は前記課題を解決し、バッファーコート膜の感光予定部の周辺が感光することを防止できる半導体パッケージの製造方法を提供することを目的とする。
本発明は、支持板、上記支持板上に積層された仮固定材及び上記仮固定材上に仮固定された半導体チップを備えるチップ仮固定体、並びに上記チップ仮固定体上に配置された熱硬化性樹脂シートを加圧して、上記半導体チップ及び上記半導体チップを覆う上記熱硬化性樹脂シートを備える封止体を形成する工程と、上記封止体を加熱することで上記熱硬化性樹脂シートを硬化させて、上記半導体チップ及び上記半導体チップを覆う硬化樹脂を備える硬化体を形成する工程と、上記硬化体から上記仮固定材を剥離する工程と、上記硬化体の上記仮固定材と接していた面上に再配線層を形成して、再配線体を形成する工程とを含む半導体パッケージの製造方法に関する。
上記再配線体を形成する工程は、上記硬化体の上記仮固定材と接していた面上に感光性のバッファーコート膜を形成するステップと、露光及び現像により上記バッファーコート膜に開口部を形成するステップとを含む。上記硬化体の上記仮固定材と接する面において、上記硬化樹脂の表面粗さが3000nm以下である。
本発明では、硬化体の仮固定材と接する面(以下では、膜形成予定面ともいう)の表面粗さが小さいので、バッファーコート膜が露光光を照射された際の膜形成予定面での露光光の乱反射が抑制される。よって、バッファーコート膜の感光予定部の周辺が感光することを防止することが可能で、高精度の開口部を形成できる。
上記封止体を形成する工程では、1.0MPa以上で加圧することが好ましい。これにより、硬化体の膜形成予定面の表面粗さを小さくできる。
本発明の半導体パッケージの製造方法は、例えば、上記再配線体を個片化して半導体パッケージを得る工程をさらに含む。
上記再配線体を形成する工程は、例えば、開口部を介して硬化樹脂にレーザーを照射して、硬化体を厚み方向に貫通する貫通孔を形成するステップをさらに含む。
本発明の半導体パッケージの製造方法によれば、バッファーコート膜の感光予定部の周辺が感光することを防止できる。
実施形態1の方法の要旨を説明するための工程断面図である。 実施形態1の方法の要旨を説明するための工程断面図である。 実施形態1の方法の要旨を説明するための工程断面図である。 実施形態1の方法の要旨を説明するための工程断面図である。 実施形態1の方法の要旨を説明するための工程断面図である。 実施形態1の方法の要旨を説明するための工程断面図である。 積層体を下側加熱板と上側加熱板の間に配置した状態の概略を示す断面図である。 平行平板方式で積層体を熱プレスする様子の概略を示す断面図である。 熱プレスで得られた封止体からセパレーターを剥離した様子の概略を示す断面図である。 封止体を加熱して得られた硬化体などの概略断面図である。 仮固定材を剥離した後の硬化体の概略断面図である。 硬化体の一部を研削した様子の概略を示す断面図である。 硬化体上にバッファーコート膜を形成した様子の概略を示す断面図である。 バッファーコート膜に露光光を照射する様子の概略を示す断面図である。 現像後の様子の概略を示す断面図である。 貫通孔を形成した様子の概略を示す断面図である。 貫通電極を形成した様子の概略を示す断面図である。 シード層上に、レジストを形成した様子の概略を示す断面図である。 シード層上にめっきパターンを形成した様子の概略を示す断面図である。 再配線を完成した様子の概略を示す断面図である。 再配線上に保護膜を形成した様子の概略を示す断面図である。 保護膜に開口を形成した様子の概略を示す断面図である。 再配線上に電極を形成した様子の概略を示す断面図である。 電極上にバンプを形成した様子の概略を示す断面図である 再配線体を個片化して得られた半導体パッケージの概略断面図である。
以下に実施形態を掲げ、本発明を詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
[実施形態1]
実施形態1の方法では、Fan−out(ファンアウト)型ウェハレベルパッケージ(WLP)を製造できる。
まず、図1〜図6を参照して、実施形態1の半導体パッケージの製造方法の要旨を説明する。
図1〜4に示すように、実施形態1の半導体パッケージの製造方法は、支持板11a、支持板11a上に積層された仮固定材11b及び仮固定材11b上に仮固定された半導体チップ14を備えるチップ仮固定体11、並びにチップ仮固定体11上に配置された熱硬化性樹脂シート12を加圧して、半導体チップ14及び半導体チップ14を覆う熱硬化性樹脂シート12を備える封止体51を形成する工程と、封止体51を加熱することで熱硬化性樹脂シート12を硬化させて、半導体チップ14及び半導体チップ14を覆う硬化樹脂21を備える硬化体52を形成する工程と、硬化体52から仮固定材11bを剥離する工程と、硬化体52の仮固定材11bと接していた面上に再配線層69を形成して、再配線体53を形成する工程とを含む。
図5〜図6に示すように、再配線体53を形成する工程は、硬化体52の仮固定材11bと接していた面上に感光性のバッファーコート膜61を形成するステップと、露光及び現像によりバッファーコート膜61に開口部61Bを形成するステップとを含む。
硬化体52の仮固定材11bと接する面(以下では、膜形成予定面ともいう)52Aにおいて、硬化樹脂21の表面粗さが3000nm以下であり、好ましくは2500nm以下、より好ましくは2000nm以下である。表面粗さの下限は特に限定されず、例えば1nmである。
なお、硬化樹脂21の表面粗さは、実施例に記載の方法で測定できる。
実施形態1の方法では、硬化体52の膜形成予定面52Aの表面粗さが小さいので、バッファーコート膜61が露光光を照射された際の膜形成予定面52Aでの露光光の乱反射が抑制される。よって、バッファーコート膜61の感光予定部の周辺が感光することを防止することが可能で、高精度の開口部61Bを形成できる。
硬化樹脂21の表面粗さは、チップ仮固定体11及び熱硬化性樹脂シート12を加圧する際の圧力、熱硬化性樹脂シート12を硬化させる際の加熱温度、熱硬化性樹脂シート12中の無機充填材の形状、熱硬化性樹脂シート12中の無機充填材量などによりコントロールできる。なかでも、チップ仮固定体11及び熱硬化性樹脂シート12を加圧する際の圧力、熱硬化性樹脂シート12を硬化させる際の加熱温度が重要である。例えば、チップ仮固定体11及び熱硬化性樹脂シート12を1.0MPa以上で加圧すること、熱硬化性樹脂シート12を硬化させる際の加熱温度を低くすること、無機充填材の平均粒子径を小さくすること、球状の無機充填材を使用することにより、硬化樹脂21の表面粗さを小さくできる。
次に、図7〜図25を参照して、実施形態1の半導体パッケージの製造方法を詳細に説明する。
図7に示すように、積層体1は、チップ仮固定体11、チップ仮固定体11上に配置された熱硬化性樹脂シート12及び熱硬化性樹脂シート12上に配置されたセパレーター13を備える。積層体1は下側加熱板41と上側加熱板42の間に配置されている。
チップ仮固定体11は、支持板11a、支持板11a上に積層された仮固定材11b、仮固定材11b上に仮固定された半導体チップ14を備える。
支持板11aの材料としては特に限定されず、例えば、SUSなどの金属材料、ポリイミド、ポリアミドイミド、ポリエーテルエーテルケトン、ポリエーテルサルフォンなどのプラスチック材料などである。
仮固定材11bとしては特に限定されないが、容易に剥離できるという理由から、熱発泡性粘着剤を使用する。熱発泡性粘着剤としては従来公知のものを使用できる。
半導体チップ14は、電極パッド14aが形成された回路形成面を備える。チップ仮固定体11では、半導体チップ14の回路形成面が仮固定材11bと接触した状態である。
熱硬化性樹脂シート12は、後で詳細に説明する。
セパレーター13としては、ポリエチレンテレフタレート(PET)フィルムなどを好適に使用できる。熱硬化性樹脂シート12の剥離を容易に行うために、セパレーター13には離型処理が施されていることが好ましい。
図8に示すように、下側加熱板41及び上側加熱板42を用いて平行平板方式で積層体1を熱プレスして、封止体51を形成する。
熱プレスの温度は好ましくは70℃以上、より好ましくは80℃以上である。これにより、封止体51を容易に形成できる。熱プレスの温度は好ましくは170℃以下、より好ましくは150℃以下、さらに好ましくは110℃以下、よりさらに好ましくは100℃以下、特に好ましくは95℃以下である。170℃以下であると、成形物の反りを抑制することができる。
積層体1を熱プレスする圧力は、好ましくは1.0MPa以上、より好ましくは1.5MPa以上である。1.0MPa以上であると、封止体51の仮固定材11bと接する面の表面粗さを小さくできる。その結果、硬化体52の膜形成予定面52Aの表面粗さを小さくできる。
積層体1を熱プレスする圧力は、好ましくは10MPa以下、より好ましくは8MPa以下である。
熱プレスする時間は、好ましくは0.3分以上、より好ましくは0.5分以上、さらに好ましくは2分以上である。また、熱プレスする時間は、好ましくは60分以下、より好ましくは40分以下、よりさらに好ましくは10分以下、特に好ましくは5分以下である。
熱プレスは減圧雰囲気下で行うことが好ましい。減圧雰囲気下で熱プレスすることにより、ボイドを低減することが可能で、凹凸を良好に埋めることができる。減圧条件としては、圧力が、例えば、0.1〜5kPa、好ましくは、0.1〜100Paである。
積層体1を熱プレスすることで得られた封止体51は、半導体チップ14及び半導体チップ14を覆う熱硬化性樹脂シート12を備える。封止体51は仮固定材11b及びセパレーター13と接している。
図9に示すように、封止体51からセパレーター13を剥離する。
次いで、仮固定材11bの発泡開始温度より低い温度で封止体51を加熱し、熱硬化性樹脂シート12を硬化させて、硬化体52を形成する。例えば、仮固定材11bの発泡開始温度より20℃以上低い温度で加熱し、熱硬化性樹脂シート12を硬化させる。これにより、熱硬化性樹脂シート12が硬化する前に仮固定材11bが発泡することを防止でき、膜形成予定面52Aの表面粗さを小さくすることが可能である。
加熱温度は、好ましくは100℃以上、より好ましくは120℃以上、さらに好ましくは130℃以上、特に好ましくは140℃以上である。一方、加熱温度は、好ましくは200℃以下、より好ましくは180℃以下、さらに好ましくは170℃以下である。
加熱時間は、好ましくは10分以上、より好ましくは30分以上である。一方、加熱時間の上限は、好ましくは180分以下、より好ましくは120分以下、さらに好ましくは90分以下である。
封止体51を加熱する際、加圧してもよい。圧力は好ましくは0.1MPa以上、より好ましくは0.5MPa以上である。一方、上限は好ましくは10MPa以下、より好ましくは5MPa以下である。
図10に示すように、硬化体52は、半導体チップ14及び半導体チップ14を覆う硬化樹脂21を備える。
図11に示すように、仮固定材11bを加熱して仮固定材11bを発泡させた後、硬化体52から仮固定材11bを剥離する。これにより、硬化体52の膜形成予定面52Aが露出する。仮固定材11bを加熱する温度としては、好ましくは175℃以上、より好ましくは180℃以上である。175℃以上であると、仮固定材11bを良好に発泡させることが可能で、仮固定材11bの粘着力を低下させることができる。仮固定材11bを加熱する温度の上限は、例えば200℃である。
図12に示すように、硬化体52の膜形成予定面52Aの反対側の面を研削してもよい。研削を行うことにより、硬化体52の反りを低減でき、また厚み精度を向上できる。研削厚みは任意であるが、例えば研削して半導体チップ14の背面を露出させることにより、硬化体52の反りを著しく低減できる。研削方法としては、例えば、高速回転する砥石を用いるグラインディング法などが挙げられる。
図13に示すように、硬化体52の膜形成予定面52A上にバッファーコート膜61を形成する。バッファーコート膜61としては、感光性のポリイミド、感光性のポリベンゾオキサゾール(PBO)などを使用できる。バッファーコート膜61を形成する方法としては、スピンコート法、ダイコーティング法、ドライフィルムを積層する方法などが挙げられる。
図14に示すように、バッファーコート膜61上にマスク62を配置する。次いで、バッファーコート膜61の上方に配置した光源91から露光光を照射し、バッファーコート膜61を感光させる。
次いで、図15に示すように、現像によりバッファーコート膜61に開口部61A及び開口部61Bを形成して、硬化樹脂21の所定の部分及び電極パッド14aを露出させる。
図16に示すように、硬化体52の上方から開口部61Bを介して硬化樹脂21にレーザーを照射して、貫通孔71を形成する。貫通孔71は、硬化体52を厚み方向に貫通する。
図17に示すように、貫通孔71に金属を充填して、貫通電極72を形成する。貫通電極72は硬化体52を厚み方向に貫通する。充填する金属としては、例えば、Cu、Ag、Au、Sn、共晶はんだなどが挙げられる。共晶はんだとして、例えば、Sn−Ag共晶はんだ、Sn−Ag−Cu共晶はんだなどを用いることができる。
次いで、バッファーコート膜61、電極パッド14a及び貫通電極72上にシード層を形成する。
図18に示すように、シード層上にレジスト63を形成する。
図19に示すように、電解銅めっきなどのめっき法で、シード層上にめっきパターン64を形成する。
図20に示すように、レジスト63を除去した後、シード層をエッチングして、再配線65及び再配線75を完成する。
図21に示すように、再配線65及び再配線75上に保護膜66を形成する。保護膜66としては、感光性のポリイミド、感光性のポリベンゾオキサゾール(PBO)などを使用できる。
図22に示すように、保護膜66に開口を形成し、保護膜66の下方にある再配線65及び再配線75を露出させる。これにより、硬化体52上に再配線65及び再配線75を含む再配線層69が完成し、硬化体52と、硬化体52上に形成された再配線層69を備える再配線体53を得る。
図23に示すように、露出した再配線65上に電極(UBM:Under Bump Metal)67を形成する。また、再配線75上に電極77を形成する。
図24に示すように、電極67上にバンプ68を形成する。パンプ68は、電極67及び再配線65を介して電極パッド14aと電気的に接続されている。また、電極77上にバンプ78を形成する。パンプ78は、電極77及び再配線75を介して貫通電極72と電気的に接続されている。
図25に示すように、再配線体53を個片化(ダイシング)して半導体パッケージ54を得る。
以上により、チップ領域の外側に配線を引き出した半導体パッケージ54を得ることができる。
(熱硬化性樹脂シート12)
熱硬化性樹脂シート12について説明する。
熱硬化性樹脂シート12としては、仮固定材11bの発泡開始温度より低い温度で硬化するものを使用する。
熱硬化性樹脂シート12は、エポキシ樹脂、フェノール樹脂などの熱硬化性樹脂を含むことが好ましい。
エポキシ樹脂としては、特に限定されるものではない。例えば、トリフェニルメタン型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ビフェニル型エポキシ樹脂、変性ビスフェノールA型エポキシ樹脂、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、変性ビスフェノールF型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、フェノキシ樹脂などの各種のエポキシ樹脂を用いることができる。これらエポキシ樹脂は単独で用いてもよいし2種以上併用してもよい。
エポキシ樹脂の反応性を確保する観点からは、エポキシ当量150〜250、軟化点もしくは融点が50〜130℃の常温で固形のものが好ましい。なかでも、信頼性の観点から、トリフェニルメタン型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ビフェニル型エポキシ樹脂がより好ましい。また、ビスフェノールF型エポキシ樹脂が好ましい。
フェノール樹脂は、エポキシ樹脂との間で硬化反応を生起するものであれば特に限定されるものではない。例えば、フェノールノボラック樹脂、フェノールアラルキル樹脂、ビフェニルアラルキル樹脂、ジシクロペンタジエン型フェノール樹脂、クレゾールノボラック樹脂、レゾール樹脂などが用いられる。これらフェノール樹脂は単独で用いてもよいし、2種以上併用してもよい。
フェノール樹脂としては、エポキシ樹脂との反応性の観点から、水酸基当量が70〜250、軟化点が50〜110℃のものを用いることが好ましい。硬化反応性が高いという観点から、フェノールノボラック樹脂を好適に用いることができる。また、信頼性の観点から、フェノールアラルキル樹脂やビフェニルアラルキル樹脂のような低吸湿性のものも好適に用いることができる。
熱硬化性樹脂シート12中のエポキシ樹脂及びフェノール樹脂の合計含有量は、5重量%以上が好ましい。5重量%以上であると、半導体チップ14などに対する接着力が良好に得られる。熱硬化性樹脂シート12中のエポキシ樹脂及びフェノール樹脂の合計含有量は、40重量%以下が好ましく、20重量%以下がより好ましい。40重量%以下であると、吸湿性を低く抑えることができる。
エポキシ樹脂とフェノール樹脂の配合割合は、硬化反応性という観点から、エポキシ樹脂中のエポキシ基1当量に対して、フェノール樹脂中の水酸基の合計が0.7〜1.5当量となるように配合することが好ましく、より好ましくは0.9〜1.2当量である。
熱硬化性樹脂シート12は、硬化促進剤を含むことが好ましい。
硬化促進剤としては、エポキシ樹脂とフェノール樹脂の硬化を進行させるものであれば特に限定されず、例えば、2−メチルイミダゾール(商品名;2MZ)、2−ウンデシルイミダゾール(商品名;C11−Z)、2−ヘプタデシルイミダゾール(商品名;C17Z)、1,2−ジメチルイミダゾール(商品名;1.2DMZ)、2−エチル−4−メチルイミダゾール(商品名;2E4MZ)、2−フェニルイミダゾール(商品名;2PZ)、2−フェニル−4−メチルイミダゾール(商品名;2P4MZ)、1−ベンジル−2−メチルイミダゾール(商品名;1B2MZ)、1−ベンジル−2−フェニルイミダゾール(商品名;1B2PZ)、1−シアノエチル−2−メチルイミダゾール(商品名;2MZ−CN)、1−シアノエチル−2−ウンデシルイミダゾール(商品名;C11Z−CN)、1−シアノエチル−2−フェニルイミダゾリウムトリメリテイト(商品名;2PZCNS−PW)、2,4−ジアミノ−6−[2’−メチルイミダゾリル−(1’)]−エチル−s−トリアジン(商品名;2MZ−A)、2,4−ジアミノ−6−[2’−ウンデシルイミダゾリル−(1’)]−エチル−s−トリアジン(商品名;C11Z−A)、2,4−ジアミノ−6−[2’−エチル−4’−メチルイミダゾリル−(1’)]−エチル−s−トリアジン(商品名;2E4MZ−A)、2,4−ジアミノ−6−[2’−メチルイミダゾリル−(1’)]−エチル−s−トリアジンイソシアヌル酸付加物(商品名;2MA−OK)、2−フェニル−4,5−ジヒドロキシメチルイミダゾール(商品名;2PHZ−PW)、2−フェニル−4−メチル−5−ヒドロキシメチルイミダゾール(商品名;2P4MHZ−PW)などのイミダゾール系硬化促進剤が挙げられる(いずれも四国化成工業(株)製)。
なかでも、混練温度での硬化反応を抑えられるという理由からイミダゾール系硬化促進剤が好ましく、2−フェニル−4,5−ジヒドロキシメチルイミダゾール、2,4−ジアミノ−6−[2’−エチル−4’−メチルイミダゾリル−(1’)]−エチル−s−トリアジンがより好ましく、2−フェニル−4,5−ジヒドロキシメチルイミダゾールがさらに好ましい。
硬化促進剤の含有量は、エポキシ樹脂及びフェノール樹脂の合計100重量部に対して、好ましくは0.2重量部以上、より好ましくは0.5重量部以上、さらに好ましくは0.8重量部以上である。硬化促進剤の含有量は、エポキシ樹脂及びフェノール樹脂の合計100重量部に対して、好ましくは5重量部以下、より好ましくは2重量部以下である。
熱硬化性樹脂シート12は、熱可塑性樹脂(エラストマー)を含んでもよい。
熱可塑性樹脂としては、天然ゴム、ブチルゴム、イソプレンゴム、クロロプレンゴム、エチレン−酢酸ビニル共重合体、エチレン−アクリル酸共重合体、エチレン−アクリル酸エステル共重合体、ポリブタジエン樹脂、ポリカーボネート樹脂、熱可塑性ポリイミド樹脂、6−ナイロンや6,6−ナイロンなどのポリアミド樹脂、フェノキシ樹脂、アクリル樹脂、PETやPBTなどの飽和ポリエステル樹脂、ポリアミドイミド樹脂、フッ素樹脂、スチレン−イソブチレン−スチレントリブロック共重合体、メチルメタクリレート−ブタジエン−スチレン共重合体(MBS樹脂)などが挙げられる。これらの熱可塑性樹脂は単独で、又は2種以上を併用して用いることができる。
熱硬化性樹脂シート12中の熱可塑性樹脂の含有量は、1重量%以上が好ましい。1重量%以上であると、柔軟性、可撓性を付与できる。熱硬化性樹脂シート12中の熱可塑性樹脂の含有量は、好ましくは30重量%以下、より好ましくは10重量%以下、さらに好ましくは5重量%以下である。30重量%以下であると、半導体チップ14などに対する接着力が良好に得られる。
熱硬化性樹脂シート12は、無機充填材を含むことが好ましい。無機充填材を配合することにより、熱膨張係数αを小さくできる。
無機充填材としては、例えば、石英ガラス、タルク、シリカ(溶融シリカや結晶性シリカなど)、アルミナ、窒化アルミニウム、窒化珪素、窒化ホウ素などが挙げられる。なかでも、熱膨張係数を良好に低減できるという理由から、シリカ、アルミナが好ましく、シリカがより好ましい。シリカとしては、流動性に優れるという理由から、溶融シリカが好ましく、球状溶融シリカがより好ましい。
無機充填材の平均粒子径は、好ましくは1μm以上、より好ましくは5μm以上である。1μm以上であると、熱硬化性樹脂シート12の可撓性、柔軟性を得易い。無機充填材の平均粒子径は、好ましくは50μm以下、より好ましくは30μm以下である。50μm以下であると、無機充填材を高充填率化し易い。
なお、平均粒子径は、例えば、母集団から任意に抽出される試料を用い、レーザー回折散乱式粒度分布測定装置を用いて測定することにより導き出すことができる。
無機充填材は、シランカップリング剤により処理(前処理)されたものが好ましい。これにより、樹脂との濡れ性を向上でき、無機充填材の分散性を高めることができる。
シランカップリング剤は、分子中に加水分解性基及び有機官能基を有する化合物である。
加水分解性基としては、例えば、メトキシ基、エトキシ基などの炭素数1〜6のアルコキシ基、アセトキシ基、2−メトキシエトキシ基などが挙げられる。なかでも、加水分解によって生じるアルコールなどの揮発成分を除去し易いという理由から、メトキシ基が好ましい。
有機官能基としては、ビニル基、エポキシ基、スチリル基、メタクリル基、アクリル基、アミノ基、ウレイド基、メルカプト基、スルフィド基、イソシアネート基などが挙げられる。なかでも、エポキシ樹脂、フェノール樹脂と反応し易いという理由から、エポキシ基が好ましい。
シランカップリング剤としては、例えば、ビニルトリメトキシシラン、ビニルトリエトキシシランなどのビニル基含有シランカップリング剤;2−(3,4−エポキシシクロヘキシル)エチルトリメトキシシラン、3−グリシドキシプロピルメチルジメトキシシラン、3−グリシドキシプロピルトリメトキシシラン、3−グリシドキシプロピルメチルジエトキシシラン、3−グリシドキシプロピルトリエトキシシランなどのエポキシ基含有シランカップリング剤;p−スチリルトリメトキシシランなどのスチリル基含有シランカップリング剤;3−メタクリロキシプロピルメチルジメトキシシラン、3−メタクリロキシプロピルトリメトキシシラン、3−メタクリロキシプロピルメチルジエトキシシラン、3−メタクリロキシプロピルトリエトキシシランなどのメタクリル基含有シランカップリング剤;3−アクリロキシプロピルトリメトキシシランなどのアクリル基含有シランカップリング剤;N−2−(アミノエチル)−3−アミノプロピルメチルジメトキシシラン、N−2−(アミノエチル)−3−アミノプロピルトリメトキシシラン、3−アミノプロピルトリメトキシシラン、3−アミノプロピルトリエトキシシラン、3−トリエトキシシリル−N−(1,3−ジメチル−ブチリデン)プロピルアミン、N−フェニル−3−アミノプロピルトリメトキシシラン、N−(ビニルベンジル)−2−アミノエチル−3−アミノプロピルトリメトキシシランなどのアミノ基含有シランカップリング剤;3−ウレイドプロピルトリエトキシシランなどのウレイド基含有シランカップリング剤;3−メルカプトプロピルメチルジメトキシシラン、3−メルカプトプロピルトリメトキシシランなどのメルカプト基含有シランカップリング剤;ビス(トリエトキシシリルプロピル)テトラスルフィドなどのスルフィド基含有シランカップリング剤;3−イソシアネートプロピルトリエトキシシランなどのイソシアネート基含有シランカップリング剤などが挙げられる。
シランカップリング剤により無機充填材を処理する方法としては特に限定されず、溶媒中で無機充填材とシランカップリング剤を混合する湿式法、気相中で無機充填材とシランカップリング剤を処理させる乾式法などが挙げられる。
シランカップリング剤の処理量は特に限定されないが、未処理の無機充填材100重量部に対して、シランカップリング剤を0.1〜1重量部処理することが好ましい。
熱硬化性樹脂シート12中の無機充填材の含有量は、好ましくは20体積%以上であり、より好ましくは70体積%以上であり、さらに好ましくは74体積%以上である。一方、無機充填材の含有量は、好ましくは90体積%以下であり、より好ましくは85体積%以下である。90体積%以下であると、良好な凹凸追従性が得られる。
無機充填材の含有量は、「重量%」を単位としても説明できる。代表的にシリカの含有量について、「重量%」を単位として説明する。
シリカは通常、比重2.2g/cmであるので、シリカの含有量(重量%)の好適範囲は例えば以下のとおりである。
すなわち、熱硬化性樹脂シート12中のシリカの含有量は、81重量%以上が好ましく、84重量%以上がより好ましい。熱硬化性樹脂シート12中のシリカの含有量は、94重量%以下が好ましく、91重量%以下がより好ましい。
アルミナは通常、比重3.9g/cmであるので、アルミナの含有量(重量%)の好適範囲は例えば以下のとおりである。
すなわち、熱硬化性樹脂シート12中のアルミナの含有量は、88重量%以上が好ましく、90重量%以上がより好ましい。熱硬化性樹脂シート12中のアルミナの含有量は、97重量%以下が好ましく、95重量%以下がより好ましい。
熱硬化性樹脂シート12は、前記成分以外にも、封止樹脂の製造に一般に使用される配合剤、例えば、難燃剤成分、顔料、シランカップリング剤などを適宜含有してよい。
難燃剤成分としては、例えば水酸化アルミニウム、水酸化マグネシウム、水酸化鉄、水酸化カルシウム、水酸化スズ、複合化金属水酸化物などの各種金属水酸化物;ホスファゼン化合物などを用いることができる。なかでも、難燃性、硬化後の強度に優れるという理由から、ホスファゼン化合物が好ましい。
顔料としては特に限定されず、カーボンブラックなどが挙げられる。
熱硬化性樹脂シート12の製造方法は特に限定されないが、前記各成分(例えば、エポキシ樹脂、フェノール樹脂、無機充填材及び硬化促進剤など)を混練して得られる混練物をシート状に塑性加工する方法が好ましい。これにより、無機充填材を高充填でき、熱膨張係数を低く設計できる。
具体的には、エポキシ樹脂、フェノール樹脂、無機充填材及び硬化促進剤などをミキシングロール、加圧式ニーダー、押出機などの公知の混練機で溶融混練することにより混練物を調製し、得られた混練物をシート状に塑性加工する。混練条件として、温度の上限は、140℃以下が好ましく、130℃以下がより好ましい。温度の下限は、上述の各成分の軟化点以上であることが好ましく、例えば30℃以上、好ましくは50℃以上である。混練の時間は、好ましくは1〜30分である。また、混練は、減圧条件下(減圧雰囲気下)で行うことが好ましく、減圧条件下の圧力は、例えば、1×10−4〜0.1kg/cmである。
溶融混練後の混練物は、冷却することなく高温状態のままで塑性加工することが好ましい。塑性加工方法としては特に制限されず、平板プレス法、Tダイ押出法、スクリューダイ押出法、ロール圧延法、ロール混練法、インフレーション押出法、共押出法、カレンダー成形法などが挙げられる。塑性加工温度としては上述の各成分の軟化点以上が好ましく、エポキシ樹脂の熱硬化性および成形性を考慮すると、例えば40〜150℃、好ましくは50〜140℃、さらに好ましくは70〜120℃である。
熱硬化性樹脂シート12を塗工方式で製造することも好ましい。例えば、前記各成分を含有する接着剤組成物溶液を作製し、接着剤組成物溶液を基材セパレータ上に所定厚みとなる様に塗布して塗布膜を形成した後、塗布膜を乾燥させることで、熱硬化性樹脂シート12を製造できる。
接着剤組成物溶液に用いる溶媒としては特に限定されないが、前記各成分を均一に溶解、混練又は分散できる有機溶媒が好ましい。例えば、ジメチルホルムアミド、ジメチルアセトアミド、N-メチルピロリドン、アセトン、メチルエチルケトン、シクロヘキサノンなどのケトン系溶媒、トルエン、キシレンなどが挙げられる。
基材セパレータとしては、ポリエチレンテレフタレート(PET)、ポリエチレン、ポリプロピレンや、フッ素系剥離剤、長鎖アルキルアクリレート系剥離剤などの剥離剤により表面コートされたプラスチックフィルムや紙などが使用可能である。接着剤組成物溶液の塗布方法としては、例えば、ロール塗工、スクリーン塗工、グラビア塗工などが挙げられる。また、塗布膜の乾燥条件は特に限定されず、例えば、乾燥温度70〜160℃、乾燥時間1〜5分間で行うことができる。
熱硬化性樹脂シート12の厚みは特に限定されないが、好ましくは100μm以上、より好ましくは150μm以上である。また、熱硬化性樹脂シート12の厚みは、好ましくは2000μm以下、より好ましくは1000μm以下である。上記範囲内であると、半導体チップ14を良好に封止できる。
[実施形態2]
実施形態1では、平行平板方式で積層体1を熱プレスして封止体51を形成し、次いで封止体51を加熱して硬化体52を形成する。実施形態2では、金型を用いた加圧成型(圧縮成型)により、硬化体52を形成する。
具体的には、モールディング装置を用いて積層体1を加熱下で加圧することにより、硬化体52を形成する。もちろん、硬化体52が形成される前には、封止体51が形成される。
圧縮成型で積層体1を加圧する際の好適な圧力、すなわち好適な型締め圧力は、実施形態1の熱プレス圧力の好適範囲と同様である。
積層体1を加圧する際の温度は、熱硬化性樹脂シート12が硬化する温度であれば特に限定されない。積層体1を加圧する際の温度は、好ましくは100℃以上、より好ましくは130℃以上、さらに好ましくは140℃以上である。積層体1を加圧する際の温度を高くすることで、硬化体52を形成できる。積層体1を加圧する際の温度は、好ましくは170℃以下、より好ましくは160℃以下、より好ましくは150℃以下である。170℃以下であると、成形物の反りを抑制することができる。
積層体1を加圧する際の好適な加圧時間は、実施形態1の熱プレス時間の好適範囲と同様である。
次いで、硬化体52の硬化樹脂21をさらに硬化させるため、さらに硬化体52を加熱してもよい。すなわち、一般にPMCと呼ばれる後硬化工程を行ってもよい。
硬化体52を加熱する温度は、好ましくは100℃以上、より好ましくは120℃以上、さらに好ましくは130℃以上、特に好ましくは140℃以上である。一方、硬化体52を加熱する温度は、好ましくは200℃以下、より好ましくは180℃以下、さらに好ましくは170℃以下である。
硬化体52を加熱する加熱時間は、好ましくは10分以上、より好ましくは30分以上である。一方、加熱時間の上限は、好ましくは180分以下、より好ましくは120分以下、さらに好ましくは90分以下である。
図11に示すように、仮固定材11bを加熱して仮固定材11bを発泡させた後、硬化体52から仮固定材11bを剥離する。これにより、硬化体52の膜形成予定面52Aが露出する。仮固定材11bを加熱する温度としては、好ましくは175℃以上、より好ましくは180℃以上である。175℃以上であると、仮固定材11bを良好に発泡させることが可能で、仮固定材11bの粘着力を低下させることができる。仮固定材11bを加熱する温度の上限は、例えば200℃である。
硬化体52から仮固定材11bを剥離する工程は、後硬化工程の前に行ってもよい。
以降の工程は、実施形態1と同様に行うことができる。
以下に、この発明の好適な実施例を例示的に詳しく説明する。ただし、この実施例に記載されている材料や配合量などは、特に限定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
[樹脂シート]
樹脂シートA〜Cについて説明する。
(樹脂シートAを作製するために使用した成分)
樹脂シートAを作製するために使用した成分について説明する。
エポキシ樹脂:新日鐵化学(株)製のYSLV−80XY(ビスフェノールF型エポキシ樹脂、エポキン当量200g/eq.軟化点80℃)
フェノール樹脂:明和化成社製のMEH−7851−SS(ビフェニルアラルキル骨格を有するフェノールノボラック樹脂、水酸基当量203g/eq.軟化点67℃)
硬化促進剤:四国化成工業社製の2PHZ−PW(2−フェニル−4,5−ジヒドロキシメチルイミダゾール)
エラストマー:カネカ社製のSIBSTAR 072T(スチレン−イソブチレン−スチレントリブロック共重合体)
無機充填材:電気化学工業社製のFB−9454(球状溶融シリカ粉末、平均粒子径20μm)
シランカップリング剤:信越化学社製のKBM−403(3−グリシドキシプロピルトリメトキシシラン)
カーボンブラック:三菱化学社製の#20
(樹脂シートAの作製)
表1に記載の配合比に従い、各成分をミキサーにてブレンドし、2軸混練機により120℃で2分間溶融混練し、続いてTダイから押出しすることにより、厚さ500μmの樹脂シートAを作製した。
(樹脂シートBを作製するために使用した成分)
樹脂シートBを作製するために使用した成分について説明する。
エポキシ樹脂:新日鐵化学(株)製のYSLV−80XY(ビスフェノールF型エポキシ樹脂、エポキン当量200g/eq.軟化点80℃)
フェノール樹脂:明和化成社製のMEH−7851−SS(ビフェニルアラルキル骨格を有するフェノールノボラック樹脂、水酸基当量203g/eq.軟化点67℃)
硬化促進剤:四国化成工業社製の2PHZ−PW(2−フェニル−4,5−ジヒドロキシメチルイミダゾール)
エラストマー:カネカ社製のSIBSTAR 072T(スチレン−イソブチレン−スチレントリブロック共重合体)
無機充填材:電気化学工業社製のクリスタライト 3K−S(破砕シリカ粉末、平均粒子径35μm)
シランカップリング剤:信越化学社製のKBM−403(3−グリシドキシプロピルトリメトキシシラン)
カーボンブラック:三菱化学社製の#20
(樹脂シートBの作製)
表1に記載の配合比に従い、各成分をミキサーにてブレンドし、2軸混練機により120℃で2分間溶融混練し、続いてTダイから押出しすることにより、厚さ500μmの樹脂シートBを作製した。
(樹脂シートCを作製するために使用した成分)
樹脂シートCを作製するために使用した成分について説明する。
エポキシ樹脂:東都化成(株)製のKI−3000(オルトクレゾールノボラック型エポキシ樹脂、エポキン当量200g/eq.)
エポキシ樹脂:三菱化学(株)製のエピコート828(ビスフェノールA型エポキシ樹脂、エポキシ当量200g/eq.)
フェノール樹脂:明和化成社製のMEH−7851−SS(ビフェニルアラルキル骨格を有するフェノールノボラック樹脂、水酸基当量203g/eq.軟化点67℃)
硬化促進剤:四国化成工業社製の2PHZ−PW(2−フェニル−4,5−ジヒドロキシメチルイミダゾール)
無機充填材:株式会社龍森のMUF−3V(球状溶融シリカ粉末、平均粒子径3.5μm)
カーボンブラック:三菱化学社製の#20
(樹脂シートCの作製)
表1に記載の配合比に従い、固形分濃度が95%となるようにエポキシ樹脂、フェノール樹脂、メチルエチルケトン(MEK)及び無機充填材を容器に配合し、自転公転ミキサー(株式会社シンキー製)を用いて800rpmにて、5分間撹拌した。その後、硬化促進剤及びカーボンブラックを添加し、次いで固形分濃度が90%となるようにMEKを添加し、800rpmにて3分間撹拌して、塗工液を得た。塗工液をシリコン離型処理済みのポリエチレンテレフタレートフィルム(厚み50μm)上に塗布し、120℃、3分間で塗工液を乾燥させることにより厚み100μmのシートを作成した。シートをロールラミネーターにて、90℃で貼り合わせをすることによって、厚さ500μmの樹脂シートCを得た。
Figure 2015126121
[硬化体の作製方法]
各実施例及び各比較例における硬化体の作製方法について説明する。
(実施例1〜3及び比較例1〜2)
300mm×400mm×厚み1.4mmのガラス板(テンパックスガラス)上に仮固定粘着シート(日東電工社製のNo.3195V)を積層した。次いで、仮固定粘着シート上に6mm×6mm×厚み200μmの半導体素子を9mm間隔となるように複数配置した。次いで、表2に従って樹脂シートを選択し、半導体素子上に樹脂シートを配置した。次いで、樹脂シート上にセパレーターを配置して、積層体を得た。高精度真空加圧装置(ミカドテクノス社製)を用いて、表2に示す条件で積層体を平行平板方式でプレスして、仮固定粘着シート付きかつセパレーター付きの封止体を形成した。その後、セパレーターを封止体から剥離した。
仮固定粘着シート付きの封止体を表2に示す条件で加熱し、封止体の樹脂部分を硬化させて仮固定粘着シート付きの硬化体を得た。仮固定粘着シートを発泡させるために仮固定粘着シート付きの硬化体を185℃で5分間加熱した後、仮固定粘着シートを硬化体から剥離した。
(実施例4〜5)
300mm×300mm×厚み1.1mmのガラス板(テンパックスガラス)上に仮固定粘着シート(日東電工社製のNo.3195V)を積層した。次いで、仮固定粘着シート上に6mm×6mm×厚み200μmの半導体素子を9mm間隔となるように複数配置した。次いで、表2に従って樹脂シートを選択し、半導体素子上に樹脂シートを配置した。次いで、樹脂シート上にセパレーターを配置して、積層体を得た。モールディング装置(アピックヤマダ社製のWCM−300)を用いて、積層体について表2に示す条件で加圧加熱成型を行い、仮固定粘着シート付きかつセパレーター付きの封止体を形成した。その後、セパレーターを封止体から剥離した。
仮固定粘着シート付きの封止体を表2に示す条件で加熱し、封止体の樹脂部分を硬化させて仮固定粘着シート付きの硬化体を得た。仮固定粘着シートを発泡させるために仮固定粘着シート付きの硬化体を185℃で5分間加熱した後、仮固定粘着シートを硬化体から剥離した。
[評価]
硬化体について下記の評価を行った。結果を表2に示す。
(表面粗さ(Ra))
硬化体の仮固定粘着シートと接していた面について、硬化樹脂部分の表面粗さを測定した。
表面粗さは、JIS B 0601に基づき、Veeco社製の非接触三次元粗さ測定装置(NT3300)を用いて測定した。測定条件は、50倍とし、測定値は、測定データにMedian filterをかけて求めた。測定は、測定箇所を変更しながら5回行い、その平均値を表面粗さとした。
(露光現像)
硬化体にポジ型感光性ポリイミド溶液(旭化成イーマテリアルズ社製 PIMEL I−700)をスピンコートし、次いで100℃で3分間プリベイクすることにより、硬化体の仮固定粘着シートと接していた面上に10μm厚みのポリイミド膜を形成した。直径50μmの露光パターン付ガラスマスクを介して、超高圧水銀灯により波長436nmの光を350mJ/cmでポリイミド膜に照射した。照射後、25℃の2.38重量%のテトラメチルアンモニウムハイドロキサイド水溶液で5分間現像を行った。イオン交換水で洗浄後、80℃で1時間乾燥させた後、10か所の開口部の径を測定し、全ての開口部の径が45〜55μmの範囲にあるものを○と判定し、1つでも45〜55μmの範囲から外れているものを×と判定した。
Figure 2015126121
1 積層体
11 チップ仮固定体
12 熱硬化性樹脂シート
13 セパレーター
41 下側加熱板
42 上側加熱板
11a 支持板
11b 仮固定材
14 半導体チップ
14a 電極パッド
51 封止体
52 硬化体
52A 膜形成予定面
61 バッファーコート膜
61A、61B 開口部
62 マスク
63 レジスト
64 めっきパターン
65 再配線
66 保護膜
67 電極
68 バンプ
69 再配線層
53 再配線体
54 半導体パッケージ
21 硬化樹脂
71 貫通孔
72 貫通電極
75 再配線
77 電極
78 バンプ
91 光源

Claims (3)

  1. 支持板、前記支持板上に積層された仮固定材及び前記仮固定材上に仮固定された半導体チップを備えるチップ仮固定体、並びに前記チップ仮固定体上に配置された熱硬化性樹脂シートを加圧して、前記半導体チップ及び前記半導体チップを覆う前記熱硬化性樹脂シートを備える封止体を形成する工程と、
    前記封止体を加熱することで前記熱硬化性樹脂シートを硬化させて、前記半導体チップ及び前記半導体チップを覆う硬化樹脂を備える硬化体を形成する工程と、
    前記硬化体から前記仮固定材を剥離する工程と、
    前記硬化体の前記仮固定材と接していた面上に再配線層を形成して、再配線体を形成する工程とを含み、
    前記再配線体を形成する工程は、
    前記硬化体の前記仮固定材と接していた面上に感光性のバッファーコート膜を形成するステップと、
    露光及び現像により前記バッファーコート膜に開口部を形成するステップとを含み、
    前記硬化体の前記仮固定材と接する面において、前記硬化樹脂の表面粗さが3000nm以下である半導体パッケージの製造方法。
  2. 前記封止体を形成する工程では、1.0MPa以上で加圧する請求項1に記載の半導体パッケージの製造方法。
  3. 前記再配線体を個片化して半導体パッケージを得る工程をさらに含む請求項1又は2に記載の半導体パッケージの製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6752403B1 (ja) * 2019-03-14 2020-09-09 三井化学東セロ株式会社 電子装置の製造方法
WO2020184199A1 (ja) * 2019-03-14 2020-09-17 三井化学東セロ株式会社 電子装置の製造方法
JP2021044530A (ja) * 2019-09-09 2021-03-18 日月光半導体製造股▲ふん▼有限公司 埋め込み部品のパッケージ構造及びその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102446861B1 (ko) * 2017-09-21 2022-09-23 삼성전자주식회사 적층 패키지 및 그의 제조 방법
KR102612326B1 (ko) * 2018-11-15 2023-12-12 산에이카가쿠 가부시키가이샤 비아 배선 형성용 기판, 비아 배선 형성용 기판의 제조 방법 및 반도체 장치 실장 부품
US20210287953A1 (en) * 2020-03-12 2021-09-16 Didrew Technology (Bvi) Limited Embedded molding fan-out (emfo) packaging and method of manufacturing thereof
TWI855506B (zh) * 2023-01-15 2024-09-11 梭特科技股份有限公司 均勻熱壓固晶方法及裝置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219489A (ja) * 2009-02-20 2010-09-30 Toshiba Corp 半導体装置およびその製造方法
US9881894B2 (en) * 2012-03-08 2018-01-30 STATS ChipPAC Pte. Ltd. Thin 3D fan-out embedded wafer level package (EWLB) for application processor and memory integration
JP2013251369A (ja) * 2012-05-31 2013-12-12 Hitachi Chemical Co Ltd 半導体装置の製造方法及びそれに用いる熱硬化性樹脂組成物並びにそれにより得られる半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6752403B1 (ja) * 2019-03-14 2020-09-09 三井化学東セロ株式会社 電子装置の製造方法
WO2020184199A1 (ja) * 2019-03-14 2020-09-17 三井化学東セロ株式会社 電子装置の製造方法
JP2021044530A (ja) * 2019-09-09 2021-03-18 日月光半導体製造股▲ふん▼有限公司 埋め込み部品のパッケージ構造及びその製造方法
US11139179B2 (en) 2019-09-09 2021-10-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof

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