[go: up one dir, main page]

KR20070108017A - 반도체 칩 패키지 - Google Patents

반도체 칩 패키지 Download PDF

Info

Publication number
KR20070108017A
KR20070108017A KR1020060040729A KR20060040729A KR20070108017A KR 20070108017 A KR20070108017 A KR 20070108017A KR 1020060040729 A KR1020060040729 A KR 1020060040729A KR 20060040729 A KR20060040729 A KR 20060040729A KR 20070108017 A KR20070108017 A KR 20070108017A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
lead frame
bonding
lead
tape
Prior art date
Application number
KR1020060040729A
Other languages
English (en)
Inventor
정종서
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060040729A priority Critical patent/KR20070108017A/ko
Publication of KR20070108017A publication Critical patent/KR20070108017A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 금속 테이프를 이용하여 반도체 칩과 리드프레임간의 본딩와이어를 용이하게 할 수 있는 반도체 칩 패키지를 개시한다. 개시된 본 발명의 방법은, 다수개의 패들과 인너리드로 구성되며, 상기 각각의 인너리드가 전기적으로 통하도록 적어도 하나 이상의 일자형의 테이프가 부착된 리드프레임과, 상기 리드프레임의 패들 상에 부착되며, 다수개의 본딩패드가 부착된 반도체 칩과, 상기 반도체 칩의 본딩패드와 리드프레임의 테이프에 연결되며, 반도체 칩의 본딩패드와 연결하고자 하는 리드프레임을 전기적으로 연결하는 본딩와이어 및 상기 리드프레임 및 와이어를 포함한 기판 상면을 밀봉하는 봉지제를 포함하는 것을 특징으로 한다.

Description

반도체 칩 패키지{Semiconductor chip package}
도 1은 종래의 반도체 칩 패키지의 제조 공정에서 인너리드와 반도체 칩이 본딩와이어에 의해 전기적으로 연결된 모습을 설명하기 위한 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 칩 패키지의 제조 공정을 설명하기 위한 단면도.
도 3은 본 발명의 실시예에 따른 탭 본딩을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21: 인너리드 21a: 1번째 인너리드
21b: 4번째 인너리드 22: 테이프
23: 리드프레임 24: 본딩패드
24a: 1번째 본딩패드 25: 반도체 칩
26: 본딩와이어
본 발명은 반도체 칩 패키지에 관한 것으로, 보다 상세하게는, 칩 크기의 감소에 따른 반도체 칩과 리프프레임의 전기적 연결을 용이하게 할 수 있는 반도체 칩 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장 후의 기계적, 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
일반적으로 반도체 패키지의 조립공정에 사용되는 리드프레임(lead frame)은 패키지의 핵심 구성 재료의 하나로서, 반도체 패키지의 내부와 외부를 연결해주는 도선(lead) 역할과 반도체 칩을 지지해 주는 지지대 역할을 하는 것이다. 이러한 리드프레임은 칩을 탑재하는 다이 패들(Die Paddle)과 인너리드(Inner Lead) 및 아우터리드(Outer Lead)로 구성된다.
도 1에서는 종래의 반도체 패키지에서 인너리드(1)와 반도체 칩(2)이 본딩와이어(Bondin Wire, 3)에 의해 전기적으로 연결된 모습을 보여주고 있다.
한편, 반도체 소자의 고집적화에 따라 웨이퍼 제조공정에서 구현할 수 있는 미세 선폭이 점자 줄어들게 되어 개개의 칩 사이즈는 축소되어 가고 있다. 이러한, 반도체 칩의 제조환경의 변화에 대응한 리드프레임의 제조기술 역시 점차 미세한 패턴을 갖는 리드프레임의 제조로 진전되고 있다.
그러나, 리드프레임 제작상의 한계로 인하여 반도체 칩이 너무 작아지게 될 경우 칩과 인너리드의 연결이 불가능하게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 고집적화로 작아지는 반도체 칩과 인너리드의 연결을 용이하게 수행할 수 있는 반도체 패키지를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 다수개의 패들과 인너리드로 구성되며, 상기 각각의 인너리드가 전기적으로 통하도록 적어도 하나 이상의 일자형의 테이프가 부착된 리드프레임; 상기 리드프레임의 패들 상에 부착되며, 다수개의 본딩패드가 부착된 반도체 칩; 상기 반도체 칩의 본딩패드와 리드프레임의 테이프에 연결되며, 반도체 칩의 본딩패드와 연결하고자 하는 리드프레임을 전기적으로 연결하는 본딩와이어; 및 상기 리드프레임 및 와이어를 포함한 기판 상면을 밀봉하는 봉지제;를 포함하는 것을 반도체 칩 패키지를 제공한다.
여기서, 상기 테이프는 하면은 절연막, 상면은 도전막으로 적층된 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 반도체 칩 패키지에 관한 것으로, 다수개의 패들(Paddle)과 인너리드(Inner Lead)로 구성된 리드프레임(Lead Frame) 상에 각각의 인너리드가 전기적으로 통하도록 일자형의 테이프(Tape)를 부착한다.
이렇게 하면, 상기 패들 상에 부착된 반도체 칩과 리드프레임간의 전기적 연결으로 위한 본딩와이어(Bonding Wire)를 용이하게 수행할 수 있는 잇점을 가져온다.
즉, 반도체 소자의 고집적화에 따라 웨이퍼 제조공정에서 구현할 수 있는 미세 선폭이 점자 줄어들게 되어 개개의 반도체 칩 사이즈는 축소되어 가고 있는데, 이러한 반도체 칩 사이즈가 축소되어감에 따라 리드프레임 제작상의 한계로 인하여 반도체 칩이 너무 작아지게 될 경우 칩과 인너리드의 연결이 불가능하게 된다.
따라서, 본 발명에서는 리드프레임의 인너리드 상에 전도성의 테이프를 부착함에 따라 반도체 칩의 본딩패드와 리드프레임의 인너리드 연결을 용이하게 수행할 수 있다.
자세하게는, 도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 칩 스택 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 다수개의 패들(미도시)과 인너리드(21)로 구성되며, 상기 각각의 인너리드가 전기적으로 통하도록 적어도 하나 이상의 일자형 테이프(22)가 부착된 리드프레임(23)을 마련한다. 여기서, 상기 테이프는(22) 하면은 절연막, 상면은 도전막으로 적층되도록 형성한다.
그런다음, 상기 리드프레임(23)의 패들 상에 다수개의 본딩패드(24)가 부착된 반도체 칩(25)을 부착한다.
도 2b를 참조하면, 상기 반도체 칩(25)의 본딩패드(24)와 리드프레임(23)의 테이프(22)에 연결되며, 반도체 칩(25)의 본딩패드(24)와 연결하고자 하는 리드프 레임(23)을 전기적으로 연결하는 본딩와이어(26)를 형성한다.
여기서, 본 발명은 리드프레임(23)의 인너리드(21)에 전도성을 갖는 일자형의 테이프(22)를 부착함으로서, 본딩패드(24)와 인너리드(21)의 본딩와이어(26) 형성을 용이하게 수행할 수 있다.
예를 들어, 도 2c에서와 같이, 1번째 인너리드(21a)와 1번째 본딩패드(24a)의 전기적 연결을 위한 본딩와이어(26) 형성시 1번째 인너리드(21a)와 1번째 본딩패드(24a)를 직접적으로 연결하지 않고, 1번째 본딩패드(24a)와 4번째 인너리드(21b)의 테이프(22)에 본딩와이어(26)한다. 이렇게 하면, 4번째 인너리드(21b)의 테이프(22) 부분에서 도 3에 도시된 바와 같이, 탭 본딩(Tab Bonding)되어 1번째 인너리드(21a)와 4번째 인너리드(21b)는 테이프(22)로 인해 전기적으로 연결이 되어 있으므로, 결과적으로 1번째 인너리드(21a)와 1번째 본딩패드(24a)가 전기적으로 연결이 된다.
따라서, 본 발명은 본딩패드와 인너리드간의 직접적인 연결이 어려운 경우 본딩패드와 가까운 곳의 인너리드의 테이프에 본딩와이어를 수행하고 나서, 상기 본딩패드와 전기적으로 원하는 곳의 인너리드에서 탭 본딩을 수행하게 되면 용이하게 반도체 칩과 리드프레임을 전기적으로 연결할 수 있다.
한편, 도시하지는 않았으나, 본 발명은 멀티 본딩(Multi Bonding)시, 즉, 1개의 본딩패드에 여러개의 인너리드를 본딩와이어시 그 방법이 사용 가능하다.
이후, 도시하지는 않았으나, 상기 리드프레임 및 와이어를 포함한 기판 상면을 봉지제로 밀봉하여 본 발명의 실시예에 따른 반도체 칩 패키지를 제조한다.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
이상에서와 같이, 본 발명은 각각의 인너리드가 전기적으로 연결되도록 인너리드 상에 일자형의 테이프를 부착함으로서, 고집적화로 작아지는 반도체 칩과 인너리드의 연결을 용이하게 수행할 수 있다.
따라서, 본 발명은 공정의 용이성으로 인해 안정적인 패키지를 제조할 수 있어, 결과적으로, 우수한 품질을 기대할 수 있다.

Claims (2)

  1. 다수개의 패들과 인너리드로 구성되며, 상기 각각의 인너리드가 전기적으로 통하도록 적어도 하나 이상의 일자형의 테이프가 부착된 리드프레임;
    상기 리드프레임의 패들 상에 부착되며, 다수개의 본딩패드가 부착된 반도체 칩;
    상기 반도체 칩의 본딩패드와 리드프레임의 테이프에 연결되며, 반도체 칩의 본딩패드와 연결하고자 하는 리드프레임을 전기적으로 연결하는 본딩와이어; 및
    상기 리드프레임 및 와이어를 포함한 기판 상면을 밀봉하는 봉지제;
    를 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  2. 제 1 항에 있어서,
    상기 테이프는 하면은 절연막, 상면은 도전막으로 적층된 것을 특징으로 하는 반도체 칩 패키지.
KR1020060040729A 2006-05-04 2006-05-04 반도체 칩 패키지 KR20070108017A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060040729A KR20070108017A (ko) 2006-05-04 2006-05-04 반도체 칩 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060040729A KR20070108017A (ko) 2006-05-04 2006-05-04 반도체 칩 패키지

Publications (1)

Publication Number Publication Date
KR20070108017A true KR20070108017A (ko) 2007-11-08

Family

ID=39063126

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060040729A KR20070108017A (ko) 2006-05-04 2006-05-04 반도체 칩 패키지

Country Status (1)

Country Link
KR (1) KR20070108017A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101481248B1 (ko) * 2010-04-30 2015-01-09 유보틱 인텔릭츄얼 프라퍼티 컴퍼니 리미티드 인쇄회로기판에 전기적으로 결합되도록 구성된 반도체 패키지 및 상기 반도체 패키지의 제공 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101481248B1 (ko) * 2010-04-30 2015-01-09 유보틱 인텔릭츄얼 프라퍼티 컴퍼니 리미티드 인쇄회로기판에 전기적으로 결합되도록 구성된 반도체 패키지 및 상기 반도체 패키지의 제공 방법

Similar Documents

Publication Publication Date Title
KR100324333B1 (ko) 적층형 패키지 및 그 제조 방법
KR100333388B1 (ko) 칩 사이즈 스택 패키지 및 그의 제조 방법
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
US20070013038A1 (en) Semiconductor package having pre-plated leads and method of manufacturing the same
US8772089B2 (en) Chip package structure and manufacturing method thereof
JP2007088453A (ja) スタックダイパッケージを製造する方法
CN102341899A (zh) 具有多种ic封装构造的无引线阵列塑料封装
KR101440933B1 (ko) 범프 기술을 이용하는 ｉｃ 패키지 시스템
US6242283B1 (en) Wafer level packaging process of semiconductor
CN101350318A (zh) 电子封装及电子装置
TWI233674B (en) Multi-chip semiconductor package and manufacturing method thereof
WO2012006167A2 (en) Method and system for thin multi chip stack package with film on wire and copper wire
US7768104B2 (en) Apparatus and method for series connection of two die or chips in single electronics package
JP2009099905A (ja) 半導体装置
CN101290929B (zh) 堆栈式芯片封装结构
US20120241926A1 (en) Integrated circuit packaging system with leveling standoff and method of manufacture thereof
KR20070108017A (ko) 반도체 칩 패키지
KR20070044364A (ko) 반도체 장치와 그것을 이용한 반도체 패키지 및 회로 장치
CN114141761A (zh) 一种堆叠式芯片封装件及其制作方法
KR100422608B1 (ko) 적층칩패키지
CN101894830B (zh) 堆叠式封装构造及其制造方法
KR20050000972A (ko) 칩 스택 패키지
KR100437821B1 (ko) 반도체 패키지 및 그 제조방법
JP5149694B2 (ja) 半導体装置及びその製造方法
KR100566780B1 (ko) 적층형 멀티 칩 패키지 제조 방법 및 이를 이용한 적층형 멀티 칩 패키지

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060504

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid