KR20070025939A

KR20070025939A - Ⅲ족 질화물 반도체 박막과 그 제조방법, 및 ⅲ족 질화물반도체 발광소자

Info

Publication number: KR20070025939A
Application number: KR1020060036380A
Authority: KR
Inventors: 최락준; 사카이 시로; 나오이 요시키
Original assignee: 삼성전기주식회사; 토쿠시마 대학
Priority date: 2005-08-30
Filing date: 2006-04-21
Publication date: 2007-03-08
Anticipated expiration: 2026-04-21
Also published as: US7955957B2; US20100055883A1; TW200802958A; TWI331813B; JP4939014B2; KR100735288B1; US20070045654A1; DE102006040479A1; US7687814B2; JP2007067114A

Abstract

본 발명은 보다 고품질인 Ⅲ족 질화물 반도체 박막 및 그것을 이용한 Ⅲ족 질화물 반도체 발광소자를 제공하는 것으로, (1-102)면(소위, r면)의 사파이어 기판(110)상에 AlInN으로 이루어진 버퍼층(120)을 MOCVD 장치를 이용하고, 상압 하에서 기판온도가 850℃-950℃의 범위가 되도록 제어하면서 형성하여, 상기 버퍼층(120) 상에 GaN이나 AlGaN등의 GaN계 화합물을 고온에서 에피택셜 성장한다. 이로 인해 Ⅲ족 질화물 반도체 박막을 얻는다. 또한, 그 Ⅲ족 질화물 반도체 박막을 기판으로 하여 Ⅲ족 질화물 반도체 발광소자를 작성한다.

Ⅲ족 질화물 반도체, 사파이어 기판, 펄스 원자층 에피택시(PALE:pulsed atomic layer epitaxy)

Description

Ⅲ족 질화물 반도체 박막과 그 제조방법, 및 Ⅲ족 질화물 반도체 발광소자{Ⅲ-GROUP NITRIDE SEMICONDUCTOR THIN FILM, FABRICATION METHOD THEREOF, Ⅲ-GROUP AND NITRIDE SEMICONDUCTOR LIGHT EMITTING DEVICE}

도 1은 제1 실시형태에 관한 Ⅲ족 질화물 반도체 박막의 측면도이다.

도 2는 제1 실시형태에 관한 Ⅲ족 질화물 반도체 박막의 형성공정을 도시한 플로우 챠트이다.

도 3a는 도 2에 도시된 성막조건에 따라 얻어진 GaN층의 표면 SEM 사진이다.

도 3b는 도 2에 도시된 성막조건에 따라 얻어진 GaN층의 X선 회절에 의한 평가데이터이다.

도 4는 도 2에 도시된 성막 조건에 따라 얻어진 Ⅲ족 질화물 반도체 박막의 단면 TEM 사진이다.

도 5는 r면의 사파이어 기판상에 GaN 버퍼층을 성장시키고, 그 GaN 버퍼층 상에 더 성장시킨 논도프 GaN층 표면의 SEM 사진이다.

도 6은 r면의 사파이어 기판(110) 상에 AlN 버퍼층을 성장시키고, 그 AlN 버퍼층 상에 더 성장시킨 논도프 GaN층의 표면 SEM 사진이다.

도 7은 제2 실시형태에 관한 Ⅲ족 질화물 반도체 박막의 단면 모식도이다.

도 8은 제2 실시형태에 관한 Ⅲ족 질화물 반도체 박막의 중간층 모식 단면도 이다.

도 9는 제2 실시형태에 관한 Ⅲ족 질화물 반도체 박막의 형성공정을 도시한 플로우 챠트이다.

도 10은 Ga/N/GaN 다층막을 성장하기 위한 펄스 원자층 에피택시법의 타이밍 챠트이다.

도 11a는 Ga/N/GaN 다층막으로 이루어진 중간층 상에 형성된 GaN층의 표면 SEM 사진이다.

도 11b는 도11a에 도시된 샘플의 GaN층의 X선 회절에 의한 평가 데이터이다.

도 12a는 저온 버퍼층 상에 고온의 GaN층이 성장한 구성의 GaN성장층 표면의 SEM 사진이다.

도 12b는 도12a에 도시된 샘플의 X선 회절에 의한 평가 데이터이다.

도 13은 Al/In/Ga/N 다층막을 성장하기 위한 펄스 원자층 에피택시법의 타이밍 챠트이다.

도 14a는 Al/In/Ga/N 다층막으로 이루어진 중간층 상에 형성된 GaN층 표면의 SEM 사진이다.

도 14b는 도 14a에 도시된 샘플의 GaN층의 X선 회절에 의한 평가 데이터이다.

도 15는 중간층을 버퍼층으로 하여 형성된 Ⅲ족 질화물 반도체 박막의 단면 모식도이다.

도 16a는 버퍼층으로서 형성된 Al/In/Ga/N 다층막으로 이루어진 중간층 상의 GaN층의 표면 SEM 사진이다.

도 16b는 도 16a에 도시된 샘플의 GaN층의 X선 회절에 의한 평가데이터이다.

도 17은 제3 실시형태에 관한 Ⅲ족 질화물 반도체 발광소자의 모식 단면도이다.

<도면의 주요부분에 대한 부호설명>

100,200,300: Ⅲ족 질화물 반도체 박막 110,210: r면 사파이어 기판

120: AlInN 버퍼층 130,240 GaN층

220: 저온 버퍼층 230: 중간층

231₁-231_n: Ga/N/GaN층 또는 Al/In/Ga/N층

400: Ⅲ족 질화물 반도체 발광소자 401: r면의 사파이어 기판

402: AlInN 버퍼층 403: 언도프 GaN층

404: n형 콘택트층 405: n형 클래드층

406: n형 중간층 407: 활성층

408: p형 블럭층 409: p형 클래드층

410: p형 콘택트층 420: n형 전극

430: p형 전극

특허문헌 1 : 일본 특개평 10-242586호 공보

특허문헌 2 : 일본 특개평 9-227298호 공보

본 발명은 Ⅲ족 질화물 반도체 박막과 그 제조방법 및 Ⅲ족 질화물 반도체 발광소자에 관한 것으로, 특히, GaN계 화합물을 에픽택셜-성장시키는 베이스층이 될 수 있는 박막에 관한 것이다.

Ⅲ족 질화물 반도체, 특히 GaN계 화합물은 혼정비의 조절에 의해 에너지 갭을 광범위하게 제어할 수 있다. 예를 들면, Al_xIn_yGa₁ _-x-yN(0≤x≤1, o≤y≤1, x=y=0를 포함한다)은 직접 천이형 반도체로서 작용하고, 그 에너지 갭은 0.7-0.8eV에서 6.2eV에 이른다. 이것은 GaN계 화합물을 활성층으로 이용함으로써 적색에서 자외까지의 가시영역 모두를 발광색으로 갖는 발광소자를 실현할 수 있다는 것을 의미한다.

GaN계 화합물을 이와 같은 발광소자에 적용하는 데에는 제품형태나 수명의 관점에서, 고품질, 고발광 효율의 박막으로 제공하는 것이 요구된다. 그런데, GaN계 화합물은 육방정계 우르자이트(Wurtzite) 구조를 갖고 있고, 그 격자상수는 다른 주요한 반도체(Ⅲ-Ⅴ족 화합물 반도체나 Ⅱ-Ⅵ족 반도체 등)와 차이가 크고 작다. 이 극단에 작은 격자상수는 기판결정의 격자상수와의 정합을 곤란하게 한다. 일반적으로, 에피택셜 성장시키는 결정의 격자상수가 기판결정의 격자상수와 다르 면, 성장층은 압축 휨이나 인장 휨을 받고, 탄성 휨 에너지가 축적된다. 성장층이 얇은 경우에는 이 탄성 에너지는 성장층에 수용될 수 있지만, 어느 값 이상의 막 두께에서는 전위가 발생하여 격자완화가 일어나고, 성장층은 많은 전위 결함을 포함하게 된다. 그러므로, GaN계 화합물을 성장시키는데 기판의 선택이 중요시된다.

그러므로, GaN계 화합물을 성장시키는 기판으로서, GaN과 격자상수의 가장 가까운 사파이어 기판(c면)이 통상적으로 사용되고 있다. 이 사파이어 기판으로 해도 GaN과 15% 가깝게 격자상수가 벗어나기 때문에, 실제로는 격자 부정합을 완화하기 위해서, 사파이어 기판과 성장층 사이에 버퍼층이 형성되어 있다. 현재에 이르러서는 이 버퍼층의 품질 여부가 그 위의 성장층 품질을 결정하는 요인이 되고 있고, 연구를 거듭한 결과 여러 가지 버퍼층이 제안되었다(예를 들어, 특허문헌 1 및 2 참조).

사파이어 기판 면으로서, (0001)면(소위, c면)이 관용적으로 사용되고 있으나, 이 c면과 여러 가지 버퍼층의 조합으로 지금 이상으로 고품질인 성장층 베이스를 실현하는 것은 곤란한 상태에 있을 수 있다.

또한, 버퍼층을 형성하더라도, 사파이어 c면을 결정기판으로 사용한 경우에는 성장층인 GaN계 화합물(이하, GaN계 성장막이라 함)은 c축 방향으로 성장하고, 막 두께 방향에서 c축의 특성이 현저하게 나타난다. GaN계 화합물은 c축 방향에서 강한 분극 특성(압전성)을 갖는 것으로 알려져 있지만, 이 분극 특성은 GaN계 성장 막을 활성층으로 사용한 경우, 그 최상면과 최하면에 캐리어를 집중시켜, 캐리어의 주입 효율을 저하시킨다. 따라서, 분극에 의한 영향을 저감시키기 위해, 활성층을 충분히 얇게 할 필요가 있다. 충분히 얇은 활성층의 요구, 다시 말해, 활성층을 고정밀도로 형성하는 기술의 요구는 제품 수율의 저하나 고가 장치와 같은 불이익을 가져온다.

그러므로, 보다 높은 품질의 GaN계 성장막 형성을 실현하기 위해서는 사파이어의 c면 사용에 고집하지 않는 GaN계 성장막 형성의 획기적인 전진이 기대되고 있다.

상술한 과제를 해결하고, 목적을 달성하기 위해서, 본 발명에 관한 Ⅲ족 질화물 반도체 박막은 (1-102)면의 사파이어 기판과, 상기 사파이어 기판상에 위치하고, AlInN으로 이루어진 버퍼층과, 상기 버퍼층 상에 위치하고, Ⅲ족 질화물로 이루어진 에피택셜 성장층을 포함한 것을 특징으로 하고 있다.

또한, 본 발명에 관한 Ⅲ족 질화물 반도체 박막은 (1-102)면의 사파이어 기판과, 상기 사파이어 기판상에 위치하고, Ⅲ족 질화물로 이루어진 버퍼층과, 상기 버퍼층에 위치하고, 금속으로 이루어진 제1층과 질소로 이루어진 제2층을 포함한 다층막이 2층 이상 적층된 중간층과, 상기 중간층 상에 위치하고, Ⅲ족 질화물로 이루어진 에피택셜 성장층을 포함하는 것을 특징으로 하고 있다.

또한, 본 발명에 관한 Ⅲ족 질화물 반도체 박막은 (1-102)면의 사파이어 기판과, 상기 사파이어 기판 상에 위치하고, 금속으로 이루어진 제1층과 질소로 이루 어진 제2층을 포함한 다층막이 2층 이상 적층된 중간층과, 상기 중간층 상에 위치하고, Ⅲ족 질화물로 이루어진 에피택셜 성장층을 포함하는 것을 특징으로 하고 있다.

또한, 본 발명에 관한 Ⅲ족 질화물 반도체 발광소자는 상기한 Ⅲ족 질화물 반도체 박막 중 어느 하나를 포함하여 구성된 것을 특징으로 하고 있다.

또한, 본 발명에 관한 Ⅲ족 질화물 반도체 박막의 제조방법은 (1-102)면의 사파이어 기판의 온도를 850℃∼950℃의 범위 내로 제어하면서, 상기 사파이어 기판상에 AlInN으로 이루어진 버퍼층을 형성하는 버퍼층 형성 단계와, 상기 사파이어 기판을 상기 버퍼층 형성 단계에서 제어된 상기 사파이어 기판의 온도보다도 높은 온도로 제어하면서, 상기 버퍼층 상에 Ⅲ족 질화물을 에피택셜 성장하는 성장단계를 포함하는 것을 특징으로 하고 있다.

또한, 본 발명에 관한 Ⅲ족 질화물 반도체 박막의 제조방법은 (1-102)면의 사파이어 기판을 제1온도로 제어하면서, 상기 사파이어 기판상에 Ⅲ족 질화물로 이루어진 버퍼층을 형성하는 버퍼층 형성 단계와, 금속으로 이루어진 제1층과 질소로 이루어진 제2층을 포함한 다층막 형성을 여러 번 반복함으로써, 해당 다층막을 2층이상 포함한 중간층을 상기 버퍼층 상에 형성하는 중간층 형성 단계와, 상기 사파이어 기판을 상기 제1 온도보다 높은 제2 온도로 제어하면서, 상기 중간층 상에 Ⅲ족 질화물을 에피택셜 성장하는 성장단계를 포함하는 것을 특징으로 하고 있다.

또한, 본 발명에 관한 Ⅲ족 질화물 반도체 박막의 제조방법은 금속으로 이루어진 제1층과 질소로 이루어진 제2층을 포함한 다층막의 형성을 여러 번 반복함으 로써, 해당 다층막을 2층 이상 포함한 중간층을 (1-102)면의 사파이어 기판상에 형성하는 중간층 형성 단계와, 상기 중간층 상에 Ⅲ족 질화물을 에피택셜 성장하는 성장단계를 포함하는 것을 특징으로 하고 있다.

이하, 본 발명에 관한 Ⅲ족 질화물 반도체 박막과 그 제조방법, 및 Ⅲ족 질화물 반도체 발광소자의 실시 형태를 도면을 이용하여 상세하게 설명한다. 단, 도면은 모식적인 것으로, 각 부분의 두께와 폭 관계, 부분간의 크기 비율 등은 실제와는 다르다. 또한, 각 도면 간에서 같은 부분을 가리키는 경우라도 서로 크기나 비율이 다르게 도시되어 있는 부분도 있다.

(제1 실시형태)

먼저, 제1 실시형태에 관한 Ⅲ족 질화물 반도체 박막 및 그 제조방법에 대해서 설명한다. 제1 실시형태에 관한 Ⅲ족 질화물 반도체 박막은 기판 면을 (1-102)면(소위, r면)으로 한 사파이어 기판과, 그 기판면 상에 형성되는 AlInN 버퍼층과, 그 버퍼층 상에 형성되는 Ⅲ족 질화물 성장층으로 이루어진 것을 특징으로 하고 있다. 여기서, (1-102) 중의「-1」은「1」상에 바(bar)가 덧붙인 것을 나타낸다. 본 명세서 중에서, 미러 지수는 이것과 동일하게 표기된다. 또한, 제1 실시형태의 설명에서는 Ⅲ족 질화물 성장층의 일례로서 GaN층을 채택한다.

도 1은 제1 실시형태에 관한 Ⅲ족 질화물 반도체 박막의 단면 모식도이다. 도 1에서, Ⅲ족 질화물 반도체 박막(100)은 r면을 기판 면으로 한 사파이어 기 판(110)과, 사파이어 기판(110) 상에 형성되는 AlInN 버퍼층(120)과, AlInN 버퍼층(120) 상에 형성되는 논도프 GaN층(130)으로 구성된다.

이 Ⅲ족 질화물 반도체 박막(100)은 발명자들의 예의 연구에 의해, 이하의 제조방법에 의해 얻어졌다. 도 2는 그 방법, 즉 GaN성장층 형성공정을 나타내는 플로우 챠트이다. 먼저, 단결정 기판으로서 r면의 사파이어 기판(110)을 준비하고, 적당한 용액을 이용하여 세정한 후, MOCVD(유기금속 화학적 기상성장)장치의 반응실 내에 투입하였다. 반응실 내의 전공정으로서, 기판 온도를 1150℃로 제어하고, 적당한 유량의 수소분위기 중에서 약 10분간 어닐을 수행하였다(단계S101).

다음으로, 그 사파이어 기판(110)의 r면 상에 AlInN 버퍼층(120)을 성장하기 위해, 반응실 내에 캐리어 가스로 수소, 질소를 각각 18 SLM, 15 SLM의 유량으로 도입하고, 원료가스로 NH₃(암모니아), TMA(트리메틸알루미늄), TMI(트리메틸인듐)을 각각 1 SLM, 43 SCCM, 300 SCCM의 유량으로 도입하였다. 이때, 기판온도를 850℃로 제어하고, 성장시간을 4분으로 하였다. 이로써, 막 두께가 약 4.4nm인 AlInN 버퍼층이 얻어졌다(단계S102). 특히 이 AlInN 버퍼층(120)은 상압 하에서 성장시켰다.

이어, 그 AlInN 버퍼층(120) 상에 고온의 에피층, 즉 여기서는 언도프의 GaN층을 성장시키기 위해서, 반응실 내에 캐리어 가스로 수소, 질소를 각각 11.6 SLM, 14 SLM의 유량으로 도입하고, 원료가스로서 NH₃(암모니아), TMG(트리메틸갈륨)을 각각 10 SLM, 45 SCCM의 유량으로 도입하였다. 이때, 기판온도를 1100℃로 제어하고, 성장시간을 50분으로 하였다. 이로써, 막 두께가 약 6.8㎛인 GaN층이 얻어졌다(단 계S103). 특히 GaN층(130)도 역시 상압 하에서 성장하였다.

도3a는 상기 성장조건으로 얻어진 GaN층(130) 표면의 SEM 사진이다. 통상, GaN의 전위 결함은 삼각형상의 모폴로지로서 관찰되었지만, 도3-1에 도시된 SEM 사진에서는 그와 같은 눈에 띄는 모폴로지는 확인할 수 없었다.

도 3b는 상기 성장조건으로 얻어진 GaN층(130)의 X선 회절에 의한 평가데이터이다. 도 3b에 도시된 바와 같이, 반치폭은 약 518 arcsec로 작은 값을 나타냈다. 이 점에서, 사파이어 기판(110)에 대한 GaN층(130)의 결정축 기울기는 작은 것을 알 수 있다. 더욱이, GaN층(130)은 사파이어 기판(110)의 r면 상에, 그 a축을 따라 성장하고 있다는 것을 알 수 있었다. 다시 말해, GaN층(130)의 c축은 기판에 대해 평행하게 되고, 막 두께 방향에서 압전성의 영향을 받지 않는다.

도 4는 상기한 성장조건으로 얻어진 Ⅲ족 질화물 반도체 박막(100)의 단면 TEM 사진이다. 이 TEM 사진으로부터, 성장한 GaN층(130)의 막 두께가 약 6.8㎛인 것을 알 수 있었다.

도 5는 상기한 AlInN 버퍼층(120)으로 바꾸어, r면의 사파이어 기판(110)상에 GaN 버퍼층을 성장시키고, 그 GaN 버퍼층 상에 더 성장시킨 논도프 GaN층 표면의 SEM 사진이다. 이것은 어닐링을 도 2의 단계(S101)로 나타낸 조건에 따라 수행한 후, 기판 온도를 480℃에서 700℃의 범위로 제어하고, 그 막 두께가 23 ㎚가 되도록 성장시간을 7.3분간으로 한 경우에 얻어진 GaN 버퍼층 중 가장 좋은 결과이다. 또한, 이들 GaN 버퍼층의 성장조건은 c면의 사파이어 기판 상에 저온의 GaN 버퍼층을 성장할 때의 성막조건을 참고하여 결정되었다.

또한, 도 6은 상기한 AlInN 버퍼층(120)으로 바꾸어, r면의 사파이어 기판(110) 상에 AlN 버퍼층을 성장시키고, 그 AlN 버퍼층 상에 더 성장시킨 논도프 GaN층 표면의 SEM 사진이다. 이 SEM 사진은 어닐링을 도 2의 단계(S101)로 나타낸 조건에 따라 수행한 후, 기판 온도를 850℃에서 1050℃의 범위로 제어하고, 성장시간을 30초에서 10분간의 범위로 하였다. 그 중에서 특히 양호한 결과가 얻어진 것은 성장시간을 4분간(막 두께 4∼10 ㎚)으로 한 경우의 AlN 버퍼층이었다. 또한, 이들 AlN 버퍼층의 성장조건은 c면의 사파이어 기판상에 저온의 AlN 버퍼층을 성장할 때의 성막조건을 참고로 결정되었다.

도 5및 도 6의 SEM 사진으로부터 알 수 있는 바와 같이, r면의 사파이어 기판(110) 상에, GaN 버퍼층 또는 AlN 버퍼층 중 어느 한 층을 성장한 경우로서, 또한 그 위에 성장한 GaN층의 표면에는 전위결함을 나타내는 삼각형상의 많은 모폴로지가 확인되었다. 즉, r면의 사파이어 기판(110)의 버퍼층으로 GaN 버퍼층 또는 AlN 버퍼층을 사용한 경우에는 그 위에 성장하는 GaN층 표면의 품질은 좋지 않다. 이들 결과로부터, r면의 사파이어 기판(110)을 사용하고, 양질의 고온 에피층을 얻는데에는 그들 사이에 AlIn 버퍼층(120)을 개재시키는 것이 바람직하다는 것을 알 수 있다.

또한, AlInN 버퍼층(120)의 성막조건으로서, 기판온도를 700℃에서 1100℃의 범위 내로 변화시키고, r면의 사파이어 기판(110)/AlInN 버퍼층(120)/GaN층(130)으로 이루어진 Ⅲ족 질화물 반도체 박막(100)을 몇 가지 얻었으나, 기판 온도를 850℃∼950℃의 범위 내로 제어한 경우의 결과가 양호하였다. 또한, AlInN 버퍼 층(120)의 막 두께는 1∼100 ㎚가 바람직하고, 1∼20 ㎚가 보다 바람직하다는 것을 알았다.

이상에 설명한 바와 같이, 제1 실시형태에 따르면, r면의 사파이어 기판상에 AlInN 버퍼층을 형성함으로써, 그 위에 양질의 GaN층을 성장할 수 있었다. 특히, 이 GaN층은 사파이어 기판의 r면 배향에 의해 a축을 따라 성장하기 위해, 그 막 두께 방향에서 c면의 사파이어 기판을 이용한 경우에 문제가 되었던 분극이 발생하지 않는다. 이것은 즉, 그 GaN층의 상층에서 성장시킨 GaN계 활성층에서의 분극 발생도 회피할 수 있고, 결과적으로 그 활성층의 두께를 크게 할 수 있다. 활성층의 두께를 크게 할 수 있는 것은 활성층의 작성 정밀도의 트리랜스를 크게 한다는 것을 의미한다. 즉, 제품수율을 향상시킬 수 있음과 동시에, 고정밀도 제어를 필요로 하지 않는 저가 장치로 형성되는 고품질 GaN계 반도체 디바이스를 제공할 수 있다.

(제2 실시형태)

다음으로, 제2 실시형태에 관한 Ⅲ족 질화물 반도체 박막 및 그 제조방법에 대해 설명한다. 제2 실시형태에 관한 Ⅲ족 질화물 반도체 박막은 제1 실시형태와 같이 r면의 사파이어 기판을 사용하여 Ⅲ족 질화물 성장층(고온의 에피층)이 형성된 점에서 공통하지만, 그 사파이어 기판과 고온의 에피층 사이에 개재하는 층의 구조가 다르다. 또한, 이 제2 실시형태의 설명에서도 Ⅲ족 질화물 성장층의 일례로서 GaN층을 채택한다.

도 7은 제2 실시형태에 관한 Ⅲ족 질화물 반도체 박막의 단면 모식도이다. 도 7에서, Ⅲ족 질화물 반도체 박막(200)은 r면의 사파이어 기판(210)과, 사파이어 기판(210) 상에 형성되는 저온 버퍼층(220)과, 저온 버퍼층(220) 상에 형성되는 중간층(230)과, 중간층(230) 상에 형성되는 논도프 GaN층(240)으로 구성된다.

제2 실시형태에 관한 Ⅲ족 질화물 반도체 박막(200)은 특히 중간층(230) 구조와 제조방법에 특징을 갖는다. 도 8은 중간층(230)의 모식 단면도의 확대도이다. 도 8에 도시된 바와 같이, 중간층(230)은 동일 조성의 복수 막(231₁-231_n)이 적층된 다층막이다. 또한, 막(231₁-231_n)의 각각도 몇 가지의 다른 재료를 순차 적층하여 형성한 것이다. 예를 들면, 막 231₁-231_n의 각각은 GaN, N, GaN이 순서대로 적층된 다층막(이하, Ga/N/GaN층이라 함)이거나, Al, In, Ga, N이 순서대로 적층된 다층막(이하, Al/In/Ga/N층이라 함)이다.

이 Ⅲ족 질화물 반도체 박막(200)은 발명자들의 예의 연구에 의해, 이하의 제조방법으로 얻어졌다. 특히, 중간층(230)을 Ga/N/GaN층을 적층시킨 막(이하, Ga/N/GaN 다층막이라 함) 또는 Al/In/Ga/N층을 적층시킨 막(이하, Al/In/Ga/N 다층막이라 함)으로 한 경우에 양호한 결과가 얻어졌다. 도 9는 그 방법, 즉 GaN박막 형성 공정을 나타내는 플로우 챠트이다.

먼저, r면의 사파이어 기판(210)의 세정 및 MOCVD 장치의 반응실 내에서의 어닐을, 예를 들면 제1 실시형태에서 설명한 대로 수행한다(단계S201).

다음으로, 사파이어 기판(210)의 r면 상에 저온 버퍼층(220)을 성장한다(단계S202). 이 저온 버퍼층(220)은 GaN계 화합물과 c면의 사파이어 기판 사이에 개재 시키는 저온의 버퍼층을 얻는 데에 잘 알려진 방법으로 상압에서 성장되고, 예를 들면 GaN이나 AlN으로 형성된다.

이어, 그 저온 버퍼층(220) 상에 중간층, 즉 여기에서는 Ga/N/GaN 다층막 또는 Al/In/Ga/N 다층막을 성장한다(단계S203). 이들 다층막의 형성방법에 대해서는 후술한다.

그리고, 중간층(230) 상에 고온의 에피층, 즉 여기에서는 언도프된 GaN층(240)을 성장한다(단계S204). 이 GaN층(240)은 예를 들면, 실시 형태1의 GaN층(130)과 동일한 성장조건으로 형성할 수 있다.

여기서, 먼저 상기한 GaN/N/GaN 다층막의 형성방법에 대해 설명한다. Ga/N/GaN 다층막은 펄스 원자층 에피택시(PALE:pulsed atomic layer epitaxy)법으로 형성하였다. 이것은 MOCVD 장치의 반응실 내에서, 복수의 다른 원료를 소정의 펄스 신호에 따라서 순차 도입하는 방법이다. Ga/N/GaN 다층막의 형성에서는 TMG(트리메틸갈륨)와 NH₃(암모니아)가 원료가 된다.

도 10은 Ga/N/GaN 다층막을 성장하기 위한 펄스 원자층 에피택시법의 타이밍 챠트이다. 도 10에 따르면, 4개의 클럭(기간4t)에서 1사이클이 구성된다. 구체적으로는, 제1 클럭(0∼t)에서는 TMG와 NH₃는 어느 쪽도 도입되지 않고, 제2 클럭(t∼2t)에서 TMG만이 도입되고, 제3 클럭(2t∼3t)에서 NH₃만이 도입된다. 여기서 특히, 유기금속인 TMG 다음으로 NH₃가 도입되고 있다는 점에 유의해야 한다. 다음으로, 제4 클럭(3t∼4t)에서는, TMG와 NH₃가 함께 도입된다. 다시 말해, GaN층(240)상에 먼저 Ga가 성장하고, 그 위에 N가 성장하고, 또한 그 위에 GaN이 성장한다. 즉, 이러한 1 사이클에 따른 GaN층(240) 상에 Ga/N/GaN층이 형성된다.

Ga/N/GaN 다층막으로 이루어진 중간층(230)은 또한, 이러한 1 사이클에 의한 Ga/N/GaN층의 형성을 여러 번 수행함으로써 얻어진다. 예를 들면, 2∼100 사이클이 바람직하고, 특히, 10∼20 사이클로 한 경우에 양호한 결과가 얻어졌다. 또한, 1클럭(t)은 1∼60초가 바람직하고, 특히, 2∼10초로 한 경우에 양호한 결과가 얻어졌다. 또한, 기판온도는 850℃∼1100℃의 범위로 제어하는 것이 바람직하다.

도 11a는 Ga/N/GaN 다층막으로 이루어진 중간층(230) 상에 형성된 GaN층(240)의 표면 SEM 사진이다. 이 샘플에서는, t=4초의 상기 사이클을 10 사이클 반복하는 것으로 Ga/N/GaN다층막을 성장시켰다. 도11a에 도시된 SEM 사진에서는 전위결함을 나타내는 모폴로지는 거의 확인할 수 없었다.

도 11b는 도11a에 도시된 샘플의 GaN층(240)의 X선 회절에 의한 평가데이터이다. 도11b에 도시된 바와 같이, 반치폭은 658.8arcsec를 나타냈다. 발명자들은 이들 SEM 사진과 X선 회절 결과를 평가하기 위해, 비교실험을 하였다. 도12a는 상기한 중간층(230)이 개재하고 있지 않은 구성(즉, 저온의 버퍼층 상에 고온의 GaN층이 성장한 구성)의 GaN 성장층 표면의 SEM 사진이고, 도12b는 그 X선 회절에 의한 평가 데이터이다. 도 12a에 도시한 SEM 사진에서는 전위결함을 나타내는 큰 모폴로지를 확인할 수 있고, 도 12b에 도시한 바와 같이, 반치폭은 990.0 arcsec를 나타냈다.

도 11a와 도 12a의 비교 및 도 11b와 도 12b의 비교에서, 저온 버퍼층(220)과 GaN층(240) 사이에 Ga/N/GaN 다층막으로 이루어진 중간층(230)을 개재시킨 구성에서는 GaN(240) 품질의 향상을 확인할 수 있었다.

다음으로, 상기한 Al/In/Ga/N 다층막의 형성방법에 대해 설명한다. 이 Al/In/Ga/N 다층막도 역시 펄스 원자층 에피택셜법에 의해 형성된다. Al/In/Ga/N 다층막 형성에는 TMA(트리메틸알루미늄), TMI(트리메틸인듐), TMG(트리메틸갈륨), NH₃(암모니아)이 원료가 된다.

도 13은 Al/In/Ga/N 다층막을 성장하기 위한 펄스 원자층 에피택시법의 타이밍 챠트이다. 도 13에 따르면, 14개의 클럭(기간 11T)으로 1사이클이 구성된다. 구체적으로는, 제1 클럭(0∼T)에는 어떠한 원료도 도입되지 않고, 제2 클럭(T∼2T)에서 TMA만이 도입되고, 제3 클럭(2T∼3T)에서 NH₃만이 도입된다. 마찬가지로, 제4 클럭(3T∼4T), 제5 클럭(4T∼5T), 제6 클럭(5T∼6T), 제7클럭(6T∼7T)에서, 순서대로 TMA, NH₃, TMA, NH₃가 도입된다. 이어서, 제8클럭(7T-8T)에서 TMI만이 도입되고, 제9클럭(8T-9T)에서 NH₃만이 도입되며, 제10클럭(9T-10T)에서 TMG만이 도입되고, 제11 클럭(10T∼11T)에서 NH₃만이 도입된다. 여기서 특히, 유기금속인 TMA, TMI, TMG 다음에 NH₃가 도입된다는 점에 유의해야 한다. 이 원료가스의 도입제어는 다시 말해, 저온 GaN층(220)상에 Al, N, Al, N, Al, N, In, N, Ga, N을 순서대로 성장시킨다. 즉, 이러한 1사이클에 따라, 저온 GaN층(220) 상에 AlN/InN/GaN층이 형성된다. 또한, 기판온도를 950℃ 이상으로 한 경우에는 InN은 증발해 버린다. 발명자들은 이러한 경우라도 InN을 성장하지 않는 다층막 보다도 양호한 결과를 얻을 수 있는 것을 확인하였다.

Al/In/Ga/N 다층막으로 이루어진 중간층(230)은 또한, 이러한 1사이클에 따른 Al/In/Ga/N층의 형성을 여러 번 수행하여 얻어진다. 이 Al/In/Ga/N 다층막도 역시 2∼100사이클로 형성되는 것이 바람직하고, 특히 10∼20 사이클로 한 경우에 양호한 결과가 얻어졌다. 이 1클럭(T)에 대해서도 1∼60초가 바람직하고, 특히 2∼10초로 한 경우에 양호한 결과가 얻어졌다. 또한, 기판온도는 850℃∼1100℃의 범위로 제어하는 것이 바람직하다.

도 14a는 Al/In/Ga/N 다층막으로 이루어진 중간층(230)상에 형성된 GaN층(240)의 표면 SEM 사진이다. 이 샘플에서는 T=4초의 상기 사이클을 15 사이클 반복하여 Al/In/Ga/N 다층막을 성장시켰다. 도14a에 도시된 SEM 사진에서는 전위결함을 나타내는 모폴로지는 거의 확인할 수 없었다.

도 14b는 도 14a에 도시된 샘플의 GaN층(240)의 X선 회절에 의한 평가데이터이다. 도14b에 도시된 바와 같이, 반치폭은 543.8 arcsec를 나타냈다. 이들 도면과 도 12a 및 도 12b를 비교하더라도 알 수 있듯이, 저온 버퍼층(220)과 GaN층(240) 사이에 Al/In/Ga/N 다층막으로 이루어진 중간층(230)을 개재시킨 구성이더라도 GaN층(240)의 품질이 향상된다는 것을 확인할 수 있었다.

상술한 Ⅲ족 질화물 반도체 박막(200)에서는 중간층(230)은 종전의 성막방법 으로 형성된 저온 버퍼층(220) 상에 성장하였으나, 그 저온 버퍼층(22)으로 바꾸어, 제1 실시형태에 관한 AlInN 버퍼층(120)을 사용할 수도 있다. 또한, 저온 버퍼층(220)을 형성하지 않고, 중간층(230)을 r면의 사파이어 기판(210) 상에 형성할 수도 있다. 다시 말해, Ga/N/GaN 다층막 또는 Al/In/Ga/N 다층막으로 이루어진 중간층(230)을 버퍼층으로 기능시킬 수도 있다.

도 15는 중간층(230)을 버퍼층으로 형성한 Ⅲ족 질화물 반도체 박막의 단면모식도이다. 도 15에서, 도 7과 공통하는 부분에 대해서는 동일한 부호를 사용하고, 여기서는 그 설명을 생략한다. 도 15에 도시된 바와 같이, Ⅲ족 질화물 반도체 박막(300)에서는 중간층(230)은 r면의 사파이어 기판(210)과 논도프된 GaN층(240) 사이에 버퍼층으로 형성된다.

도 16a는 버퍼층으로 형성된 Al/In/Ga/N 다층막으로 이루어진 중간층(230) 상의 GaN층(240) 표면의 SEM 사진이다. 이 샘플에서는 기판온도를 950℃로 하고, 도 13을 따른 타이밍 챠트에서, T=4초인 상기 사이클을 20 사이클 반복하여 Al/In/Ga/N 다층막을 성장시켰다. 도 12a에 도시된 샘플과 동일한 성막조건에 따라 얻어졌다. 도16a에 도시된 SEM화상에서는 전위결함을 나타내는 모폴로지는 확인할 수 있었지만, 그 크기나 개수는 도 12a에 도시된 SEM 사진과 비교해 작다.

도 16b는 도 16a에 도시된 샘플의 GaN층(240)의 X선 회절에 의한 평가데이터이다. 도 16b에 도시된 바와 같이, 반치폭은 763.2 arcsec를 나타냈다. 이 값은 도12b에 도시된 반치폭 990.0 arcsec보다도 작다. 이러한 결과로부터, r면의 사파이어 기판(210)과 GaN층(240) 사이에 Al/In/Ga/N 다층막으로 이루어진 중간층(230)을 버퍼층으로 개재시킨 구성이더라도 GaN층(240)의 품질이 향상된다는 것을 확인할 수 있었다.

이상에 설명한 바와 같이, 제2 실시형태에 따르면, r면의 사파이어 기판상에 형성된 저온의 버퍼층 상에, 펄스 원자층 에피택시법에 의한 중간층을 형성시키는 것, 또는 r면의 사파이어 기판상에 펄스 원자층 에피택시법에 의한 중간층을 버퍼층으로서 성장시킴으로써, 그 위에 양질의 GaN층을 성장시킬 수 있었다. 이 GaN층도 역시 제1 실시형태에 관한 Ⅲ족 질화물 반도체 기판과 마찬가지로, 사파이어 기판의 r면의 배향에 의해 a축을 따라 성장하기 때문에, 그 막 두께 방향에서, c면의 사파이어 기판을 이용한 경우에 문제가 되었던 분극이 발생하지 않는다. 즉, 제2 실시형태에 관한 Ⅲ족 질화물 반도체 박막에 따르면, 제1 실시형태과 동일한 효과를 얻을 수 있다.

또한, 상술한 설명에서는, 중간층으로서 Ga/N/GaN 다층막 또는 Al/In/Ga/N 다층막을 성장하는 예를 들었지만, 질소와 유기금속의 다른 조합에 의해 제공할 수도 있다. 예를 들면, 중간층으로서 Al/N/AlN 다층막, Al/N/GaN 다층막, Ga/N/AlN 다층막, In/N/InN 다층막 등을 채용하더라도, 그 중간층이 없는 경우와 비교하여, 그 위에 성장한 고온의 GaN층에 품질의 개선이 확인되었다.

또한, 상술한 제1 및 제2 실시형태에서는 고온의 에피층으로서 GaN을 채용하였으나, 발명자들에 따르면, GaN으로 바꾸어 AlGaN등의 다른 GaN계 화합물을 성장시켜도, 마찬가지로 양호한 박막이 얻어진다는 것을 알 수 있다.

(제3 실시형태)

상술한 제1 및 제2 실시형태에 관한 Ⅲ족 질화물 반도체 박막은 LED나 반도체 레이저 등의 Ⅲ족 질화물 반도체 발광소자를 구성하는 베이스층으로서 이용할 수 있다. 제3 실시형태에서는 제1 실시형태에 관한 Ⅲ족 질화물 반도체 박막을 LED에 적용한 예를 설명한다.

도 17은 제3 실시형태에 관한 Ⅲ족 질화물 반도체 발광소자(LED)의 모식 단면도이다. 도 17에 도시된 Ⅲ족 질화물 반도체 발광소자(400)는 r면의 사파이어 기판(401), AlInN버퍼층(402), 언도프 GaN층(403), n형 콘택트층(404), n형 클래드층(405), n형 중간층(406), 활성층(407), p형 블럭층(408), p형 클래드층(409), p형 콘택트층(410)이 순서대로 적층된 구조를 갖는다.

여기서, r면의 사파이어 기판(401)과, AlInN 버퍼층(402)과, 언도프 GaN층(403)으로 이루어진 박막이 제1 실시형태에 관한 Ⅲ족 질화물 반도체 박막(100)에 해당한다.

n형 콘택트층(404)은 예를 들면, GaN에 Si를 주입하여 성장시키고, n형 클래드층(405)은 예를 들면, (AlGaN/GaN)ⁿ에 Si를 주입하여 형성한 초격자 구조를 가지며, n=50이다. n형 중간층(406)은 예를 들면, AlGaN에 Si를 도프하여 성장시키고, 활성층(407)은 예를 들면, (AlInGaN/InGaN)ⁿ으로 이루어진 다중양자우물구조를 가지며, n=5이다. p형 블럭층(408)은 예를 들면, AlGaN에 Mg를 주입하여 성장시키고, p형 클래드층(409)은 예를 들면, (AlGaN/GaN)ⁿ에 Mg를 주입하여 형성한 초격자 구조 를 가지며, n=50이다. p형 콘택트층(410)은 예를 들면, GaN에 Mg를 주입하여 성장시킨다.

n형 콘택트층(404), n형 클래드층(405), n형 중간층(406), 활성층(407), p형 블럭층(408), p형 클래드층(409), p형 콘택트층(410)은 n형 콘택트층(404)의 일부가 노출하도록, 각각의 일부가 에칭에 의해 제거되어 있고, n형 콘택트층(404)에 노출부 상에 n형 전극(420)이 마련된다. 또한, p형 콘택트층(410) 상에는 p형 전극(43)이 마련된다. 이와 같은 구성에 따라, 예를 들면, 발광 피크 파장(380㎚)의 LED를 실현할 수 잇다.

특히, 이 Ⅲ족 질화물 반도체 발광소자(400)는 제1 실시형태에 관한 Ⅲ족 질화물 반도체 박막(100)을 베이스층으로 채용하고 있기 때문에, 고정밀도의 막 두께 제어를 필요로 하는 다중양자우물 구조의 활성층(407) 및 초격자구조의 n형 클래드층(405)이나 p형 클래드층(409)의 형성에서, 페어를 구성하는 각 층의 막 두께의 허용범위를 크게 할 수 있다. 결과적으로, 이는 요구사양을 충족하는 Ⅲ족 질화물 반도체 발광소자(400)의 제품수율을 향상시킬 수 있는 것을 의미한다.

이상과 같이, 본 발명에 관한 Ⅲ족 질화물 반도체 박막은 GaN계 화합물을 형성하는 베이스층으로 유용하고, 특히, Ⅲ족 질화물 반도체 발광소자의 구성요소로서 적절하다.

제품 수율을 향상시킬 수 있을 뿐만 아니라, 제어를 필요로 하지 않고, 저가의 장치로 형성가능한 고품질의 Ⅲ족 질화물 반도체 박막 및 Ⅲ족 질화물 반도체 발광소자를 제공할 수 있다.

Claims

(1-102)면의 사파이어 기판;

상기 사파이어 기판상에 위치하고, AlInN으로 이루어진 버퍼층; 및

상기 버퍼층 상에 위치하고, Ⅲ족 질화물로 이루어진 에피택셜 성장층을 포함하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막.
제1항에 있어서,

상기 버퍼층의 막 두께는 1∼20nm인 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막.
(1-102)면의 사파이어 기판;

상기 사파이어 기판 상에 위치하고, Ⅲ족 질화물로 이루어진 버퍼층;

상기 버퍼층에 위치하고, 금속으로 이루어진 제1층과 질소로 이루어진 제2층을 포함한 다층막이 2층 이상 적층된 중간층; 및

상기 중간층 상에 위치하고, Ⅲ족 질화물로 이루어진 에피택셜 성장층을 포함하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막.
(1-102)면의 사파이어 기판;

상기 사파이어 기판 상에 위치하고, 금속으로 이루어진 제1층과 질소로 이루 어진 제2층을 포함한 다층막이 2층 이상 적층된 중간층; 및

상기 중간층 상에 위치하고, Ⅲ족 질화물로 이루어진 에피택셜 성장층을 포함하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막.
제3항 또는 제4항에 있어서,

상기 제1층은 Ga, Al 및 In 중 적어도 하나를 포함하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막.
제3항 또는 제4항에 있어서,

상기 중간층은 Ga/N/GaN으로 이루어진 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막.
제3항 또는 제4항에 있어서,

상기 중간층은 Al/In/Ga/N으로 이루어진 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 에피택셜 성장층은 GaN으로 이루어진 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 에피택셜 성장층은 AlGaN으로 이루어진 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막.
제1항 내지 제4항 중 어느 한 항에 있어서 Ⅲ족 질화물 반도체 박막을 포함하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 발광소자.
(1-102)면의 사파이어 기판의 온도를 850℃∼950℃의 범위 내로 제어하면서, 상기 사파이어 기판상에 AlInN으로 이루어진 버퍼층을 형성하는 버퍼층 형성 단계;

상기 사파이어 기판을 상기 버퍼층 형성 단계에서 제어된 상기 사파이어 기판의 온도보다도 높은 온도로 제어하면서, 상기 버퍼층 상에 Ⅲ족 질화물을 에피택셜 성장하는 성장단계를 포함하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막의 제조방법.
제11항에 있어서,

상기 버퍼 형성단계 및 상기 성장 단계는 상압에서 이루어진 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막의 제조방법.
(1-102)면의 사파이어 기판을 제1온도로 제어하면서, 상기 사파이어 기판 상에 Ⅲ족 질화물로 이루어진 버퍼층을 형성하는 버퍼층 형성 단계;

금속으로 이루어진 제1층과 질소로 이루어진 제2층을 포함한 다층막 형성을 여러 번 반복함으로써, 해당 다층막을 2층 이상 포함한 중간층을 상기 버퍼층 상에 형성하는 중간층 형성 단계;및

상기 사파이어 기판을 상기 제1온도보다 높은 제2 온도로 제어하면서, 상기 중간층 상에 Ⅲ족 질화물을 에피택셜 성장하는 성장단계를 포함하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막의 제조방법.
금속으로 이루어진 제1층과 질소로 이루어진 제2층을 포함한 다층막의 형성을 복수회 반복함으로써, 당해 다층막을 2층 이상 포함한 중간층을 (1-102)면의 사파이어 기판 상에 형성하는 중간층 형성 단계; 및

상기 중간층 상에 Ⅲ족 질화물을 에피택셜 성장하는 성장 단계를 포함하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막의 제조방법.
제13항 또는 제14항에 있어서,

상기 중간층은 Ga/N/GaN으로 이루어진 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막의 제조방법.
제13항 또는 제14항에 있어서,

상기 중간층은 Al/In/Ga/N으로 이루어진 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막의 제조방법.