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KR20060078522A - 엘디모스 채널 형성 방법 - Google Patents

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Abstract

본 발명은 LDMOS 채널 형성 방법에 관한 것으로, 보다 자세하게는 반도체 기판 상에 도전형 에피택셜층을 형성 단계, 포토레지스트의 경사에 따라 문턱전압 차를 감소시키기 위해 붕소, 비소 이온 주입를 경사 이온 주입 방법으로 하는 단계, 상기 채널 형성이 이루어 진 후 얇은 절연막이 반도체 기판의 모든 표면 영역상에 형성되고 건식 식각 공정 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 LDMOS 채널 형성 방법은 경사 이온 주입 방법으로 LDMOS 채널 영역을 p-body 영역의 고에너지 붕소의 농도에 전혀 영향 받지 않아, 포토레지스트의 경사에 매우 민감한 문턱전압을 일정하게 유지시킬 수 있고, 포토레지스트 경사차에 의해 발생할 수 있는 전류 비대칭 현상과 Gm 왜곡현상을 방지하는 효과가 있다.
LDMOS

Description

엘디모스 채널 형성 방법{Method for forming the LDMOS channel}
도 1은 종래 기술에 의한 엘디모스 단면도.
도 2a 내지 도 2b는 본 발명에 의한 엘디모스 단면도.
본 발명은 LDMOS 채널 형성 방법에 관한 것으로, 보다 자세하게는, 이온 주입 방법으로 LDMOS 채널 영역을 p-body 영역의 고에너지 붕소의 농도에 전혀 영향 받지 않아, 포토레지스트의 경사에 매우 민감한 문턱전압을 일정하게 유지하는 것에 관한 것이다.
전력 집적 회로 분야에서 전력 트랜지스터의 많은 발전이 이루어져왔다. 이러한 발전은 LDMOS 전력 트랜지스터(Lateral trouble Diffused MOS Transistor: 상기 이하 LDMOS 칭함)로 하여금, 1979년 IEDM 기술 다이제스트 pp.238-241에서 개시된 J. A. Appels & H. M. J. Vaes에 의한, '고전압 박층 장치(RESURF 장치)에 의한 표면 전계 감소((Reduced SURface Field: 이하 RESURF 칭함)기술을 통해 낮은 ' 온 저항'(RDSon)과 높은 항복 전압을 동시에 가능하게 함으로써 이루어졌다.
미래의 지능형 집적회로에는 아날로그 기능 및 VLSI 로직을 구비한 고밀도 파워 디바이스가 필요할 것이다. DMOS 트랜지스터는 고전압을 처리할 수 있는 파워 디바이스에 있어 매우 중요한 소자이다. 이와 같은 소자가 갖고 있는 한가지 장점은 유니트 영역당 전류처리능력이나 온-저항 (on-resistnace) 이다. 소정의 전압정격에 대해서 MOS 소자의 셀영역을 축소하면 유니트 영역당 온-저항을 줄일 수 있다.
파워 트랜지스터 분야에 있어서, 게이트 및 소스전극을 각각 형성하는, 폴리실리콘과 콘택영역의 연결된 폭은 상기 소자의 셀피치(cell pitch)로서 정의된다. DMOS 파워 트랜지스터에 관한 종래 기술에 의하면 폴리실리콘 영역의 폭을 줄이기 위해서는 P 웰 접합 깊이를 줄여야 하는데 최소 접합 깊이는 이에 필요한 항복전압에 의해 정의된다.
종래의 구조를 가진 LDMOS의 소자는 그 단순성 때문에 VLSI 프로세스에 적용하기가 매우 적합하긴 하지만 VDMOS (Vertical DMOS)보다 성능이 떨어지는 것으로 인식되어 크게 주목받지 못했다. 최근 들어, 우수한 특정 온-저항값(good specific on-resistance)을 가진 RESURF LDMOS 소자가 등장하였다.
고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(punch through) 전압과 상기 드레인 및 소오스와 웰(well) 또는 기판 사이의 브레이크 다운 전압이 상기 고전압보다 커야 한다.
도 1은 종래 기술에 의한 LDMOS 단면도이다.
먼저, LDMOS 구조는 p형 반도체 기판 상에 형성된 n형 에피택셜층과, 소자간 분리를 위하여 에피택셜층의 소정 부분에 형성된 p+ 격리 확산영역과, 격리 확산영역 사이의 에피택셜층 중앙 상부에 형성된 게이트 산화막 및 게이트 전극과, 게이트 전극을 중심으로 격리 확산영역 사이의 에피택셜층에 형성된 n+ 소오스 및 드레인 영역과, 드레인 영역 하부에 형성된 p형 채널영역과, 소오스 및 드레인 영역 상부에 형성된 소오스 및 드레인 전극과, 에피택셜층 및 각각의 전극 사이의 절연을 위하여 에피택셜층 및 격리 산화막 상부에 형성된 절연막으로 구성된다.
다음, 도 1에 도시된 바와 같이 하나의 마스크(mask)로 주입된 비소, 붕소 불순물은 확산공정을 통해 상대적인 확산계수의 차이에 따라 자동적으로 단(short) 채널을 구현할 수 있다.
또한 p-body영역의 저항을 줄여서 기생 바이폴라 트랜지스터의 동작을 억제하는 용도로 사용하는 고 에너지 붕소 이온 주입도 같은 마스크를 사용하여 주입된다. 이 때, 포토레지스트(Photoresist,11)의 경사 때문에 수평방향으로 붕소가 추가 주입되며, 상기 붕소가 이온 주입된 영역(12)은 p-영역의 농도를 변화시킨다.
상기 p- 영역의 농도 변화로 인해 문턱전압이 증가하고 웨이퍼내, 쇼트 내의 포토레지스트 경사와 모양의 차이에 따라서 문턱전압의 차이를 야기하며 소오스를 양방향으로 사용하는 경우에는 Gm 왜곡현상이 발생할 수 있다.
고에너지로 이온 주입하는 Boron은 기생 NPN 쌍극 트랜지스터(parastic NPN bipolar transistor)의 켜짐(turn on)을 억제하기 위해 사용되며 이는 채녈 (channel)형성에 어떠한 영향을 준다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 이온 주입 방법으로 LDMOS 채널 영역을 p-body 영역의 고에너지 붕소의 농도에 전혀 영향 받지 않아, 포토레지스트의 경사에 매우 민감한 문턱전압을 일정하게 유지함을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 기판 상에 도전형 에피택셜층을 형성 단계, 포토레지스트의 경사에 따라 문턱전압 차를 감소시키기 위해 붕소, 비소 이온 주입를 경사 이온 주입 방법으로 하는 단계, 상기 채널 형성이 이루어 진 후 얇은 절연막이 반도체 기판의 모든 표면 영역상에 형성되고 건식 식각 공정 단계에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 실명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2b는 본 발명에 의한 LDMOS 단면도이다.
먼저, 반도체 기판 상에 도전형 에피택셜층을 형성하고, 도 2a에 도시된 바와 같이 채널 형성에 쓰이는 비소와 얕은 붕소 이온 주입을 경사 이온 주입(Tilt implant,23)으로 주입하고 p-body의 고에너지 붕소 이온 주입은 수직으로 주입(22)하여 채널 영역을 p-body에서 떨어진 곳에서 형성시킨 구조이다. 경사 이온 주입된 비소와 얕게 이온 주입된 붕소만이 채널 형성에 기여한다. 상기 공정 방법으로 포토레지스트(21)의 작은 경사 차이로도 야기될 수 있는 문턱전압의 차이를 극복하고 포토 공정 마진을 확보할 수 있다. 고에너지로 수직 이온 주입시 추가 주입될 수 있는 붕소는 채널형성에 영향을 안준다.
다음, 상기 채널 형성이 이루어 진 후 얇은 절연막이 반도체 기판의 모든 표면 영역상에 형성되고 건식 식각 공정에 의해 일부 제거된다.
다음, 도 2b에 도시된 바와 같이 완성된 구조의 LDMOS이다. 얕게 이온 주입되어진 붕소 이온의 영역(24)이 비소와 함께 스스로 배열된 채널(25)을 이루고 있다.
상술한 본 발명의 실시예는 LDMOS 채널 형성 공정으로 붕소, 비소 이온 주입을 경사 이온 주입 방법으로 LDMOS 채널 영역을 p-body 영역의 고에너지 붕소의 농도에 전혀 영향 받지 않게 분리해 준다. 포토레지스트의 경사에 매우 민감한 문턱전압을 일정하게 유지시킬 수 있고 포토레지스트 경사차에 의해 발생할 수 있는 전류 비대칭 현상과 Gm 왜곡현상을 방지할 수 있다.
또한 포토 공정 마진을 넓게 확보할 수 있으며 진행시점, 제품별 패턴 밀도(pattern density), 포토 진행 장비에 따른 의존도를 제거할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 LDMOS 채널 형성 방법은 경사 이온 주입 방법으로 LDMOS 채널 영역을 p-body 영역의 고에너지 붕소의 농도에 전혀 영향 받지 않아, 포토레지스트의 경사에 매우 민감한 문턱전압을 일정하게 유지시킬 수 있고 포토레지스트 경사차에 의해 발생할 수 있는 전류 비대칭 현상과 Gm 왜곡현상을 방지하는 효과가 있다.

Claims (1)

  1. LDMOS 채널 형성 방법에 있어서,
    반도체 기판 상에 도전형 에피택셜층을 형성 단계;
    포토레지스트의 경사에 따라 문턱전압 차를 감소시키기 위해 붕소, 비소 이온 경사 이온 주입 방법으로 주입하는 단계; 및
    상기 채널 형성이 이루어 진 후 얇은 절연막이 반도체 기판의 모든 표면 영역상에 형성되고 건식 식각 공정 단계
    를 특징으로 하는 주입하여 LDMOS 채널 형성 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100770538B1 (ko) * 2006-08-09 2007-10-25 동부일렉트로닉스 주식회사 횡형 디모스 트랜지스터의 제조방법
KR101212476B1 (ko) * 2009-11-18 2013-01-21 마이크렐 인코포레이티드 게이트로서 비대칭 스페이서를 갖는 ｌｄｍｏｓ 트랜지스터

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2497229C2 (ru) * 2011-12-07 2013-10-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования Кабардино-Балкарский государственный университет им. Х.М. Бербекова Способ изготовления полупроводникового прибора
US9941171B1 (en) * 2016-11-18 2018-04-10 Monolithic Power Systems, Inc. Method for fabricating LDMOS with reduced source region
CN112117193B (zh) * 2020-09-21 2023-05-16 杭州芯迈半导体技术有限公司 碳化硅mosfet器件及其制造方法
CN114188404B (zh) * 2021-11-30 2025-05-02 上海华虹宏力半导体制造有限公司 Ldmos器件的源端工艺方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69225552T2 (de) * 1991-10-15 1999-01-07 Texas Instruments Inc., Dallas, Tex. Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung
US5382536A (en) * 1993-03-15 1995-01-17 Texas Instruments Incorporated Method of fabricating lateral DMOS structure
JP2848757B2 (ja) * 1993-03-19 1999-01-20 シャープ株式会社 電界効果トランジスタおよびその製造方法
US5409848A (en) * 1994-03-31 1995-04-25 Vlsi Technology, Inc. Angled lateral pocket implants on p-type semiconductor devices
EP0689239B1 (en) * 1994-06-23 2007-03-07 STMicroelectronics S.r.l. Manufacturing process for MOS-technology power devices
EP1408542A3 (en) * 1994-07-14 2009-01-21 STMicroelectronics S.r.l. High-speed MOS-technology power device integrated structure, and related manufacturing process
US6242787B1 (en) * 1995-11-15 2001-06-05 Denso Corporation Semiconductor device and manufacturing method thereof
EP0817247A1 (en) * 1996-06-26 1998-01-07 STMicroelectronics S.r.l. Process for the fabrication of integrated circuits with contacts self-aligned to active areas
US6297111B1 (en) * 1997-08-20 2001-10-02 Advanced Micro Devices Self-aligned channel transistor and method for making same
US6331873B1 (en) * 1998-12-03 2001-12-18 Massachusetts Institute Of Technology High-precision blooming control structure formation for an image sensor
US6835627B1 (en) * 2000-01-10 2004-12-28 Analog Devices, Inc. Method for forming a DMOS device and a DMOS device
DE10131707B4 (de) * 2001-06-29 2009-12-03 Atmel Automotive Gmbh Verfahren zur Herstellung eines DMOS-Transistors und dessen Verwendung zur Herstellung einer integrierten Schaltung
JP3431909B2 (ja) * 2001-08-21 2003-07-28 沖電気工業株式会社 Ｌｄｍｏｓトランジスタの製造方法
US7011998B1 (en) * 2004-01-12 2006-03-14 Advanced Micro Devices, Inc. High voltage transistor scaling tilt ion implant method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100770538B1 (ko) * 2006-08-09 2007-10-25 동부일렉트로닉스 주식회사 횡형 디모스 트랜지스터의 제조방법
KR101212476B1 (ko) * 2009-11-18 2013-01-21 마이크렐 인코포레이티드 게이트로서 비대칭 스페이서를 갖는 ｌｄｍｏｓ 트랜지스터

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