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KR101585960B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR101585960B1 KR1020090036869A KR20090036869A KR101585960B1 KR 101585960 B1 KR101585960 B1 KR 101585960B1 KR 1020090036869 A KR1020090036869 A KR 1020090036869A KR 20090036869 A KR20090036869 A KR 20090036869A KR 101585960 B1 KR101585960 B1 KR 101585960B1
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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자는 제1 도전형 에피층 내에 수직 적층되어 형성되는 제1 도전형 드레인 확장 영역 및 제2 도전형 드레인 확장 영역, 상기 제2 도전형 드레인 확장 영역의 일측 면과 접촉면을 갖도록 상기 에피층 표면에 형성되는 제1 도전형 바디, 상기 제1 도전형 바디와 이격하여 상기 제2 도전형 드레인 확장 영역 일부 표면에 형성되는 필드 산화막, 상기 필드 산화막의 일측 영역 및 상기 일측 영역에 인접한 제1 도전형 바디와 제2 도전형 드레인 확장 영역 상에 형성되는 게이트, 및 상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 드레인 확장 영역 내에 형성되는 제2 도전형 웰을 포함한다.
LDMOS(lateral diffused MOS), 온 저항, 항복 전압(Breakdown voltage).

Description

반도체 소자 및 그 제조 방법{A semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 온 저항을 낮추면서, 브레이크 다운 전압을 높일 수 있는 LDMOS(lateral diffused MOS) 및 그 제조 방법에 관한 것이다.
전력용 반도체 소자로는 반도체의 이론적 항복 전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다. 이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 반도체 소자가 필요하게 되고, 이러한 고전압용 반도체 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.
즉 고전압이 직접 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(punch through) 전압과 드레인 및 소오스와 웰(well) 또는 기판 사이의 브레이크 다운 전압이 상기 인가되는 고전압보다 커야 한다.
LDMOS(lateral diffused MOS)는 상기 고전압용 반도체 소자 중에서 대표적인 고전압용 MOS이다. LDMOS는 전류를 수평으로 흐르게 하기 위하여 드레인(Drain)을 수평으로 배치하고 드리프트(Drift) 영역을 채널과 드레인 사이에 두어 높은 브레이크다운 전압(Breakdown Voltage)을 확보할 수 있다.
LDMOS와 같은 고전압용 반도체 소자에 대해서는 브레이크 다운 전압을 높이고, 동시에 소스와 드레인 사이의 온 저항(예컨대, specific on-resistance)을 낮추기 위한 연구가 계속되고 있다.
본 발명이 이루고자 하는 기술적 과제는 온 저항을 낮추면서, 브레이크 다운 전압을 높일 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 제1 도전형 에피층 내에 수직 적층되어 형성되는 제1 도전형 드레인 확장 영역 및 제2 도전형 드레인 확장 영역, 상기 제2 도전형 드레인 확장 영역의 일측 면과 접촉면을 갖도록 상기 에피층 표면에 형성되는 제1 도전형 바디, 상기 제1 도전형 바디와 이격하여 상기 제2 도전형 드레인 확장 영역 일부 표면에 형성되는 필드 산화막, 상기 필드 산화막의 일측 영역 및 상기 일측 영역에 인접한 제1 도전형 바디와 제2 도전형 드레인 확장 영역 상에 형성되는 게이트, 및 상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 드레인 확장 영역 내에 형성되는 제2 도전형 웰을 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 제1 도전형 에피층 내에 제1 도전형 드레인 확장 영역 및 제2 도전형 드레인 확장 영역을 수직 적층된 형태로 형성하는 단계, 상기 제2 도전형 드레인 확장 영역의 일측 면과 접촉면을 갖도록 상기 에피층 표면에 제1 도전형 바디를 형성하는 단계, 상기 제1 도전형 바디와 이격하여 상기 제2 도전형 드레인 확장 영역 일부 표면에 필드 산화막을 형성하는 단계, 상기 필드 산화막의 일측 영역 및 상기 접촉면에 인접한 제1 도전형 바디와 제2 도전형 드레인 확장 영역 상에 게이트를 형성하는 단계, 및 상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 드레인 확장 영역 내에 확장되는 제2 도전형 웰을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 매몰층 상에 적층된 형태의 제1 도전형 및 제2 도전형 드레인 확장 영역을 형성하고 상기 제1 도전형 및 제2 도전형 드레인 확장 영역 내에 형성함으로써, 온 저항을 낮추면서 브레이크 다운 전압을 높일 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1은 본 발명의 일 실시 예에 따른 LDMOS의 단면도를 나타내며, 도 2는 본 발명의 다른 실시 예에 따른 LDMOS의 단면도를 나타낸다.
도 1을 참조하면, 상기 LDMOS는 제1 도전형 에피층(epitaxial layer,110), 제2 도전형 매몰층(N-buried layer, 115), 고전압 제2 도전형 웰(HV Well, 120), 제2 도전형의 드레인 확장 영역(Drain extention region, 125), 제1 도전형의 드레인 확장 영역(130), 제1 도전형 바디(BODY, 135), 필드 산화막(140), 제2 도전형 웰(145), 게이트(150), 소스/드레인(155), 및 제1 도전형 불순물 영역(160)을 포함한다.
상기 제1 도전형 에피층(110)은 반도체 기판(미도시) 상에 성장되며, 상기 제1 도전형 매몰층(115)은 상기 제1 도전형 에피층(110) 내에 형성된다.
상기 고전압 제2 도전형 웰(145)은 상기 매몰층(115)의 일 영역 상부의 에피피층(110) 내에 형성된다. 상기 제2 도전형의 드레인 확장 영역(125)과 상기 제1 도전형의 드레인 확장 영역(130)은 상기 매몰층(115)의 다른 일 영역 상부의 에피층(110) 내에 순차적으로 수직 적층된 형태를 갖도록 형성된다.
상기 제2 도전형의 드레인 확장 영역(125)과 상기 제1 도전형의 드레인 확장 영역(130) 각각의 일 측면은 상기 고전압 제2 도전형 웰(145)의 일 측면과 접하도록 형성된다.
상기 제1 도전형 바디(135)는 상기 에피층(110) 일부 표면에 형성되며, 상기 제2 도전형 드레인 확장 영역(125)의 다른 일 측면과 접촉하는 접촉면을 갖는다. 이때 상기 제1 도전형 바디(135)는 상기 제2 도전형 드레인 확장 영역(125)은 물론 상기 제1 도전형 드레인 확장 영역(130)과도 접촉할 수 있다.
도 2를 참조하면, 상기 제1 도전형 드레인 확장 영역(210)은 상기 제1 도전 형 바디(135)의 하부면과 접촉하도록 상기 제1 도전형 바디(135)의 하부 에피층(110)까지 확장하여 형성될 수 있다. 도 1 및 도 2에 도시된 LDMOS는 상기 제1 도전형 드레인 확장 영역(210)의 확장 범위만 다를 뿐이고, 이를 제외한 나머지는 서로 동일하다.
상기 필드 산화막(140)은 상기 제1 도전형 바디(135)와 이격하여 상기 제2 도전형 드레인 확장 영역(125) 일부 표면에 형성된다.
상기 제2 도전형 웰(145)은 상기 제1 도전형 드레인 확장 영역(130)과 상기 제2 도전형 드레인 확장 영역(125) 내에 형성된다. 예컨대, 상기 제2 도전형 웰(145)은 상기 제2 도전형 드레인 확장 영역(125)을 관통하고, 상기 제1 도전형 드레인 확장 영역(130)의 상부 일부 영역까지 확장되도록 형성될 수 있다. 또한 예컨대, 상기 제2 도전형 웰(145)은 상기 제1 도전형 드레인 확장 영역(130)을 관통하여 상기 제2 도전형 매몰층(115)까지 확장될 수 있다.
상기 게이트(150)는 상기 필드 산화막(140)의 일측 영역 및 상기 일측 영역에 인접한 제1 도전형 바디(135)와 제2 도전형 드레인 확장 영역(125) 상에 형성된다.
상기 소스/드레인(155)은 상기 제1 도전형 바디(135)의 일 영역 및 상기 제2 도전형 웰(145) 내에 형성되고, 상기 제1 도전형 불순물 영역(160)은 상기 제1 도전형 바디(135)의 다른 영역에 형성된다.
상기 제2 도전형 웰(145)의 불순물 농도는 제2 도전형 드레인 확장 영역(125)보다 크고, 상기 소스/드레인(155)의 불순물 농도보다 작다.
이러한 불순물 농도 분포 및 상기 제2 도전형 드레인 확장 영역(125)을 관통하고, 상기 제1 도전형 드레인 확장 영역(130)의 일부 영역까지 확장되는 제2 도전형 웰(145)의 구조에 기인하여, LDMOS의 안전 동작 영역(safe operating area)이 증가한다. 이는 제2 도전형 웰(145)에 의하여 전체 드레인 영역의 제2 도전형 불순물 농도 분포가 완만하게 형성되기 때문이다.
도 1 및 도 2에 도시된 본 발명의 실시 예에 따른 LDMOS는 제2 도전형 드레인 확장 영역(125)과 제1 도전형 드레인 확장 영역(130)을 수직 적층된 형태로 형성함으로써, 온 저항(예컨대, specific on-resistance)을 감소시키고, 브레이크 다운 전압을 증가시킬 수 있다. 구체적으로 상기 제2 도전형 드레인 확장 영역(125)에 의하여 온 저항이 감소되는 효과가 나타나고, 상기 제1 도전형 드레인 확장 영역(130)에 의하여 역바이어스(Reverse Bias)시 공핍 영역(depletion region)이 증가하여 브레이크 다운 전압이 증가되는 효과가 나타난다.
도 5a는 일반적인 LDMOS의 공핍 영역을 나타내고, 도 5b는 도 1에 도시된 LDMOS의 공핍 영역을 나타낸다. 상기 공핍 영역은 역바이어시, 예컨대, 드레인(D)에 양의 전압(positive voltage)을, 소스(S)에 접지 전압(Ground voltage)을 인가시 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 본 발명의 실시 예에 따른 LDMOS의 공핍 영역(depletion region)이 일반적인 LDMOS의 공핍 영역보다 더 크다. 그러므로 넓은 공핍 영역(depletion region)에 의하여 더 높은 브레이크 다운 전압을 갖는 LDMOS를 구현할 수 있다.
도 3은 도 1에 도시된 LDMOS의 브레이크 다운 전압(BVdss)과 온 저항(Rsp) 사이의 특성을 나타낸다. 도 3을 참조하면, 일반적인 LDMOS(Conventional structure)에 비하여 본 발명에 따른 LDMOS(proposed Structure)의 온 저항(Rsp)은 작고, 브레이크 다운 전압(BVdss)은 크다.
도 4a 내지 도 4d는 본 발명의 실시 예에 따른 LDMOS의 제조 방법을 나타내는 공정 단면도이다.
먼저 도 4a에 도시된 바와 같이, 기판(미도시) 상에 제1 도전형(예컨대, P형) 에피층(410)을 성장시킨다. 상기 에피층(410) 내에 제2 도전형(예컨대, N형) 불순물 이온을 주입하여 제2 도전형 매몰층(buried layer, 415)을 형성한다. 그리고 상기 에피층(410) 상에 포토리쏘그라피(photolithography) 공정을 수행하여 상기 에피층(410)의 일 영역을 노출하는 제1 포토레지스트 패턴(417) 형성하고, 상기 제1 포토레지스트 패턴(417)을 마스크로 이용하여 상기 에피층(410) 내에 제2 도전형 제1 불순물 이온(418)을 주입한다. 상기 제2 도전형 제1 불순물 이온(418)은 상기 매몰층(415)의 일 영역 상부의 에피층(410) 내에 주입될 수 있다.
다음으로 도 4b에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(417)을 애싱(ashing) 또는 스트립(strip) 공정을 통하여 제거하고, 상기 에피층(410)의 다른 영역을 노출하는 제2 포토레지스트 패턴(419)을 형성한다. 이때 상기 제2 포토레지스트 패턴(419)에 의하여 노출되는 상기 매몰층(415)의 다른 영역에 대응하는 에피층(410)의 면적은 조절될 수 있다. 예컨대, 도 1에 도시된 제1 도전형 드레인 확장 영역(130)과 도 2에 도시된 제1 도전형 드레인 확장 영역(210)은 상기 제2 포토레 지스트 패턴(419)의 노출면의 크기에 의해 결정될 수 있다.
도 1에 도시된 제1 도전형 드레인 확장 영역(210) 형성을 위한 제2 포토레지스트 패턴의 노출면보다 도 2에 도시된 제1 도전형 드레인 확장 영역(130) 형성을 위한 제2 포토레지스트 패턴의 노출면이 더 크다.
상기 제2 포토레지스트 패턴(419)을 마스크로 이용하여 상기 에피층(410) 내에 제1 도전형 제2 불순물 이온(420)을 주입한다. 이때 상기 제1 도전형 제2 불순물 이온(420)은 붕소(Boron)일 수 있으며, 상기 매몰층(415)의 다른 영역 상부의 에피층(410) 내에 주입될 수 있다. 예컨대, 상기 제1 불순물 이온(418)과 제2 불순물 이온(420)은 에피층(410)을 기준으로 서로 수평적으로 이격하여 상기 매몰층(415) 상부의 에피층(410) 내에 주입될 수 있다.
이어서 상기 제2 포토레지스트 패턴(419)을 마스크로 이용하여 제2 도전형 제3 불순물 이온(421)을 상기 제2 불순물 이온(420)이 주입된 영역 위의 에피층(410)에 주입한다. 예컨대, 상기 제3 불순물 이온(421)은 N-type 불순물(ex : Phosphorus, Antimony, Arsenic)일 수 있으며, 상기 제2 불순물 이온(420)보다 얕게 주입됨으로써 상기 제2 불순물 이온(420)과 상기 제3 불순물 이온(421)은 상기 에피층(410)을 기준으로 서로 수직적으로 이격하여 상기 매몰층(415) 상부의 에피층(410) 내에 주입될 수 있다. 도 4b에 도시된 바와 달리, 상기 제3 불순물 이온(421)을 먼저 주입한 후 상기 제2 불순물 이온(420)을 주입할 수도 있다.
다음으로 도 4c에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(419)을 애싱 또는 스트리핑 공정을 통하여 제거한다. 이어서 어닐링(annealing) 공정을 수행 하여 상기 제1 불순물 이온 내지 제3 불순물 이온을 상기 에피층(410) 내에서 확산시켜, 서로 인접하는 고전압 제2 도전형 웰(420), 제1 도전형 드레인 확장 영역(422), 및 제2 도전형 드레인 확장 영역(424)을 형성한다.
이때 상기 고전압 제2 도전형 웰(420)은 상기 에피층(410)의 표면부터 상기 매몰층(415)의 일 영역까지 확산될 수 있다. 또한 상기 매몰층(410)의 다른 일 영역 상부에는 상기 제1 도전형 드레인 확장 영역(422)이 형성되고, 상기 제1 도전형 드레인 확장 영역(422) 상부에는 상기 제2 도전형 드레인 확장 영역(424)이 형성된다.
예컨대, 도 4c에 도시된 바와 같이, 상기 고전압 제2 도전형 웰(420)은 상기 매몰층(410) 우측 상부에 형성될 수 있다. 또한 상기 제1 도전형 드레인 확장 영역(422) 및 상기 제2 도전형 드레인 확장 영역(424)은 상기 매몰층(410) 좌측 상부에 형성되고, 상기 제1 도전형 드레인 확장 영역(422) 및 상기 제2 도전형 드레인 확장 영역(424) 각각의 일 측면은 상기 고전압 제2 도전형 웰(420)의 일 측면과 접촉한다.
다음으로 도 4d에 도시된 바와 같이, 제1 도전형 드레인 확장 영역(422) 및 상기 제2 도전형 드레인 확장 영역(424)이 형성된 에피층(410)에 제1 도전형 불순물을 주입하여 제1 도전형 바디(예컨대, P-BODY, 430)를 형성한다. 예컨대, 보론(B) 이온을 일정한 도즈량으로 이온 주입하여 상기 에피층(410) 내에 상기 제1 도전형 바디(430)를 형성할 수 있다. 상기 제1 도전형 바디(430)는 상기 제2 도전형 드레인 확장 영역(424)의 다른 일 측면과 접촉하는 면을 가진다. 또한 상기 제1 도전형 바디(430)는 상기 제2 도전형 드레인 확장 영역(424)은 물론 상기 제1 도전형 드레인 확장 영역(422)과도 접촉하는 면을 가질 수 있다. 상기 제1 도전형 바디(430)의 일부 영역은 LDMOS의 채널 영역으로서 역할을 한다.
이어서 상기 에피층(410) 표면에 필드 절연층(435)을 형성한다. 예를 들어, 필드 산화물로 이루어진 상기 필드 절연층(435)은 통상적인 로코스(Local Oxidation of Silicon, LOCOS) 기술을 사용하여 형성할 수 있다. 상기 필드 절연층(435)은 상기 제1 도전형 바디(430)로부터 일정한 거리 만큼 떨어져서 형성된다.
예컨대, 상기 필드 절연층(435)은 상기 제2 도전형 드레인 확장 영역(424)의 일부 표면 및 상기 고전압 제2 도전형 웰(420) 표면에 형성될 수 있다.
다음으로 상기 제1 도전형 바디(430)과 이격하여 상기 제2 도전형 드레인 확장 영역(424) 및 상기 제1 도전형 드레인 확장 영역(422) 내에 제2 도전형 웰(440)을 형성한다. 상기 제2 도전형 웰(440)은 상기 제2 도전형 드레인 확장 영역(424)을 관통하고, 상기 제1 도전형 드레인 확장 영역(422)의 일부 영역까지 확장되도록 형성할 수 있다. 상기 제2 도전형 웰(440)은 상기 필드 절연층(435)의 일측에 접하여 형성될 수 있다.
다음으로 상기 필드 절연층(435)의 타측 일부, 및 상기 필드 절연층(435)의 타측과 인접한 제2 도전형 드레인 확장 영역(424)과 제1 도전형 바디(430)의 일부 영역 상에 게이트(445)를 형성한다.
다음으로 상기 제1 도전형 바디(430) 및 상기 제2 도전형 웰(440) 내에 제2 도전형 불순물 이온을 주입하여 소스/드레인 영역(450)을 형성한다. 그리고 상기 제1 도전형 바디(430)에 제1 도전형 불순물을 주입하여 바디 컨택(P+)을 형성한다.
제1 도전형 드레인 확장 영역(422) 및 제2 도전형 드레인 확장 영역(424) 형성을 위한 마스크를 형성하는 간단한 추가 공정을 통하여, LDMOS의 온 저항을 낮추면서 브레이크 다운 전압을 높일 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 일 실시 예에 따른 LDMOS의 단면도를 나타낸다.
도 2는 본 발명의 다른 실시 예에 따른 LDMOS의 단면도를 나타낸다.
도 3은 도 1에 도시된 LDMOS의 브레이크 다운 전압과 온 저항 사이의 특성을 나타낸다.
도 4a 내지 도 4d는 본 발명의 실시 예에 따른 LDMOS의 제조 방법을 나타내는 공정 단면도이다.
도 5a는 일반적인 LDMOS의 공핍 영역을 나타낸다.
도 5b는 도 1에 도시된 LDMOS의 공핍 영역을 나타낸다.

Claims (10)

  1. 제1 도전형 에피층 내에 수직 적층되어 형성되는 제1 도전형 드레인 확장 영역 및 제2 도전형 드레인 확장 영역;
    상기 제2 도전형 드레인 확장 영역의 일측 면과 접촉면을 갖도록 상기 에피층 표면에 형성되는 제1 도전형 바디;
    상기 제1 도전형 바디와 이격하여 상기 제2 도전형 드레인 확장 영역 일부 표면에 형성되는 필드 산화막;
    상기 필드 산화막의 일측 영역 및 상기 일측 영역에 인접한 제1 도전형 바디와 제2 도전형 드레인 확장 영역 상에 형성되는 게이트;
    상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 드레인 확장 영역 내에 형성되는 제2 도전형 웰;
    상기 제1 도전형 드레인 확장 영역 하부의 에피층 내에 형성되는 제2 도전형 매몰층; 및
    상기 제2 도전형 매몰층의 일 영역부터 상기 제1 도전형 에피층의 표면까지 확장되고, 상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 드레인 확장 영역과 접하는 고전압 제2 도전형 웰을 포함하며,
    상기 제2 도전형 드레인 확장 영역의 불순물 농도는 상기 고전압 제2 도전형 웰의 불순물 농도보다 높고, 상기 제2 도전형 웰의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 도전형 드레인 확장 영역은 상기 제1 도전형 바디의 하부면과 접촉하도록 상기 제1 도전형 바디의 하부 에피층까지 확장되는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 제2 도전형 웰은,
    상기 제2 도전형 드레인 확장 영역을 관통하고, 상기 제1 도전형 드레인 확장 영역의 일부 영역까지 확장되도록 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 도전형 웰은 상기 제2 도전형 드레인 확장 영역 및 상기 제1 도전형 드레인 확장 영역을 관통하여 상기 제2 도전형 매몰층까지 확장되는 것을 특징으로 하는 반도체 소자.
  6. 제1 도전형 에피층 내에 제2 도전형 매몰층을 형성하는 단계;
    상기 제2 도전형 매몰층 상부의 상기 제1 도전형 에피층 내에 제1 도전형 드레인 확장 영역 및 제2 도전형 드레인 확장 영역을 수직 적층된 형태로 형성하는 단계;
    상기 제2 도전형 매몰층의 일 영역부터 상기 제1 도전형 에피층의 표면까지 확장되고, 상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 드레인 확장 영역과 접하는 고전압 제2 도전형 웰을 상기 제1 도전형 에피층 내에 형성하는 단계;
    상기 제2 도전형 드레인 확장 영역의 일측 면과 접촉면을 갖도록 상기 제1 도전형 에피층 표면에 제1 도전형 바디를 형성하는 단계;
    상기 제1 도전형 바디와 이격하여 상기 제2 도전형 드레인 확장 영역 일부 표면에 필드 산화막을 형성하는 단계;
    상기 필드 산화막의 일측 영역 및 상기 접촉면에 인접한 제1 도전형 바디와 제2 도전형 드레인 확장 영역 상에 게이트를 형성하는 단계; 및
    상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 드레인 확장 영역 내에 확장되는 제2 도전형 웰을 형성하는 단계를 포함하며,
    상기 제2 도전형 드레인 확장 영역의 불순물 농도는 상기 고전압 제2 도전형 웰의 불순물 농도보다 높고, 상기 제2 도전형 웰의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 도전형 드레인 확장 영역은 상기 제1 도전형 바디의 하부면과 접촉하도록 상기 제1 도전형 바디의 하부 에피층까지 확장되도록 형성되는 반도체 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 제2 도전형 웰은 상기 제2 도전형 드레인 확장 영역을 관통하고, 상기 제1 도전형 드레인 확장 영역의 일부 영역까지 확장되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제6항에 있어서,
    상기 제2 도전형 웰은 상기 제2 도전형 드레인 확장 영역 및 상기 제1 도전형 드레인 확장 영역을 관통하여 상기 제2 도전형 매몰층까지 확장되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제6항에 있어서,
    상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 반도체 소자의 제조 방법.
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