KR20060019028A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

Abstract

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 기판 위에 게이트 전극을 포함한 게이트선, 게이트 절연막, 반도체층, 저항성 접촉 부재, 데이터선 및 드레인 전극을 형성하고, 노출된 게이트 절연막, 노출된 반도체층 및 데이터선 및 드레인 전극 위에 무기물의 하부 보호막과 감광성 유기물의 상부 보호막을 차례로 증착한다. 이어, 하부 보호막이 드러나도록 상부 보호막을 패터닝한 후, 상부 보호막을 마스크로 하여 하부 보호막과 그 아래의 게이트 절연막을 식각하여, 고랑과 게이트선의 일부, 데이터선의 일부 및 드레인 전극의 일부를 드러내는 접촉 구멍을 형성한다. 다음, 투명 도전막을 형성하여, 드레인 전극과 연결되는 화소 전극, 게이트선의 일부 및 데이터선의 일부와 연결되는 접촉 보조 부재, 고랑에 형성된 하부 도전체 및 상부 보호막에 형성된 하부 도전체를 형성한다. 고랑은 언더컷 형상의 측벽을 갖고, 접촉 구멍은 계단형 프로파일의 측벽을 갖는다. 이로 인해, 하부 도전체는 화소 전극과 접촉 보조 부재와 끊어져 있고, 이 고랑에 의해 상부 도전체 역시 화소 전극과 접촉 보조 부재와 끊어져 있다.

박막트랜지스터표시판, 슬릿, 마스크, 언더컷, 이중보호막

Description

박막 트랜지스터 표시판 및 그 제조 방법 {THIN film transistor array panel and manufacturing Method thereof}

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.

도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선 및 IIb-IIb' 선을 따라 잘라 도시한 단면도이다.

도 3 및 도 6은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다.

도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도이다.

도 5a 및 도 5b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 Va-Va' 선 및 Vb-Vb' 선을 따라 잘라 도시한 단면도로서 도 4a 및 도 4b 다음 단계에서의 도면이다.

도 7a 및 도 7b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도이다.

도 8a 및 도 8b는 각각 도 6의 박막 트랜지스터 표시판을 VIIIa-VIIIa' 선 및 VIIIb-VIIIb' 선을 따라 잘라 도시한 단면도로서 도 7a 및 도 7b 다음 단계에서 의 도면이고,

도 9a 및 도 9b는 각각 도 6의 박막 트랜지스터 표시판을 IXa-IXa' 선 및 IXb-IXb' 선을 따라 잘라 도시한 단면도로서 도 8a 및 도 8b 다음 단계에서의 도면이다.

본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.

박막 트랜지스터 표시판(thin film transistor, TFT)은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로 사용된다.

박막 트랜지스터 표시판은 게이트 신호를 전달하는 게이트선, 데이터 신호를 전달하는 데이터선, 게이트선과 데이터선에 연결되어 있는 박막 트랜지스터 및 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.

박막 트랜지스터는 게이트선을 통하여 전달되는 게이트 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 데이터 신호를 제어하는 스위칭 소자로서, 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다.

그런데 이러한 박막 트랜지스터 표시판을 제조하기 위해서는 여러 번의 사진 식각 공정이 소요된다. 각 사진 식각 공정은 여러 복잡한 세부 공정들을 포함하고 있어서 사진 식각 공정의 횟수가 박막 트랜지스터 표시판 제조 공정의 소요 시간과 비용을 좌우한다.

본 발명이 이루고자 하는 한 기술적 과제는 박막 트랜지스터 표시판의 제조 공정을 간소화하는 것이다.

이러한 기술적 과제를 해결하기 위한 본 발명의 한 특징에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 저항성 접촉 부재를 형성하는 단계, 상기 저항성 접촉 부재 위에 데이터선 및 드레인 전극을 형성하는 단계, 상기 데이터선 및 상기 드레인 전극 위에 하부 보호막과 상부 보호막을 차례로 증착하는 단계, 상기 상부 보호막을 패터닝하여 상기 하부 보호막을 노출시키는 단계, 상기 하부 보호막을 식각하여, 상기 드레인 전극을 드러내는 제1 접촉 구멍과 상기 제1 접촉 구멍을 둘러싸는 제1 고랑을 형성하는 단계, 그리고 상기 도전막을 전면 증착하여, 상기 제1 접촉 구멍을 통해 드레인 전극과 연결되며 상기 제1 고랑에 의하여 고립된 화소 전극과 상기 제1 고랑에 형성되어 있으며 상기 화소 전극과 분리되어 있는 제1 도전체를 형성하는 단계를 포함한다.

상기 제1 고랑의 측벽은 상기 제1 접촉 구멍의 측벽에 비하여 경사가 급한 것이 좋다. 또한 상기 제1 고랑의 측벽은 언더컷을 구비하고, 상기 제1 접촉 구멍의 측벽은 계단형 프로파일을 가지는 것이 좋다.

상기 상부 보호막은 감광성 물질로 이루어지는 것이 바람직하다.

상기 상부 보호막은 차광 영역, 반투과 영역 및 투과 영역을 가지는 광마스크를 사용하여 형성할 수 있다.

이때, 상기 투과 영역은 상기 제1 고랑에 대응하는 제1 투과 영역과 상기 제1 접촉 구멍에 대응하는 제2 투과 영역을 포함하며, 상기 반투과 영역은 상기 제2 투과 영역의 둘레에 배치되어 있는 것이 바람직하다.

상기 제1 접촉 구멍과 제1 고랑 형성 단계는 상기 제1 투과 영역에 대응하는 상기 하부 보호막 부분을 상기 상부 보호막 아래로 언더컷하는 것이 좋다.

상기 제1 접촉 구멍과 제1 고랑 형성 단계는, 상기 하부 보호막을 식각하여 상기 제1 접촉 구멍과 상기 데이터선의 끝 부분을 드러내는 제2 접촉 구멍을 형성함과 동시에 상기 제1 고랑의 상부 측벽과 상기 제2 접촉 구멍을 둘러싸는 제2 고랑의 상부 측벽 및 상기 게이트선의 끝 부분 위의 제3 접촉 구멍의 상부 측벽과 상기 제3 접촉 구멍을 둘러싸는 제3 고랑의 상부 측벽을 형성하는 단계, 그리고 상기 게이트 절연막을 식각하여 상기 제1 고랑 내지 제3 고랑 및 상기 제3 접촉 구멍을 완성하는 단계를 포함하고, 상기 화소 전극과 제1 도전체 형성 단계는, 상기 제2 및 제3 접촉 구멍을 통해 상기 데이터선의 끝 부분과 상기 게이트선의 끝 부분에 각각 연결되며 상기 제2 및 제3 고랑으로 둘러싸인 복수의 접촉 보조 부재와 상기 제2 및 제3 고랑에 형성되어 있으며 상기 접촉 보조 부재와 분리되어 있는 제2 도 전체를 형성할 수 있다.

상기 화소 전극과 제1 도전체 형성 단계는 상기 화소 전극 및 상기 접촉 보조 부재와 상기 제1 내지 제3 고랑에 의하여 분리되어 있고, 상기 게이트선 및 상기 데이터선 위의 상기 상부 보호막 위에 형성되어 있는 제3 도전체를 형성할 수 있다.

상기 제1 내지 제3 고랑의 측벽은 언더컷을 구비하고, 상기 제1 내지 제3 접촉 구멍의 측벽은 계단형 프로파일을 가지는 것이 좋다.

상기 반도체층 형성 단계와 상기 데이터선 및 상기 드레인 전극 형성 단계는, 상기 게이트선 위에 게이트 절연막, 진성 비정질 규소층, 불순물 비정질 규소층, 데이터 도전층을 차례로 증착하는 단계, 상기 데이터 도전층 위에 위치에 따라 두께가 다른 감광막을 형성하는 단계, 그리고 상기 감광막을 마스크로 하여 상기 데이터 도전층, 상기 불순물 비정질 규소층 및 상기 진성 비정질 규소층을 선택적으로 식각하여 상기 데이터선 및 상기 드레인 전극과 상기 저항성 접촉 부재를 형성하는 단계를 포함할 수 있다.

상기 감광막은 차광 영역, 반투과 영역 및 투과 영역을 가지는 광마스크를 사용하여 형성할 수 있다.

본 발명의 다른 특징에 따른 박막 트랜지스터 표시판의 제조 방법은기판 위에 형성되어 있는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있는 데이터선 및 드레인 전극, 상기 데이터선 및 상기 드레인 전극 위에 형성되어 있는 하부 보호막과 상부 보호막, 그리고 상기 상부 보호막 위에 형성되어 있는 화소 전극을 포함하고, 상기 하부 보호막과 상기 상부 보호막은 상기 드레인 전극을 노출하는 제1 접촉 구멍 및 상기 화소 전극을 둘러싸는 제1 고랑을 구비하고 있고, 상기 화소 전극은 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되어 있다.

상기 하부 보호막과 상기 상부 보호막은 상기 데이터선의 끝 부분을 드러내는 제2 접촉 구멍을 더 포함하고, 상기 하부 보호막 및 상기 상보 보호막과 상기 게이트 절연막은 상기 제2 접촉 구멍을 둘러싸는 제2 고랑, 상기 게이트선의 끝 부분을 드러내는 제3 접촉 구멍, 상기 제3 접촉 구멍을 둘러싸는 제3 고랑을 더 구비하고, 상기 박막 트랜지스터 표시판은 상기 제2 및 제3 접촉 구멍을 통해 상기 데이터선의 끝 부분과 상기 게이트선의 끝 부분에 각각 연결되며 상기 제2 및 제3 고랑으로 둘러싸인 접촉 보조 부재와 상기 제1 내지 제3 고랑에 형성되어 있으며 상기 화소 전극 및 상기 접촉 보조 부재와 분리되어 있는 제1 도전체를 더 포함할 수 있다.

상기 박막 트랜지스터 표시판은, 상기 화소 전극 및 상기 접촉 보조 부재와 상기 제1 내지 제3 고랑에 의해 분리되어 있고, 상기 게이트선 및 상기 데이터선 위의 상부 보호막 위에 형성되어 있는 제2 도전체를 더 포함할 수 있다.

상기 제1, 제2 또는 제3 고랑의 측벽은 언더컷을 구비하는 것이 바람직하고, 상기 제1, 제2 또는 제3 접촉 구멍의 측벽은 계단형 프로파일을 가지는 것이 바람직하다.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.

먼저, 도 1 내지 도 2b를 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다.

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 포함하는 액정 표시 장치를 IIa-IIa' 선 및 IIb-IIb' 선을 따라 잘라 도시한 단면도의 한 예이다.

본 발명의 한 실시예에 따른 액정 표시 장치는 박막 트랜지스터 표시판(100)과 이와 마주보는 공통 전극 표시판(200), 그리고 박막 트랜지스터 표시판(100)과 공통 전극 표시판(200) 사이에 들어 있는 액정층(3)을 포함한다

먼저, 박막 트랜지스터 표시판(100)에 대하여 상세하게 설명한다.

도 1 내지 도 2b에 도시한 바와 같이, 절연 기판(110) 위에 복수의 게이트선(gate line)(121)과 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다.

게이트선(121)은 주로 가로 방향으로 뻗어 있고 게이트 신호를 전달하며, 다른 층 또는 외부 장치와의 접속을 위하여 면적이 넓은 끝 부분을 가지고 있다. 각 게이트선(121)의 일부는 위로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다.

유지 전극선(131)은 주로 가로 방향으로 뻗어 있고, 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)에 인가되는 공통 전압(common voltage) 따위의 미리 정해진 전압을 인가 받으며, 폭이 아래 위로 확장된 확장부(137)를 포함한다.

게이트선(121)과 유지 전극선(131)은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 및 구리(Cu)나 구리 합금 등 구리 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 도전막을 포함한다. 그러나 게이트선(121) 및 유지 전극선(131)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다. 이 경우 한 도전막은 게이트선(121)과 유지 전극선(131)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속 또는 구리 계열 금속으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴, 티타늄, 탄탈륨 또는 이들의 합금 등으로 이루어진다. 비저항이 낮은 도전막이 상부에 오고 접촉 특성이 우수한 도전막이 하부에 오는 구조로는 크롬 하부막과 알루미늄-네오디뮴(Nd) 합금의 상부막을 들 수 있고, 그 반대인 예로는 알루미늄-네오디뮴 하부막과 몰리브덴 상부막을 들 수 있다.

게이트선(121) 및 유지 전극선(131)의 측면은 기판(110)의 표면에 대하여 경사져 있으며, 그 경사각은 약 30-80° 범위이다.

게이트선(121) 및 유지 전극선(131) 위에 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.

게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(projection)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.

반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.

반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110)의표면에 대하여 경사져 있으며 경사각은 30-80°이다.

저항성 접촉 부재(161, 165) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.

데이터 전압을 전달하는 데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 다른 층 또는 외부 장치와의 접속을 위하여 면적이 넓은 끝 부분을 가지고 있다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 각 드레인 전극(175)은 다른 층과의 접속을 위하여 면적이 넓으며 유지 전극선(131)의 확장부(137)와 중첩되어 있는 한 쪽 끝 부분(177)과 선형인 다른 쪽 끝 부분을 가지고 있으며, 각 소스 전극(173)은 드레인 전극(175)의 다른 끝 부분을 일부 둘러싸도록 굽어 있다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.

데이터선(171) 및 드레인 전극(175)은 크롬, 티타늄, 탄탈륨, 몰리브덴 따위의 내화성 금속(refractory metal) 또는 이들의 합금으로 이루어질 수 있으며, 이들 또한 은 계열 금속 또는 알루미늄 계열 금속 따위로 이루어진 도전막과 크롬, 티타늄, 탄탈륨, 몰리브덴 및 이들의 합금 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수 있다.

데이터선(171)과 드레인 전극(175)의 측면 역시 경사져 있으며, 경사각은 수 평면에 대하여 약 30-80° 범위이다.

저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다.

선형 반도체(151)는 데이터선(171)과 드레인 전극(175) 및 그 아래의 저항성 접촉 부재(161, 165)와 거의 동일한 모양을 가진다. 그러나 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있다.

데이터선(171), 드레인 전극(175), 노출된 반도체(151) 및 노출된 게이트 절연막(140) 부분의 위에는 질화규소 또는 산화규소(SiOx) 따위의 무기물로 이루어진 하부 보호막(180p)이 형성되어 있고, 그 위에는 평탄화 특성이 우수한 감광성 유기물 따위로 이루어진 상부 보호막(180q)이 형성되어 있다.

하부 및 상부 보호막(180p, 180q)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분 주위 영역(46) 및 데이터선(171)의 끝 부분 주위 영역(47)과 대략 게이트선(121)과 데이터선(171)으로 둘러싸인 영역(48)을 각각 고리 형태로 에워싸는 복수의 고랑(41, 42, 43)이 형성되어 있다. 고랑(41, 42, 43)은 주로 기판(110)을 드러내지만 게이트선(121), 데이터선(171), 드레인 전극(175)도 각각 드러낸다. 또한 고랑(43)은 유지 전극선(1231)을 덮는 게이트 절연막(140)을 드러낸다. 고랑(41, 42, 43)은 상부 보호막(180q) 아래의 측벽 부분이 안으로 들어간 언더컷 형태를 가지고 있다.

고랑(41, 42, 43)으로 둘러싸인 섬형 영역(46, 47, 48) 내에는 각각 하부 및 상부 보호막(180p, 180q)과 게이트 절연막(140)을 관통하여 게이트선(121)의 끝 부분을 드러내는 복수의 접촉 구멍(contact hole)(181), 하부 및 상부 보호막(180p, 180q)을 관통하여 데이터선(171)의 끝 부분(171) 및 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(182, 185)이 형성되어 있다. 접촉 구멍(181, 182, 185)은 고랑(41, 42, 43)과는 반대로 계단형 프로 파일의 측벽을 가지고 있다.

섬형 영역(46, 47, 48)과 고랑(41, 42, 43) 및 기타 영역(49)에는 ITO 또는 IZO로 이루어진 투명 도전막(80)이 형성되어 있다.

투명 도전막(80)은 섬형 영역(46, 47)의 상부 보호막(180q) 위에 위치하는 복수의 접촉 보조 부재(81, 82), 섬형 영역(48)의 상부 보호막(180q) 위에 위치하는 복수의 화소 전극(190), 고랑(41, 42, 43) 내에 위치하는 복수의 도전체(88), 그리고 기타 영역(49)의 상부 보호막(180q) 위에 위치하는 복수의 도전체(89)를 포함한다. 화소 전극(190), 접촉 보조 부재(81, 82) 및 도전체(88, 89)를 동일 평면 상에 배치하면 연속한 면을 이룬다.

화소 전극(190)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.

데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 공통 전극 표시판(200)의 공통 전극(270)과 함께 전기장을 생성함으로써 두 전극(190, 270) 사이의 액정층(3)의 액정 분자들을 재배열시킨다.

또한 화소 전극(190)과 공통 전극(270)은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 화소 전극(190)과 유지 전극선(131)의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 유지 전극선(131)에 확장부(137)를 두어 중첩 면적을 크게 한다. 이때, 화소 전극(190)과 연결되는 드레인 전극(175)의 일부(177)는 게이트 절연막(140)을 사이에 두고 유지 전극선(131)과 중첩되어 있다.

접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분 및 데이터선(171)의 끝 부분과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121)의 끝 부분 및 데이터선(171)의 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.

도전체(89)는 게이트선(121) 및 데이터선(171)을 따라 뻗어 이들을 덮고 있어 공통 전극 표시판(200)의 공통 전극(270)에 인가되는 공통 전압과 게이트 신호 및 데이터 전압의 간섭을 차폐하는 역할을 한다.

화소 전극(190), 저항성 접촉 부재(81, 82) 및 도전체(88, 89)는 고랑(41, 42. 43) 측벽의 언더컷에 의하여 물리적으로 서로 분리되어 있다. 한편, 화소 전극(190) 둘레 고랑(43)의 도전체(88)는 노출된 드레인 전극(175) 부분과 연결되어 있지만, 게이트 절연막(140)으로 덮인 유지 전극선(131)과는 연결되지 않는다. 접 촉 보조 부재(81, 82) 둘레 고랑(41, 42)의 도전체(88)는 각각 노출된 게이트선(121) 부분 및 노출된 데이터선(171) 부분과 연결되어 있다.

이제, 공통 전극 표시판(200)에 대하여 상세하게 설명한다.

투명한 유리 등의 절연 기판(210)의 위에 블랙 매트릭스(black matrix)라고 하는 차광 부재(220)가 형성되어 있다. 차광 부재(220)는 화소 전극(190) 사이의 빛샘을 방지하는 역할을 하는 것으로서 화소 전극(190)과 마주 보는 개구 영역을 정의한다.

기판(210)과 차광 부재(220) 위에는 복수의 색필터(230)가 형성되어 있다. 색필터(230)는 차광 부재(220)가 정의하는 개구 영역 내에 거의 들어가도록 배치되어 있다. 이웃하는 두 데이터선(171) 사이에 위치하며 세로 방향으로 배열된 색필터(230)들은 서로 연결되어 하나의 띠를 이룰 수 있다. 각 색필터(230)는 적색, 녹색 및 청색 등 삼원색 중 하나를 나타낼 수 있다.

색필터(230) 및 차광 부재(220) 위에는 유기 물질 따위로 이루어진 덮개막(overcoat)(250)이 형성되어 색필터(230)를 보호하고 표면을 평탄하게 한다.

덮개막(250)의 위에는 ITO 또는 IZO 등의 투명한 도전 물질 따위로 이루어진 공통 전극(270)이 형성되어 있다.

그러면, 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에서 대하여 도 3 내지 도 11b와 앞서의 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.

도 3 및 도 6은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다. 도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도이고, 도 5a 및 도 5b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 Va-Va' 선 및 Vb-Vb' 선을 따라 잘라 도시한 단면도로서 도 4a 및 도 4b 다음 단계에서의 도면이다. 또한 도 7a 및 도 7b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도이다. 도 8a 및 도 8b는 각각 도 6의 박막 트랜지스터 표시판을 VIIIa-VIIIa' 선 및 VIIIb-VIIIb' 선을 따라 잘라 도시한 단면도로서 도 7a 및 도 7b 다음 단계에서의 도면이며, 도 9a 및 도 9b는 각각 도 6의 박막 트랜지스터 표시판을 IXa-IXa' 선 및 IXb-IXb' 선을 따라 잘라 도시한 단면도로서 도 8a 및 도 8b 다음 단계에서의 도면이다.

먼저, 도 3 내지 4b에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 증착하고 사진 식각하여 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)과 확장부(137)를 포함하는 유지 전극선(131)을 형성한다.

다음, 도 5a 및 도 5b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착법(CVD) 등으로 연속하여 적층한다. 이어 금속 따위의 도전체층(170)을 스퍼터링 등의 방법으로 소정의 두께로 증착한 다음 그 위에 감광막(50)을 1 μm 내지 2 μm의 두께로 도포한다.

그 후, 광마스크(도시하지 않음)를 통하여 감광막(50)에 빛을 조사한 후 현상한다. 현상된 감광막의 두께는 위치에 따라 다른데, 도 5a 및 5b에서 감광막(50)은 두께가 점점 작아지는 제1 내지 제3 부분으로 이루어진다. 영역(A)(이하 배선 영역이라 함)에 위치한 제1 부분과 영역(B)(이하 채널 영역이라 함)에 위치한 제2 부분은 각각 도면 부호 52와 54로 나타내었고 영역(C)(이하 기타 영역이라 함)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 도전체층(170)이 드러나 있기 때문이다. 제1 부분(52)과 제2 부분(54)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(54)의 두께를 제1 부분(52)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투과 영역(light transmitting area)과 차광 영역(light blocking area)뿐 아니라 반투과 영역(translucent area)을 두는 것이 그 예이다. 반투과 영역에는 슬릿(slit) 패턴, 격자(lattice) 패턴 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투과 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.

적절한 공정 조건을 주면 감광막(52, 54)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 6 내지 7b에 도시한 바와 같은 복수의 소스 전극(173)을 포함하는 복수의 데이터선(171) 및 확장부(177)를 포함하는 복수의 드레인 전극(175)을 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165), 그리고 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151)를 형성한다.

설명의 편의상, 배선 영역(A)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하고, 기타 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.

이러한 구조를 형성하는 순서의 한 예는 다음과 같다.

(1) 기타 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분 제거,

(2) 채널 영역(B)에 위치한 감광막의 제2 부분(54) 제거,

(3) 채널 영역(B)에 위치한 도전체층(170) 및 불순물 비정질 규소층(160)의 제2 부분 제거, 그리고

(4) 배선 영역(A)에 위치한 감광막의 제1 부분(52) 제거.

이러한 순서의 다른 예는 다음과 같다.

(1) 기타 영역(C)에 위치한 도전체층(170)의 제3 부분 제거,

(2) 채널 영역(B)에 위치한 감광막의 제2 부분(54) 제거,

(3) 기타 영역(C)에 위치한 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분 제거,

(4) 채널 영역(B)에 위치한 도전체층(170)의 제2 부분 제거,

(5) 배선 영역(A)에 위치한 감광막의 제1 부분(52) 제거, 그리고

(6) 채널 영역(B)에 위치한 불순물 비정질 규소층(160)의 제2 부분 제거.

감광막의 제2 부분(54)을 제거할 때 감광막의 제1 부분(52)의 두께가 줄겠지만, 감광막의 제2 부분(54)의 두께가 감광막의 제1 부분(52)보다 얇기 때문에, 하부층이 제거되거나 식각되는 것을 방지하는 제1 부분(52)이 제거되지는 않는다.

적절한 식각 조건을 선택하면, 감광막의 제3 부분 아래의 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150) 부분과 감광막의 제2 부분(54)을 동시에 제거할 수 있다. 이와 유사하게, 감광막의 제2 부분(54) 아래의 불순물 비정질 규소층(160) 부분과 감광막의 제1 부분(52)을 동시에 제거할 수 있다. 도전체층(170)의 표면에 감광막 찌꺼기가 남아 있으면 애싱(ashing)을 통하여 제거한다.

이어 도 8a 및 도 8b에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175) 위에, 예를 들어 질화 규소막인 하부 보호막(180p)과 예를 들어 양성 감광성 유기막인 상부 보호막(180q)을 차례로 적층하고, 그 위에 광마스크(60)를 정렬한다.

광마스크(60)는 투명한 기판(61)과 그 위의 불투명한 차광층(62)으로 이루어 지며, 차광층(62)의 폭이 일정 폭 이상 없는 투과 영역(D1, D2)과 소정 폭 이상 차광층(62)이 있는 차광 영역(E), 그리고 차광층(62)의 폭 또는 간격이 소정 값 이하인 슬릿형 반투과 영역(F)을 포함한다.

투과 영역(D1)는 게이트선(121)의 끝 부분 가운데, 데이터선(171)의 끝 부분 가운데 및 드레인 전극(175)의 확장부(177) 가운데와 마주보고, 투과 영역(D2)은 게이트선(121)의 끝 부분 둘레, 데이터선(171)의 끝 부분 둘레 및 대략 게이트선(121)과 데이터선(171)으로 둘러싸인 영역의 둘레와 마주본다. 반투과 영역(F)은 투과 영역(D1) 둘레에 위치하는 제1 부분과 대략 게이트선(121)과 데이터선(171)으로 둘러싸인 영역의 둘레 중 유지 전극선(131) 부근과 마주보는 제2 부분을 포함한다. 차광 영역(E)은 기판(110)의 나머지 부분과 마주본다. 이때 반투과 영역(F)의 제1 부분의 슬릿 사이의 간격은 제2 부분의 슬릿 사이의 간격보다 클 수 있다.

이러한 광마스크(60)를 통하여 상부 보호막(180q)에 빛을 조사한 후 현상하면 두께가 두꺼운 부분과 얇은 부분이 남는데, 두께가 두꺼운 부분은 차광 영역(E)과 마주한 부분에 해당하고, 얇은 부분은 반투과 영역(F)과 마주한 부분에 해당한다.

이어 도 9a 및 도 9b에 도시한 바와 같이, 남은 상부 보호막(180q)을 식각 마스크로 하부 보호막(180p) 및 그 아래의 게이트 절연막(140)을 식각하여, 게이트선(121)의 끝 부분 및 데이터선(171)의 끝 부분을 드러내는 접촉 구멍(181, 182)과 드레인 전극(175)을 드러내는 접촉 구멍(185), 그리고 게이트선(121)과 데이터선(171)으로 둘러싸인 영역의 둘레, 게이트선(121)의 끝 부분의 둘레 및 데이터선 (171)의 끝 부분의 둘레에 고랑(41, 42, 43)을 형성한다.

접촉 구멍(181, 182, 185)의 측벽은 현상후 상부 보호막(180q)의 두께가 얇은 부분으로 인하여 계단형의 프로파일을 갖고, 고랑(41, 42, 43)에서는 하부 보호막(180p)과 그 아래의 게이트 절연막(140)이 인더컷되어 상부 보호막(180q) 안쪽으로 들어가게 된다. 단, 고랑(43)에서 유지 전극선(131) 위의 게이트 절연막(140) 부분은 상부 보호막(180q)의 얇은 부분으로 인해 제거되지 않고 남는다.

이어 IZO 또는 ITO 또는 a-ITO 막을 기판(110) 위에 스퍼터링하여 상부 보호막(180q) 위와 접촉 구멍(181, 182, 185) 및 고랑(41, 42, 43)에 투명 도전막(80)을 형성한다. 이때, 고랑(41, 42, 43)의 측벽에는 언더컷이 존재하므로 고랑(41, 42, 43)에 빠진 도전체(88)는 다른 부분과 분리되지만, 접촉 구멍(181, 182, 185)의 측벽은 계단형의 프로 파일을 가지므로 접촉 구멍(181, 182, 185)에서는 도전막(80)이 끊어지지 않는다. 이때, 하부 보호막(180p)의 두께를, 예를 들면, 약 3000 이상으로 하여 언더컷의 정도를 크게 하면, 도전체(88, 89)를 더욱 쉽게 분리할 수 있다.

결국 고랑(41, 42, 43)에 의해 고립된 상부 보호막(180q) 위의 투명 도전막(80) 부분이 각각 게이트선(121), 데이터선(171) 및 드레인 전극(175)에 연결되는 복수의 접촉 보조 부재(81, 82)와 복수의 화소 전극(190)을 이룬다(도 1과 도 2a 및 도 2b 참조).

한편, 상부 보호막(180q)은 양성이 아니라 음성의 감광막 특성을 가진 재료를 사용할 수도 있는데, 이 경우에는 상부 보호막(180q)의 측면이 역테이퍼 구조를 가져 언더컷이 더 심화될 수 있다.

본 실시예에서 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165) 및 반도체(151)를 하나의 사진 공정으로 형성하고, 화소 전극(190) 및 접촉 보조 부재(81, 82)를 형성하기 위한 별도의 사진 공정을 생략하여 전체 공정을 간소화한다.

더욱이, 투명 도전막(80)을 패터닝하는 별도의 공정이 필요 없어 제조 시간이나 제조 비용이 크게 줄어든다.

이상에서 설명한 바와 같이 본 발명에 따르면 드레인 전극과 화소 전극을 연결하는 접촉 구멍 및 화소 전극을 동시에 형성함으로써 화소 전극을 형성하기 위한 별도의 사진 식각 공정을 생략하여 전체 공정을 간소화할 수 있다. 따라서 박막 트랜지스터 표시판의 제조 시간과 비용을 절감할 수 있다.

투명 도전막을 패터닝하는 별도의 공정이 필요 없으므로, 제조 시간과 제조 비용이 크게 줄어든다.

더욱이, 게이트선과 데이터선을 덮고 있는 도전막에 의해 공통 전극에 인가되는 공통 전압과 게이트 신호 및 데이터 전압 간의 간섭이 차폐되어, 게이트 신호나 데이터 전압의 변화에 따른 화질 저하가 줄어든다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (18)

1. 기판 위에 게이트선을 형성하는 단계,

   상기 게이트선 위에 게이트 절연막을 형성하는 단계,

   상기 게이트 절연막 위에 반도체층을 형성하는 단계,

   상기 반도체층 위에 저항성 접촉 부재를 형성하는 단계,

   상기 저항성 접촉 부재 위에 데이터선 및 드레인 전극을 형성하는 단계,

   상기 데이터선 및 상기 드레인 전극 위에 하부 보호막과 상부 보호막을 차례로 증착하는 단계,

   상기 상부 보호막을 패터닝하여 상기 하부 보호막을 노출시키는 단계,

   상기 하부 보호막을 식각하여, 상기 드레인 전극을 드러내는 제1 접촉 구멍과 상기 제1 접촉 구멍을 둘러싸는 제1 고랑을 형성하는 단계, 그리고

   상기 도전막을 전면 증착하여, 상기 제1 접촉 구멍을 통해 드레인 전극과 연결되며 상기 제1 고랑에 의하여 고립된 화소 전극과 상기 제1 고랑에 형성되어 있으며 상기 화소 전극과 분리되어 있는 제1 도전체를 형성하는 단계

   를 포함하는 박막 트랜지스터 표시판의 제조 방법.
2. 제1항에서,

   상기 제1 고랑의 측벽은 상기 제1 접촉 구멍의 측벽에 비하여 경사가 급한 박막 트랜지스터 표시판의 제조 방법.
3. 제2항에서,

   상기 제1 고랑의 측벽은 언더컷을 구비하는 박막 트랜지스터 표시판의 제조 방법.
4. 제2항 또는 제3항에서,

   상기 제1 접촉 구멍의 측벽은 계단형 프로파일을 가지는 박막 트랜지스터 표시판의 제조 방법.
5. 제1항에서,

   상기 상부 보호막은 감광성 물질로 이루어지는 박막 트랜지스터 표시판의 제조 방법.
6. 제5항에서,

   상기 상부 보호막은 차광 영역, 반투과 영역 및 투과 영역을 가지는 광마스크를 사용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
7. 제6항에서,

   상기 투과 영역은 상기 제1 고랑에 대응하는 제1 투과 영역과 상기 제1 접촉 구멍에 대응하는 제2 투과 영역을 포함하며,

   상기 반투과 영역은 상기 제2 투과 영역의 둘레에 배치되어 있는 박막 트랜지스터 표시판의 제조 방법.
8. 제7항에서,

   상기 제1 접촉 구멍과 제1 고랑 형성 단계는 상기 제1 투과 영역에 대응하는 상기 하부 보호막 부분을 상기 상부 보호막 아래로 언더컷하는 박막 트랜지스터 표시판의 제조 방법.
9. 제1항에서,

   상기 제1 접촉 구멍과 제1 고랑 형성 단계는,

   상기 하부 보호막을 식각하여 상기 제1 접촉 구멍과 상기 데이터선의 끝 부분을 드러내는 제2 접촉 구멍을 형성함과 동시에 상기 제1 고랑의 상부 측벽과 상기 제2 접촉 구멍을 둘러싸는 제2 고랑의 상부 측벽 및 상기 게이트선의 끝 부분 위의 제3 접촉 구멍의 상부 측벽과 상기 제3 접촉 구멍을 둘러싸는 제3 고랑의 상부 측벽을 형성하는 단계, 그리고

   상기 게이트 절연막을 식각하여 상기 제1 고랑 내지 제3 고랑 및 상기 제3 접촉 구멍을 완성하는 단계

   를 포함하고,

   상기 화소 전극과 제1 도전체 형성 단계는, 상기 제2 및 제3 접촉 구멍을 통해 상기 데이터선의 끝 부분과 상기 게이트선의 끝 부분에 각각 연결되며 상기 제2 및 제3 고랑으로 둘러싸인 복수의 접촉 보조 부재와 상기 제2 및 제3 고랑에 형성되어 있으며 상기 접촉 보조 부재와 분리되어 있는 제2 도전체를 형성하는

   박막 트랜지스터 표시판의 제조 방법.
10. 제9항에서,

    상기 화소 전극과 제1 도전체 형성 단계는 상기 화소 전극 및 상기 접촉 보조 부재와 상기 제1 내지 제3 고랑에 의하여 분리되어 있고, 상기 게이트선 및 상기 데이터선 위의 상기 상부 보호막 위에 형성되어 있는 제3 도전체를 형성하는 박막 트랜지스터 표시판의 제조 방법.
11. 제9항에서,

    상기 제1 내지 제3 고랑의 측벽은 언더컷을 구비하고, 상기 제1 내지 제3 접촉 구멍의 측벽은 계단형 프로파일을 가지는 박막 트랜지스터 표시판의 제조 방법.
12. 제1항에서,

    상기 반도체층 형성 단계와 상기 데이터선 및 상기 드레인 전극 형성 단계는,

    상기 게이트선 위에 게이트 절연막, 진성 비정질 규소층, 불순물 비정질 규소층, 데이터 도전층을 차례로 증착하는 단계,

    상기 데이터 도전층 위에 위치에 따라 두께가 다른 감광막을 형성하는 단계, 그리고

    상기 감광막을 마스크로 하여 상기 데이터 도전층, 상기 불순물 비정질 규소층 및 상기 진성 비정질 규소층을 선택적으로 식각하여 상기 데이터선 및 상기 드레인 전극과 상기 저항성 접촉 부재를 형성하는 단계

    를 포함하는

    박막 트랜지스터 표시판의 제조 방법.
13. 제12항에서,

    상기 감광막은 차광 영역, 반투과 영역 및 투과 영역을 가지는 광마스크를 사용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
14. 기판 위에 형성되어 있는 게이트선,

    상기 게이트선 위에 형성되어 있는 게이트 절연막,

    상기 게이트 절연막 위에 형성되어 있는 반도체층,

    상기 반도체층 위에 형성되어 있는 데이터선 및 드레인 전극,

    상기 데이터선 및 상기 드레인 전극 위에 형성되어 있는 하부 보호막과 상부 보호막, 그리고

    상기 상부 보호막 위에 형성되어 있는 화소 전극

    을 포함하고,

    상기 하부 보호막과 상기 상부 보호막은 상기 드레인 전극을 노출하는 제1 접촉 구멍 및 상기 화소 전극을 둘러싸는 제1 고랑을 구비하고 있고,

    상기 화소 전극은 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되어 있는

    박막 트랜지스터 표시판.
15. 제14항에서,

    상기 하부 보호막과 상기 상부 보호막은,

    상기 데이터선의 끝 부분을 드러내는 제2 접촉 구멍

    을 더 포함하고,

    상기 하부 보호막 및 상기 상보 보호막과 상기 게이트 절연막은,

    상기 제2 접촉 구멍을 둘러싸는 제2 고랑,

    상기 게이트선의 끝 부분을 드러내는 제3 접촉 구멍, 그리고

    상기 제3 접촉 구멍을 둘러싸는 제3 고랑

    을 구비하고,

    상기 박막 트랜지스터 표시판은 상기 제2 및 제3 접촉 구멍을 통해 상기 데이터선의 끝 부분과 상기 게이트선의 끝 부분에 각각 연결되며 상기 제2 및 제3 고랑으로 둘러싸인 접촉 보조 부재와 상기 제1 내지 제3 고랑에 형성되어 있으며 상기 화소 전극 및 상기 접촉 보조 부재와 분리되어 있는 제1 도전체를 더 포함하는

    박막 트랜지스터 표시판.
16. 제15항에서,

    상기 박막 트랜지스터 표시판은, 상기 화소 전극 및 상기 접촉 보조 부재와 상기 제1 내지 제3 고랑에 의해 분리되어 있고, 상기 게이트선 및 상기 데이터선 위의 상부 보호막 위에 형성되어 있는 제2 도전체를 더 포함하는 박막 트랜지스터 표시판.
17. 제14항 내지 제16항 중 어느 한 항에서,

    상기 제1, 제2 또는 제3 고랑의 측벽은 언더컷을 구비하는 박막 트랜지스터 표시판.
18. 제17항에서,

    상기 제1, 제2 또는 제3 접촉 구멍의 측벽은 계단형 프로파일을 가지는 박막 트랜지스터 표시판.

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