KR20050019278A - 박막 트랜지스터 표시판 및 그의 제조 방법 - Google Patents

Abstract

본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되어 있는 복수의 게이트선, 게이트선 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 반도체층, 반도체층 위에 상부막과 하부막을 가지는 이중막으로 형성되어 있는 복수의 데이터선 및 복수의 드레인 전극, 데이터선 위에 형성되어 있는 보호막, 그리고 보호막 위에 형성되어 있으며 드레인 전극과 연결되어 있는 복수의 화소 전극을 포함하고, 이중막 중 드레인 전극의 상부막은 보호막으로 덮혀 있으며 드레인 전극의 하부막의 일부분은 노출되어 화소 전극과 연결되어 이루어진다. 이렇게 하면, 드레인 전극의 상부막이 보호막으로 덮히게 되어 보호막에 화소 전극을 연결하는 콘택부 형성을 위한 식각 공정 시, 드레인 전극의 상부막의 일측이 언더컷(undercut)되는 현상을 방지할 수 있다.

Description

박막 트랜지스터 표시판 및 그의 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 박막 트랜지스터 표시판에 관한 것으로서, 더욱 상세하게는 액정 표시 장치용 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것이다.

액정 표시 장치는 전계를 생성하는 전계 생성 전극을 가지고 있으며 소정의 간극을 두고 떨어져 있는 두 표시판과 두 표시판 사이의 간극에 주입되어 있는 이방성 유전율을 갖는 액정층을 포함한다. 이러한 액정 표시 장치는 전계 생성 전극에 전압을 인가하여 액정층에 전계를 생성하고, 전압의 크기에 의존하는 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 화상을 표시한다.

액정 표시 장치 중에서도 현재 주로 사용되는 것은, 한 표시판에는 복수의 화소 전극이 구비되어 있고, 다른 표시판에는 하나의 공통 전극이 전면에 걸쳐 형성되어 있는 것이다. 이 액정 표시 장치는 삼단자 소자인 박막 트랜지스터를 사용하여 화소 전극에 인가되는 전압을 스위칭함으로써 화상을 표시하며 화소 전극 및 박막 트랜지스터가 구비된 표시판을 박막 트랜지스터 표시판이라 한다.

일반적으로 박막 트랜지스터에 신호를 공급하기 위해서 두 표시판 중 하나에 단일 배선인 게이트선 및 데이터선을 두는데, 이 단일 배선은 크롬(Cr)으로 이루어진다.

최근 들어 액정 표시 장치가 대형화되고, 고해상도화 됨에 따라서 크롬에 의하여 단일 배선으로 이루어진 데이터선의 저항이 높아진다. 이러한 데이터선의 저항을 낮추기 위한 방법 중 하나로 데이터선을 하부막 및 저저항을 가지는 상부막으로 이루어진 이중 구조로 형성하는 것이다.

이러한 이중 구조의 데이터선은 기판 위에 하부막 및 상부막이 실질적으로 동일한 평면 형태를 가지고 있다.

그러나, 이러한 이중 구조로 이루어진 데이터선은 데이터선과 화소 전극을 연결하는 콘택부 형성을 위한 식각 공정 시, 데이터선의 상부막의 일측이 언더컷(undercut)되는 문제가 있다. 또한, 데이터선의 언더컷 현상으로 인하여 데이터선이 개방될 수 있을 뿐만 아니라 화소 전극이 데이터선과 연결되지 않게 될 수 있다.

본 발명이 이루고자 하는 기술적 과제는 데이터선의 언더컷 현상을 방지할 수 있는 박막 트랜지스터 표시판 및 그의 제조 방법을 제공하는 것이다.

이러한 과제를 달성하게 위해 본 발명에서는 다음과 같은 박막 트랜지스터 표시판 및 그의 제조 방법을 마련한다.

보다 상세하게, 절연 기판, 절연 기판 위에 형성되어 있는 복수의 게이트선, 게이트선 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 반도체층, 반도체층 위에 상부막과 하부막을 가지는 이중막으로 형성되어 있는 복수의 데이터선 및 복수의 드레인 전극, 데이터선 위에 형성되어 있는 보호막, 그리고 보호막 위에 형성되어 있으며 드레인 전극과 연결되어 있는 복수의 화소 전극을 포함하고, 이중막 중 드레인 전극의 상부막은 보호막으로 덮혀 있으며 드레인 전극의 하부막의 일부분은 노출되어 화소 전극과 연결되는 박막 트랜지스터 표시판을 마련한다.

상기 이중막 중 상부막은 알루미늄-네오미디윰 합금막으로 이루어지는 것이 바람직하며 상기 하부막은 크롬막으로 이루어지는 것이 바람직하다.

다르게는 절연 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 제1 금속막 및 제2 금속막을 연속하여 적층하여 이중막을 형성하는 단계, 상기 제2 금속막 위에 제1 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 상기 이중막을 식각하여 데이터선과 드레인 전극을 형성하는 단계, 상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 상기 데이터선과 상기 드레인 전극을 선택적 식각하여 상기 데이터선의 한쪽 끝부분의 제1 금속막과 상기 드레인 전극의 일부분의 제1 금속막을 드러내는 단계, 상기 데이터선 및 상기 드레인 전극 위에 보호막을 형성하는 단계, 상기 드레인 전극의 제1 금속막에 접촉하는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법을 마련한다.

상기 제1 감광막 패턴은 불투명 영역, 반투명 영역 및 투명 영역을 가지는 광마스크를 이용하여 형성하는 것이 바람직하다.

또한, 상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계에 있어서, 에치백 공정은 광마스크의 반투명 영역에 대응하는 영역에 위치하는 제1 감광막 패턴을 제거하는 시점까지 진행하는 것이 바람직하다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

그러면 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다.

절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121) 및 복수의 유지 전극선(storage electrode lines)(131)이 형성되어 있다.

게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. 게이트선(121) 및 유지 전극선(131)은 비저항(resistivity)이 낮은 은(Ag)이나 은 합금 등의 은 계열의 금속, 구리(Cu)나 구리 합금 등의 구리 계열의 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO 또는 IZO와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.

게이트선(121) 및 유지 전극선(131)의 측면은 경사져 있으며, 경사각은 기판(110)의 표면에 대하여 약 30-80° 범위이다.

게이트선(121) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.

게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 또한 선형 반도체(151)는 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다.

반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.

반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있으며 경사각은 30-80°이다.

저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171) 및 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.

데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.

데이터선(171)은 물리적 성질이 다른 두 개의 막, 즉 하부막(171p)과 그 위의 상부막(171q)을 포함한다. 상부막(171q)은 데이터 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진다. 이와는 달리, 하부막(171p)은 다른 물질, 특히 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어진다. 하부막(171p)과 상부막(171q)의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다. 도 2에서 데이터선의 끝부분은 하부막으로만 이루어지며 도면 부호 179p로 표시되어 있다.

또한, 드레인 전극(175)의 하부막과 상부막은 각각 도면 부호 175p, 175q로 표시되어 있으며, 드레인 전극(175)과 후술하는 화소 전극과 연결되는 드레인 전극(175)의 일부분은 하부막(175p)으로만 이루어져 있다.

저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 곳에서는 선형 반도체(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 게이트선(121)과 데이터선(171) 사이의 절연을 강화한다.

데이터선(171), 드레인 전극(175) 및 노출된 반도체(151) 부분의 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다.

보호막(180)에는 데이터선(171)의 끝 부분(179p) 및 드레인 전극(175)의 하부막(175p)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 형성되어 있다.

보호막(180) 위에는 IZO 또는 ITO 따위의 투명한 도전체 또는 반사성 금속으로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(82)가 형성되어 있다.

화소 전극(190)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.

데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층의 액정 분자들을 재배열시킨다.

또한 앞서 설명한 것처럼, 화소 전극(190)과 공통 전극은 축전기[이하 액정 축전기(liquid crystal capacitor)라 함]을 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage electrode)라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃하는 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]의 중첩 등으로 만들 수 있다.

화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.

접촉 보조 부재(82)는 접촉 구멍(182)을 통하여 데이터선(171)의 끝 부분(179p)과 연결된다. 접촉 보조 부재(82)는 데이터선(171)의 끝 부분(179p)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.

또한, 이러한 접촉 구멍(182) 및 접촉 보조 부재(82)는 게이트선(121)의 끝부분에도 형성될 수 있으나 게이트 구동 회로가 기판(110) 위에 직접 형성되어 있는 경우에는 도 1 및 도 2의 경우처럼 접촉 구멍 및 접촉 보조 부재가 필요하지 않다. 반면, 게이트선(121)에 신호를 공급하는 게이트 구동 회로(도시하지 않음)가 칩의 형태로 기판(110) 또는 가요성 회로 기판(도시하지 않음) 위에 장착되는 경우에 게이트선(121)의 끝부분에 게이트선(121)과 연결하는 접촉 구멍 및 접촉 보조 부재가 필요하다.

그러면, 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 13 및 도 1과 도 2를 참고로 하여 상세히 설명한다.

도 3, 도 5, 도 10 및 도 12는 각각 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 4, 도 6, 도 11 및 도 13은 각각 도 3, 도 5, 도 10 및 도 12에 도시한 박막 트랜지스터 표시판을 IV-IV' 선, VI-VI' 선, XI-XI' 선 및 XIII-XIII' 선을 잘라 도시한 단면도이고, 도 7은 도 6의 박막 트랜지스터 표시판을 VI-VI' 선을 따라 잘라 도시한 단면도로서 도 6 다음 단계에서의 도면이고, 도 8은 도 6의 박막 트랜지스터 표시판을 VI-VI' 선을 따라 잘라 도시한 단면도로서 도 7 다음 단계에서의 도면이며, 도 9는 도 6의 박막 트랜지스터 표시판을 VI-VI' 선을 따라 잘라 도시한 단면도로서 도 8 다음 단계에서의 도면이다.

먼저, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 두 층의 금속막, 즉 하부막과 상부막을 스퍼터링(sputtering) 따위로 차례로 적층한다. 하부막은 IZO 또는 ITO와의 접촉 특성이 우수한 금속, 예를 들면 몰리브덴, 몰리브덴 합금 또는 크롬 등으로 이루어지며 500Å 정도의 두께를 가지는 것이 바람직하다. 상부막은 알루미늄 계열 금속으로 이루어지며, 2,500Å 정도의 두께를 가지는 것이 바람직하다.

이어 도 3 및 도 4에 도시한 바와 같이, 사진 식각 공정으로 상부막과 하부막을 차례로 패터닝하여 복수의 게이트 전극(124)을 포함하는 게이트선(121) 및 유지 전극선(131)을 형성한다.

도 5 및 도 6에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphous silicon)의 삼층막을 연속하여 적층하고, 불순물 비정질 규소층과 진성 비정질 규소층을 사진식각하여 복수의 선형 불순물 반도체(164)와 복수의 돌출부(154)를 각각 포함하는 선형 진성 반도체(151)를 형성한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 250~500℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다.

다음 도 7에 도시한 바와 같이, 게이트 절연막(140) 위에 두층의 금속막, 즉 하부막(170p)과 상부막(170q)을 스퍼터링(sputtering) 따위로 차례로 적층한다. 하부막(170p)은 IZO 또는 ITO와의 접촉 특성이 우수한 금속, 예를 들면 몰리브덴, 몰리브덴 합금 또는 크롬 등으로 이루어지며 500Å 정도의 두께를 가지는 것이 바람직하다. 상부막(170q)은 알루미늄 계열 금속, 예를 들면 알루미늄, 알루미늄 합금 등으로 이루어지며, 2,500Å 정도의 두께를 가지는 것이 바람직하다.

그리고 상부막(170q) 위에 감광막을 도포하고 그 위에 광마스크(40)를 정렬한다. 광마스크(40)는 투명한 기판(41)과 그 위의 차광층(42)으로 이루어지며, 차광층(42)의 폭이 소정 값 이상인 불투명 영역(B)과 일정 폭 이상 차광층(42)이 없는 투명 영역(A), 그리고 차광층(42)의 폭 및/또는 간격이 소정 값 이하인 슬릿형의 반투명 영역(C)을 포함한다. 이 광마스크(40)의 정렬은 불투명 영역(B)은 데이터선(171)의 가운데, 반투명 영역(C)은 데이터선(171)의 가장자리 부분 및 유지 축전기용 도전체의 형성영역에 대응되도록 한다. 이러한 광마스크(40)를 통하여 감광막(50)에 빛을 조사한 후 현상하면, 두께가 두꺼운 제1 부분(52)과 얇은 제2 부분(54)이 남는다. 도면 부호 56(빗금친 부분)은 현상 후 없어지는 부분을 의미한다.

이어 도 8에 도시한 바와 같이, 감광막(50)을 현상한 다음, 남은 감광막 부분(52, 54)을 식각 마스크로 하여 상부막(170p)과 하부막(170q)을 식각하여 후술할 데이터선의 끝부분(179)을 형성한다.

그리고 남은 감광막 부분(52, 54)에 에치백(etch back) 공정을 실시한다. 에치백 공정은 남은 감광막 부분(52, 54) 중 두께가 얇은 제2 부분(54)이 완전히 제거되는 시점을 에치백 종결 시점으로 하여 진행한다. 도 9는 에치백 공정을 진행 후의 단면을 나타낸 것으로 두꺼운 제1 부분의 두께가 제거된 제2 부분의 두께만큼 제거되고 제1 부분의 나머지 감광막 부분(57)이 잔류되어 있는 것을 도시하고 있다.

이어 도 10 및 도 11에 도시한 바와 같이, 제1 부분의 나머지 부분(57)의 감광막 부분을 마스크로 하여 드러난 상부막을 제거하여 데이터선(171) 끝부분의 하부막(171p) 및 드레인 전극(175)의 하부막(175p)을 노출시킨다. 그리고 제1 부분의 나머지 감광막 부분(57)을 제거한다.

그리고 데이터선(171) 및 드레인 전극(175)을 마스크로 하여 불순물 반도체(164) 부분을 제거함으로써 복수의 돌출부를 각각 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)를 완성하는 한편, 그 아래의 진성 반도체(151) 부분을 노출시킨다.

다음 도 12 및 도 13에 도시한 바와 같이, 질화 규소 또는 산화 규소를 적층하여 보호막(180)을 적층하고 사진 식각하여 복수의 접촉 구멍(182, 185)을 형성한다. 이때 접촉 구멍(182)을 통하여 데이터선(171)의 끝 부분의 하부막(171p) 부분이 드러나고, 접촉 구멍(185)을 통하여 드레인 전극(175)의 하부막(175p) 부분을 드러나도록 한다. 또한 접촉 구멍(185)을 형성하기 위한 식각 공정 시, 드레인 전극(175)의 상부막(175q)의 전면을 보호막(180)이 덮고 있기 때문에 드레인 전극(175)의 상부막(175q)이 언더컷되는 현상을 방지하게 된다. 이에 따라서, 데이터선의 언더컷 현상으로 인하여 발생하는 데이터선이 개방되는 문제와 화소 전극이 데이터선과 연결되지 않는 문제 따위를 방지할 수 있다.

다음, 마지막으로 도 1 및 도 2에 도시한 바와 같이, IZO 또는 ITO막을 스퍼터링으로 적층하고 사진 식각하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)를 형성한다. IZO막의 경우 스퍼터링 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In2O3 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, IZO의 스퍼터링 온도는 250℃ 이하인 것이 접촉 저항을 최소화하기 위해 바람직하다.

도 14 내지 도 15를 참고로 하여 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.

도 14는 본 발명의 다른 실시예에 따른 액정 표시 장치에서 박막 트랜지스터 표시판의 배치도이고, 도 15는 도 14의 액정 표시 장치에서 박막 트랜지스터 표시판을 XV-XV' 선을 따라 잘라 도시한 단면도이다.

도 14 및 도 15에 도시한 바와 같이, 본 실시예에 따른 박막 트랜지스터 표시판의 층상 구조는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판의 층상 구조와 유사하다. 즉, 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121) 및 유지 전극선(131)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151), 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165)가 차례로 형성되어 있다. 저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 소스 전극(153)을 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)이 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180) 및/또는 게이트 절연막(140)에는 복수의 접촉 구멍(182, 185)이 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190), 복수의 접촉 보조 부재(82)가 형성되어 있다.

그러나 도 1 및 도 2에 도시한 박막 트랜지스터 표시판과 달리, 본 실시예에 따른 박막 트랜지스터 표시판(100)은 보호막(180) 위에 형성되어 있는 복수의 삼원색, 예를 들면 적색, 녹색 및 청색의 색필터(230)를 더 포함한다.

이러한 본 발명의 실시예에 따른 표시판 및 그 제조 방법과 그 기판을 포함하는 액정 표시 장치는 이외에도 여러 가지 변형된 형태 및 방법으로 제조할 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이상에서 설명한 바와 같이 본 발명에 따르면 일측이 계단형 프로파일을 가지는 이중막 구조의 드레인 전극을 형성하되, 드레인 전극의 상부막을 보호막으로 덮음으로써, 보호막에 화소 전극을 연결하는 콘택부 형성을 위한 식각 공정 시, 드레인 전극의 상부막의 일측이 언더컷(undercut)되는 현상을 방지할 수 있다.

이에 따라, 데이터선의 언더컷 현상으로 인하여 데이터선이 개방되는 현상과 화소 전극이 데이터선과 연결되지 않는 현상 따위를 방지할 수 있다.

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,

도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이고,

도 3, 도 5, 도 9 및 도 11은 각각 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고,

도 4는 도 3의 박막 트랜지스터 표시판을 IV-IV' 선을 따라 잘라 도시한 단면도이고,

도 6은 도 5의 박막 트랜지스터 표시판을 VI-VI' 선을 따라 잘라 도시한 단면도이고,

도 7은 도 5의 박막 트랜지스터 표시판을 VI-VI' 선을 따라 잘라 도시한 단면도로서 도 6 다음 단계에서의 도면이고,

도 8은 도 5의 박막 트랜지스터 표시판을 VI-VI' 선을 따라 잘라 도시한 단면도로서 도 7 다음 단계에서의 도면이고,

도 9는 도 5의 박막 트랜지스터 표시판을 VI-VI' 선을 따라 잘라 도시한 단면도로서 도 8 다음 단계에서의 도면이고,

도 11은 도 10의 박막 트랜지스터 표시판을 XI-XI' 선을 따라 잘라 도시한 단면도이고,

도 13은 도 12의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도이고,

도 14는 본 발명의 다른 실시예에 따른 액정 표시 장치에서 박막 트랜지스터 표시판의 배치도이고,

도 15는 도 14의 액정 표시 장치에서 박막 트랜지스터 표시판을 XV-XV' 선을 따라 잘라 도시한 단면도이다.

Claims (9)

1. 절연 기판,

   상기 절연 기판 위에 형성되어 있는 복수의 게이트선,

   상기 게이트선 위에 형성되어 있는 게이트 절연막,

   상기 게이트 절연막 위에 형성되어 있는 반도체층,

   상기 반도체층 위에 상부막과 하부막을 가지는 이중막으로 형성되어 있는 복수의 데이터선 및 복수의 드레인 전극,

   상기 데이터선 위에 형성되어 있는 보호막, 그리고

   상기 보호막 위에 형성되어 있으며 상기 드레인 전극과 연결되어 있는 복수의 화소 전극을 포함하고,

   상기 이중막 중 상기 드레인 전극의 상부막은 상기 보호막으로 덮혀 있으며 상기 드레인 전극의 하부막의 일부분은 노출되어 상기 화소 전극과 연결되는 박막 트랜지스터 표시판.
2. 제1항에서,

   상기 이중막 중 상기 데이터선의 상부막은 상기 보호막으로 덮혀 있으며 상기 데이터선 끝부분의 하부막의 일부분은 노출되어 있는 박막 트랜지스터 표시판.
3. 제1항에서,

   상기 데이터선과 동일한 층에 형성되어 있으며, 게이트선에 연결되어 유지 축전기를 이루는 유지 축전기용 도전체를 더 포함하는 박막 트랜지스터 표시판.
4. 제3항에서,

   상기 유지 축전기용 도전체는 상기 이중막 중 하부막으로 형성되어 있는 박막 트랜지스터 표시판.
5. 제1항에서,

   상기 상부막은 크롬으로 이루어지며 상기 하부막은 알루미늄-네오미디윰 합금으로 이루어지는 박막 트랜지스터 표시판.
6. 제1항에서,

   상기 보호막 아래에 형성되어 있는 복수의 색필터를 더 포함하는 박막 트랜지스터 표시판.
7. 절연 기판 위에 게이트선을 형성하는 단계,

   상기 게이트선 위에 게이트 절연막을 형성하는 단계,

   상기 게이트 절연막 위에 반도체층을 형성하는 단계,

   상기 반도체층 위에 하부막 및 상부막을 연속하여 적층하여 이중막을 형성하는 단계,

   상기 이중막 위에 제1 감광막 패턴을 형성하는 단계,

   상기 제1 감광막 패턴을 마스크로 상기 이중막을 식각하여 데이터선과 드레인 전극을 형성하는 단계,

   상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계,

   상기 제2 감광막 패턴을 마스크로 상기 데이터선과 상기 드레인 전극을 선택적 식각하여 상기 데이터선의 끝부분의 하부막과 상기 드레인 전극의 하부막의 부분을 드러내는 단계,

   상기 데이터선 및 상기 드레인 전극 위에 보호막을 형성하는 단계,

   상기 드레인 전극의 하부막에 접촉하는 화소 전극을 형성하는 단계

   를 포함하는 박막 트랜지스터 표시판의 제조 방법.
8. 제7항에서,

   상기 제1 감광막 패턴은 불투명 영역, 반투명 영역 및 투명 영역을 가지는 광마스크를 이용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
9. 제7항에서,

   상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계에 있어서, 에치백 공정은 광마스크의 반투명 영역에 대응하는 영역에 위치하는 제1 감광막 패턴을 제거하는 시점까지 진행하는 박막 트랜지스터 표시판의 제조 방법.