KR20050045375A - Method of forming a dual damascene pattern - Google Patents
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Abstract
본 발명은 듀얼 다마신 패턴 형성 방법에 관한 것으로, 하부 배선이 형성된 기판 상에 제 1 배리어 물질층 및 절연층을 형성하고, 트렌치가 형성될 부분을 제외한 절연층 상에 선택적으로 제 2 배리어 물질층을 형성하고, 제 2 배리어 물질층에 의해 노출된 절연층을 일정 두께 식각하여 제 1 비아홀을 형성하고, 제 2 배리어 물질층을 식각 마스크로 하여 제 1 비아홀이 형성된 절연층의 노출된 부분을 식각하여 트렌치 및 제 2 비아홀을 형성하고, 제 2 배리어 물질층 및 제 2 비아홀 저면에 노출된 제 1 배리어 물질층을 동시에 제거하고, 이로 인하여 트렌치와 비아홀로 이루어진 다마신 패턴이 형성된다. 본 발명은 비아 퍼스트 방식을 적용하는 기존의 듀얼 다마신 패턴 형성 방법에서 발생되는 비아홀 개방 불량, 비아 펜스 현상, 비아 페싱 현상 및 비아 보우잉 현상 등을 방지할 수 있다. The present invention relates to a method for forming a dual damascene pattern, wherein a first barrier material layer and an insulating layer are formed on a substrate on which lower wirings are formed, and a second barrier material layer is selectively formed on an insulating layer except for a portion where a trench is to be formed. To form a first via hole by etching a thickness of the insulating layer exposed by the second barrier material layer, and etching the exposed portion of the insulating layer on which the first via hole is formed using the second barrier material layer as an etching mask. Thereby forming a trench and a second via hole, and simultaneously removing the second barrier material layer and the first barrier material layer exposed on the bottom surface of the second via hole, thereby forming a damascene pattern of the trench and via hole. The present invention can prevent via hole opening defect, via fence phenomenon, via passing phenomenon and via bowing phenomenon caused by the conventional dual damascene pattern forming method using the via first method.
Description
본 발명은 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 비아 퍼스트(via first) 방식으로 다마신 패턴을 형성할 때 발생되는 불량 요인들을 제거할 수 있는 듀얼 다마신 패턴 형성 방법에 관한 것이다. The present invention relates to a method for forming a dual damascene pattern, and more particularly, to a method for forming a dual damascene pattern capable of removing defects generated when the damascene pattern is formed by a via first method.
일반적으로, 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨가면서 소자의 지오메트리(geometry)가 서브-하프-마이크로(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다. 이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리 박막은 알루미늄에 비해 녹는점이 높아 전기이동도(electro-migration; EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적 회로(integration circuit)에 유용한 상호연결 재료(interconnection material)로 사용되고 있다. 또한, 반도체 소자가 고집적화되고 기술이 발전되어 감에 따라 배선간의 기생 캐패시터가 문제점으로 대두되어 층간 절연막의 재료로 다공성(porous) 산화물과 같이 저유전 상수값(Low-k)을 갖는 절연물질을 사용하고 있다.In general, as the semiconductor industry moves to Ultra Large Scale Integration (ULSI), the geometry of devices continues to shrink into the sub-half-micron area, while improving performance and reliability. In terms of circuit density, circuit density is increasing. In response to these demands, the copper thin film has a higher melting point than aluminum in forming metal wirings of the semiconductor device, and thus has high resistance to electro-migration (EM), thereby improving reliability of the semiconductor device and providing a specific resistance. This low rate can increase the signal transfer rate, making it a useful interconnect material for integration circuits. In addition, as semiconductor devices have been highly integrated and technology has been developed, parasitic capacitors between wirings have become a problem, and thus, an insulating material having a low dielectric constant (Low-k), such as a porous oxide, is used as a material of an interlayer insulating film. Doing.
그런데, 구리와 저유전 상수 값의 절연물질을 이용하여 배선 공정을 진행함에 있어, 구리의 식각 특성이 매우 열악하여 이를 해결하고자 최근에는 듀얼 다마신 공정이 널리 적용되고 있다.However, in proceeding the wiring process using an insulating material of copper and a low dielectric constant value, the dual damascene process has recently been widely applied to solve this problem because the etching characteristics of copper are very poor.
듀얼 다마신 공정 중 비아 퍼스트(via first) 방식을 적용하는 종래의 듀얼 다마신 패턴 형성 방법을 도 1a 내지 도 1e를 참조하여 설명하기로 한다.A conventional method of forming a dual damascene pattern using a via first method of a dual damascene process will be described with reference to FIGS. 1A to 1E.
도 1a를 참조하면, 반도체 소자를 구성하는 단위 요소들(도시 않음)과 하부 배선(101)이 형성된 기판(100)이 제공된다. 하부 배선(101)을 포함한 기판(100) 상에 제 1 배리어 물질층(102), 제 1 절연층(103), 제 2 배리어 물질층(104), 제 2 절연층(105) 및 제 3 배리어 물질층(106)을 순차적으로 형성한다. 제 3 배리어 물질층(106) 상에 비아홀용 포토레지스트 패턴(107)을 형성한다.Referring to FIG. 1A, a substrate 100 having unit elements (not shown) constituting a semiconductor device and a lower wiring 101 is provided. The first barrier material layer 102, the first insulating layer 103, the second barrier material layer 104, the second insulating layer 105, and the third barrier on the substrate 100 including the lower wiring 101. The material layer 106 is sequentially formed. A via hole photoresist pattern 107 is formed on the third barrier material layer 106.
도 1b를 참조하면, 비아홀용 포토레지스트 패턴(107)을 이용한 식각 공정으로 제 3 배리어 물질층(106), 제 2 절연층(105), 제 2 배리어 물질층(104) 및 제 1 절연층(103)을 순차적으로 식각하여 제 1 비아홀(108-1)을 형성한다. 이후, 비아홀용 포토레지스트 패턴(107)을 제거한다.Referring to FIG. 1B, the third barrier material layer 106, the second insulating layer 105, the second barrier material layer 104, and the first insulating layer may be formed by an etching process using the photoresist pattern 107 for via holes. 103 is sequentially etched to form first via holes 108-1. Thereafter, the via hole photoresist pattern 107 is removed.
도 1c를 참조하면, 제 1 비아홀(108-1)을 포함한 제 3 배리어 물질층(106) 상에 버텀-반사방지막(B-ARC; 109))을 도포하고, 이로 인하여 버텀-반사방지막(109)은 제 1 비아홀(108-1)을 매립시키면서 제 3 배리어 물질층(106)의 표면에 얇은 두께로 형성된다. 버텀-반사방지막(109) 상에 트렌치용 포토레지스트 패턴(110)을 형성한다. 트렌치용 포토레지스트 패턴(110)은 제 1 비아홀(108-1) 부분이 적어도 개방(open)된다.Referring to FIG. 1C, a bottom anti-reflective coating (B-ARC) 109 is applied onto a third barrier material layer 106 including the first via hole 108-1, and thus the bottom anti-reflective coating 109 ) Is formed to a thin thickness on the surface of the third barrier material layer 106 while filling the first via hole 108-1. A trench photoresist pattern 110 is formed on the bottom anti-reflection film 109. In the trench photoresist pattern 110, a portion of the first via hole 108-1 is at least open.
도 1d를 참조하면, 제 1 비아홀(180-1)의 측벽에 노출된 제 2 배리어 물질층(104)까지 버텀-반사방지막(109)을 식각하여 제 1 비아홀(108-1) 내에 버텀 반사방지막(109)을 남긴다.Referring to FIG. 1D, the bottom anti-reflection film 109 is etched to the second barrier material layer 104 exposed on the sidewall of the first via hole 180-1, and the bottom anti-reflection film in the first via hole 108-1 is etched. Leave 109.
도 1e를 참조하면, 트렌치용 포토레지스트 패턴(110) 및 버텀-반사방지막(109)을 식각 마스크로 한 식각 공정으로 제 3 배리어 물질층(106)의 노출된 부분을 식각하고, 이어서 제 2 절연층(105)의 노출된 부분을 식각하여 트렌치(111)를 형성하며, 이때 제 2 배리어 물질층(104)은 트렌치 식각 정지막 역할을 한다. 트렌치용 포토레지스트 패턴(110) 및 버텀-반사방지막(109)을 동시에 제거한다. 트렌치(111) 이외 부분의 제 2 절연층(105) 상에 형성된 제 3 배리어 물질층(106)과 제 1 비아홀(108-1) 저면에 노출된 제 1 배리어 물질층(102)을 동시에 제거하고, 이로 인하여 제 1 비아홀(108-1)은 하부 배선(101)이 저면을 이루는 비아홀(108)로 되며, 비아홀(108)과 트렌치(111)로 이루어진 다마신 패턴(118)이 완성된다.Referring to FIG. 1E, an exposed portion of the third barrier material layer 106 is etched by an etching process using the trench photoresist pattern 110 and the bottom anti-reflection film 109 as an etching mask, and then second insulation The exposed portion of the layer 105 is etched to form the trench 111, where the second barrier material layer 104 serves as a trench etch stop. The trench photoresist pattern 110 and the bottom anti-reflection film 109 are simultaneously removed. At the same time, the third barrier material layer 106 formed on the second insulating layer 105 of the portion other than the trench 111 and the first barrier material layer 102 exposed to the bottom of the first via hole 108-1 are removed. Thus, the first via hole 108-1 becomes a via hole 108 in which the lower wiring 101 forms a bottom, and the damascene pattern 118 formed of the via hole 108 and the trench 111 is completed.
상기에서, 비아홀용 포토레지스트 패턴(107)을 이용한 식각 공정에 의해 깊이가 깊은 비아홀(108)을 형성하기 때문에 비아홀 개방 불량(via hole open fail)이 발생할 우려가 높다. 또한, 비아홀(108)은 회로 설계에 의해 하나씩 고립되어 형성되거나, 다수개 밀집되어 형성되거나, 홀 사이즈가 서로 다르게 형성되는 등 패턴 밀집도(pattern density)가 다르며, 이로 인하여 버텀-반사방지막(109)의 채움성이 달라지게 된다. 비아홀(108)에 채워지는 버텀-반사방지막(109)의 두께 차이로 인하여 비아 펜스(via fence) 현상, 비아 페싱(via faceting) 현상 및 비아 보우잉(via bowing) 현상 등이 발생되어 후속 금속배선 공정을 어렵게하며, 소자의 신뢰성을 저하시키는 문제가 있다. In the above, since the deep via hole 108 is formed by an etching process using the photoresist pattern 107 for the via hole, there is a high possibility of a via hole open fail. In addition, the via holes 108 may have different pattern densities, such as the isolation holes formed one by one by a circuit design, the plurality of dense ones may be formed, or the hole sizes may be different from each other. Thus, the bottom anti-reflection film 109 Of filling will be different. Due to the difference in the thickness of the bottom anti-reflective film 109 filled in the via hole 108, via fence, via faceting, and via bowing may occur. There is a problem of making the process difficult and lowering the reliability of the device.
따라서, 본 발명은 비아 퍼스트 듀얼 다마신 공정에서 발생되는 불량 요인들을 제거하여 금속 배선의 신뢰성을 향상시킬 수 있는 듀얼 다마신 패턴 형성 방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a dual damascene pattern formation method capable of improving reliability of a metal wiring by removing defects generated in a via first dual damascene process.
이러한 목적을 달성하기 위한 본 발명의 제 1 측면에 따른 듀얼 다마신 패턴 형성 방법은 하부 배선을 포함한 기판 상에 제 1 배리어 물질층 및 절연층을 순차적으로 형성하는 단계; 트렌치가 형성될 영역의 절연층 일부분이 노출되도록 절연층 상에 격리된 제 2 배리어 물질층을 형성하는 단계; 노출된 절연층의 일부분을 제 1 식각 공정으로 일정 깊이 식각하여 제 1 비아홀을 형성하는 단계; 격리된 제 2 배리어 물질층을 하드 마스크로 한 제 2 식각 공정으로 절연층의 노출된 부분을 식각하여 제 2 비아홀과 트렌치를 형성하는 단계; 및 제 2 배리어 물질층과 제 2 비아홀 저면을 이루는 제 1 배리어 물질층의 노출된 부분을 제거하는 단계를 포함한다.A dual damascene pattern forming method according to the first aspect of the present invention for achieving the above object comprises the steps of sequentially forming a first barrier material layer and an insulating layer on a substrate including a lower wiring; Forming an isolated second barrier material layer on the insulating layer such that a portion of the insulating layer in the region where the trench is to be formed is exposed; Etching a portion of the exposed insulating layer by a first etching process to form a first via hole; Etching the exposed portion of the insulating layer by a second etching process using the isolated second barrier material layer as a hard mask to form a second via hole and a trench; And removing the exposed portion of the first barrier material layer forming the bottom of the second barrier material layer and the second via hole.
상기에서, 격리된 제 2 배리어 물질층은, 절연층의 일부분을 식각 공정으로 일정 깊이 식각하여 트렌치가 형성될 부분에 돌출부를 형성하는 단계; 돌출부를 포함한 절연층의 표면을 따라 제 2 배리어 물질층을 형성하는 단계; 및 둘출부 상의 제 2 배리어 물질층과 돌출부를 이루는 상기 절연층 부분을 제거하는 단계를 포함한다. 제 1 및 제 2 배리어 물질층들을 SiN, SiON, Si3N4와 같은 질화물 계열을 사용하여 형성하거나, 질화물 계열보다 유전상수가 낮은 SiC와 같은 저유전 물질을 사용하여 형성한다. 제 1 비아홀을 형성하기 위한 상기 식각 공정은 상기 트렌치의 깊이 이하의 두께로 상기 절연층이 남을 때까지 실시한다.In the above, the isolated second barrier material layer may be formed by etching a portion of the insulating layer in an etching process to form a protrusion in a portion where a trench is to be formed; Forming a second barrier material layer along the surface of the insulating layer including the protrusions; And removing the portion of the insulating layer that forms the protrusion with the second barrier material layer on the raised portion. The first and second barrier material layers are formed using nitride series such as SiN, SiON, Si 3 N 4 or low dielectric materials such as SiC having a lower dielectric constant than the nitride series. The etching process for forming the first via hole is performed until the insulating layer remains at a thickness less than or equal to the depth of the trench.
또한, 상기한 목적을 달성하기 위한 본 발명의 제 2 측면에 따른 듀얼 다마신 패턴 형성 방법은 하부 배선을 포함한 기판 상에 제 1 배리어 물질층 및 절연층을 순차적으로 형성하는 단계; 절연층의 일부분을 제 1 식각 공정으로 일정 깊이 식각하여 트렌치가 형성될 부분에 돌출부를 형성하는 단계; 돌출부를 포함한 절연층의 표면을 따라 제 2 배리어 물질층을 형성하는 단계; 둘출부 상의 제 2 배리어 물질층과 돌출부를 이루는 절연층 부분을 제거하고, 이로 인하여 격리된 제 2 배리어 물질층에 의해 절연층의 일부분이 노출되는 단계; 노출된 절연층의 일부분을 제 2 식각 공정으로 일정 깊이 식각하여 제 1 비아홀을 형성하는 단계; 격리된 제 2 배리어 물질층을 하드 마스크로 한 제 3 식각 공정으로 절연층의 노출된 부분을 식각하여 제 2 비아홀과 트렌치를 형성하는 단계; 및 제 2 배리어 물질층과 제 2 비아홀 저면을 이루는 제 1 배리어 물질층의 노출된 부분을 제거하는 단계를 포함한다.In addition, the dual damascene pattern forming method according to the second aspect of the present invention for achieving the above object comprises the steps of sequentially forming a first barrier material layer and an insulating layer on a substrate including a lower wiring; Etching a portion of the insulating layer by a first etching process to form a protrusion on a portion where a trench is to be formed; Forming a second barrier material layer along the surface of the insulating layer including the protrusions; Removing a portion of the insulating layer forming the protrusion and the second barrier material layer on the ridge, thereby exposing a portion of the insulating layer by the isolated second barrier material layer; Etching a portion of the exposed insulating layer by a second etching process to form a first via hole; Etching the exposed portion of the insulating layer by a third etching process using the isolated second barrier material layer as a hard mask to form a second via hole and a trench; And removing the exposed portion of the first barrier material layer forming the bottom of the second barrier material layer and the second via hole.
상기에서, 제 1 및 제 2 배리어 물질층들을 SiN, SiON, Si3N4와 같은 질화물 계열을 사용하여 형성하거나, 질화물 계열보다 유전상수가 낮은 SiC와 같은 저유전 물질을 사용하여 형성한다. 절연층은 상기 트렌치의 깊이 및 상기 비아홀의 깊이를 합한 두께보다 더 두껍게 형성한다. 제 1 비아홀을 형성하기 위한 식각 공정은 트렌치의 깊이 이하의 두께로 상기 절연층이 남을 때까지 실시한다.In the above, the first and second barrier material layers are formed using a nitride series such as SiN, SiON, Si 3 N 4 , or a low dielectric material such as SiC having a lower dielectric constant than that of the nitride series. The insulating layer is formed thicker than the sum of the depth of the trench and the depth of the via hole. An etching process for forming the first via hole is performed until the insulating layer remains at a thickness less than or equal to the depth of the trench.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only this embodiment to make the disclosure of the present invention complete, and to those skilled in the art the scope of the invention It is provided for complete information.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2H are cross-sectional views of devices for describing a dual damascene pattern formation method according to an embodiment of the present invention.
도 2a를 참조하면, 반도체 소자를 구성하는 단위 요소들(도시 않음)과 하부 배선(201)이 형성된 기판(200)이 제공된다. 하부 배선(201)을 포함한 기판(200) 상에 제 1 배리어 물질층(202) 및 절연층(203)을 순차적으로 형성한다. 절연층(203) 상에 트렌치가 형성될 부분이 덮인(close) 트렌치용 포토레지스트 패턴(204)을 형성한다.Referring to FIG. 2A, a substrate 200 on which unit elements (not shown) constituting a semiconductor device and a lower wiring 201 are formed is provided. The first barrier material layer 202 and the insulating layer 203 are sequentially formed on the substrate 200 including the lower wiring 201. A trench photoresist pattern 204 is formed on the insulating layer 203 to close the trench.
상기에서, 하부 배선(201)은 구리, 텅스텐, 알루미늄 등 반도체 소자의 배선으로 사용되는 모든 도전성 물질로 형성한다. 제 1 배리어 물질층(202)은 하부 배선(201)이 구리인 경우 구리의 산화 방지 및 구리 이온의 외부 확산을 방지하는 역할을 하며, 후속 공정으로 형성될 비아홀 형성시 하부 배선(201)을 보호하는 식각 정지막 역할을 한다. 이에 따라, 제 1 배리어 물질층(202)은 SiN, SiON, Si3N4와 같은 질화물 계열을 사용하여 형성하거나, 내부 캐패시턴스의 증가를 방지하기 위해 질화물 계열보다 유전상수가 낮은 SiC 등을 PE-CVD 방법으로 300 내지 2000Å의 두께로 증착하여 형성한다. 절연층(203)은 배선과 배선 사이의 기생 캐패시터로 인한 문제를 해결하기 위해, 유전 상수 값이 1.5 내지 4.5 대역의 SiO2 계열에 H, F, C, CH3 등이 부분적으로 결합되어 있는 물질이나, C-H를 기본 구조로 하는 SiLKTM제품, FlareTM제품 등의 유기 물질(organic material)이나, BCB(Benzocyclobutene)이나, 코랄(coral)이나, 이들 물질의 유전 상수 값을 낮추기 위해 이들 물질의 기공도(porosity)를 증가시킨 다공성(porous) 물질로 형성한다. 절연층(203)의 유전 상수가 높아도 상관없을 경우에는 일반적인 산화물질을 사용하여 형성한다. 절연층(203)의 두께는 소자에 적용되는 배선의 높이와 비아홀의 깊이의 합을 기본 두께로 하되, 후속 화학적 기계적 연마(CMP) 공정으로 제거되는 두께를 고려하여 기본 두께보다 두껍게 형성한다.In the above, the lower wiring 201 is formed of all conductive materials used for wiring of semiconductor elements such as copper, tungsten, and aluminum. The first barrier material layer 202 serves to prevent oxidation of copper and external diffusion of copper ions when the lower wiring 201 is copper, and protects the lower wiring 201 when forming a via hole to be formed by a subsequent process. It acts as an etch stop. Accordingly, the first barrier material layer 202 is formed using a nitride series such as SiN, SiON, Si 3 N 4 , or PE- containing SiC having a lower dielectric constant than that of the nitride series in order to prevent an increase in internal capacitance. It is formed by depositing a thickness of 300 to 2000Å by the CVD method. In order to solve the problem caused by the parasitic capacitor between the wiring and the wiring, the insulating layer 203 is a material in which H, F, C, CH 3 and the like are partially coupled to SiO 2 series having a dielectric constant value of 1.5 to 4.5 band. In addition, organic materials such as SiLK TM products and Flare TM products based on CH, pores of these materials in order to lower the dielectric constant value of BCB (Benzocyclobutene), coral, or these materials. It is formed of a porous material with increased porosity. If the dielectric constant of the insulating layer 203 is high, it is formed using a common oxide material. The thickness of the insulating layer 203 is the sum of the height of the wiring applied to the device and the depth of the via hole as a base thickness, and is formed thicker than the base thickness in consideration of the thickness removed by a subsequent chemical mechanical polishing (CMP) process.
도 2b를 참조하면, 트렌치용 포토레지스트 패턴(204)을 식각 마스크로 한 제 1 부분 건식 식각(partial dry etch) 공정으로 절연층(203)의 노출된 부분을 일정 두께 예를 들어 500 내지 5000 Å의 두께로 식각하고, 이로 인하여 절연층(203)의 표면에 단차를 갖는 돌출부(203P)가 형성된다. 이후 포토레지스트 패턴(204)을 제거한다.Referring to FIG. 2B, the exposed portion of the insulating layer 203 may be formed at a predetermined thickness, for example, by a first partial dry etching process using the trench photoresist pattern 204 as an etching mask. Etched to a thickness of, thereby forming a protrusion 203P having a step on the surface of the insulating layer 203. The photoresist pattern 204 is then removed.
상기에서, 돌출부(203P)의 높이는 최소한 후에 형성될 제 2 배리어 물질층의 증착 두께보다 더 높으면 된다. 이에 따라 적어도 500 Å이상이면 되고, 5000 Å이상일 경우 돌출부(203P)를 형성하기 위한 식각 공정 시간 및 후에 실시될 화학적 기계적 연마 공정 시간만 길어져 이득이 없다. 제 1 부분 건식 식각 공정은, 절연층(203)이 일반적인 산화물질로 형성된 경우, CHF3/CF4/Ar 혼합 가스의 활성화된 플라즈마(plasma)를 이용하여 건식 식각을 진행하며, 여기에 O2 가스 및/또는 N2 가스 등을 포함할 수 있으며, 메인 화학제(main chemistry)로 C4F8/Ar 가스 또는 Cx Fy/Ar 가스를 사용할 수 있다. 또한, 돌출부(203P) 형성을 위한 절연층(203) 식각 공정은, 절연층(203)이 유전 상수 값이 낮은 물질(low-k material)로 형성된 경우, C4F8/N2/Ar 혼합 가스의 활성화된 플라즈마(plasma)를 이용하여 건식 식각을 진행하며, 여기에 O2 가스 및/또는 H2 가스 등을 포함할 수 있다.In the above, the height of the protrusion 203P needs to be at least higher than the deposition thickness of the second barrier material layer to be formed later. As a result, at least 500 mW or more, and more than 5000 mW, there is no gain since only the etching process time for forming the protrusion 203P and the chemical mechanical polishing process time to be performed later are long. In the first partial dry etching process, when the insulating layer 203 is formed of a general oxide material, dry etching is performed by using an activated plasma of a CHF 3 / CF 4 / Ar mixed gas, and O 2 Gas and / or N 2 gas, and the like, and C 4 F 8 / Ar gas or C x F y / Ar gas may be used as the main chemistry. In addition, the etching process of the insulating layer 203 for forming the protrusion 203P may be performed by mixing C 4 F 8 / N 2 / Ar when the insulating layer 203 is formed of a low-k material having a low dielectric constant value. Dry etching is performed using an activated plasma of the gas, and may include O 2 gas and / or H 2 gas.
도 2c를 참조하면, 돌출부(203P)를 포함한 절연층(203)의 표면을 따라 제 2 배리어 물질층(205)을 형성한다. 제 2 배리어 물질층(205)은, 후속 공정 중에 제 1 배리어 물질층(202)과 동시에 제거되도록 하기 위하여, 제 1 배리어 물질층(202)과 동일한 물질 및 동일한 두께로 형성하는 것이 바람직하다. 이에 따라 제 2 배리어 물질층(205)은 제 1 배리어 물질층(202)과 마찬가지로 SiN, SiON, Si3N4와 같은 질화물 계열을 사용하여 형성하거나, 내부 캐패시턴스의 증가를 방지하기 위해 질화물 계열보다 유전상수가 낮은 SiC 등을 PE-CVD 방법으로 300 내지 2000Å의 두께로 증착하여 형성한다.Referring to FIG. 2C, a second barrier material layer 205 is formed along the surface of the insulating layer 203 including the protrusion 203P. The second barrier material layer 205 is preferably formed of the same material and the same thickness as the first barrier material layer 202 in order to be removed simultaneously with the first barrier material layer 202 during subsequent processing. Accordingly, the second barrier material layer 205 is formed using nitride series such as SiN, SiON, Si 3 N 4 like the first barrier material layer 202, or is formed of a nitride layer to prevent an increase in internal capacitance. SiC or the like having a low dielectric constant is formed by depositing a thickness of 300 to 2000 Å by PE-CVD.
도 2d를 참조하면, 화학적 기계적 연마(CMP) 공정을 실시하여 둘출부(203P) 상의 제 2 배리어 물질층(202)과 돌출부(203P)를 이루는 절연층(203) 부분을 제거하고, 이로 인하여 돌출부(203P) 이외의 절연층(203) 상에 격리되어 형성된 제 2 배리어 물질층(202)에 의해 노출된 절연층(203) 부분이 트렌치 영역(203T)으로 정의(define)된다.Referring to FIG. 2D, a chemical mechanical polishing (CMP) process is performed to remove the portion of the insulating layer 203 that forms the second barrier material layer 202 and the protrusion 203P on the embossed portion 203P, thereby causing the protrusion. A portion of the insulating layer 203 exposed by the second barrier material layer 202 formed on the insulating layer 203 other than 203P is defined as the trench region 203T.
도 2e를 참조하면, 트렌치 영역(203T)의 절연층(203) 일부분이 적어도 개방(open)되는 비아홀용 포토레지스트 패턴(206)을 형성한다.Referring to FIG. 2E, a portion of the insulating layer 203 of the trench region 203T is formed to form at least a photoresist pattern 206 for a via hole.
도 2f를 참조하면, 비아홀용 포토레지스트 패턴(206)을 식각 마스크로 한 제 2 부분 건식 식각(partial dry etch) 공정으로 절연층(203)을 일정 두께 식각하여 제 1 비아홀(207-1)을 형성한다. 이때 제 2 부분 건식 식각 공정의 식각 타겟(target)은 후에 형성될 트렌치의 깊이에 따라 결정되는데, 절연층(203)이 트렌치의 깊이 이하의 두께가 될 때까지이다. 즉, 제 1 비아홀(207-1) 저면으로부터 제 1 배리어 물질층(202)까지의 두께는 후에 형성될 트렌치의 깊이보다 작다. 이후, 비아홀용 포토레지스트 패턴(206)을 제거한다.Referring to FIG. 2F, the first via hole 207-1 may be formed by etching the insulating layer 203 by a predetermined thickness using a second partial dry etching process using the photoresist pattern 206 for the via hole as an etching mask. Form. At this time, the etching target of the second partial dry etching process is determined according to the depth of the trench to be formed later, until the insulating layer 203 becomes less than or equal to the depth of the trench. That is, the thickness from the bottom of the first via hole 207-1 to the first barrier material layer 202 is smaller than the depth of the trench to be formed later. Thereafter, the via hole photoresist pattern 206 is removed.
상기에서, 제 2 부분 건식 식각 공정은 고압(high pressure) 산화식각 장비, 중간압(middle pressure) 산화식각 장비 및 저압(low pressure) 산화식각 장비중 중간압 산화식각 장비 또는 저압 산화식각 장비를 사용한다. 제 2 부분 건식 식각 공정은, 절연층(203)이 일반적인 산화물질로 형성된 경우, CHF3/CF4/Ar 혼합 가스의 활성화된 플라즈마(plasma)를 이용하여 진행하며, 여기에 O2 가스 및/또는 N2 가스 등을 포함할 수 있으며, 메인 화학제(main chemistry)로 C4F8/Ar 가스 또는 Cx Fy/Ar 가스를 사용할 수 있다. 또한, 제 2 부분 건식 식각 공정은, 절연층(203)이 유전 상수 값이 낮은 물질(low-k material)로 형성된 경우, C4F8/N2/Ar 혼합 가스의 활성화된 플라즈마(plasma)를 이용하여 진행하며, 여기에 O2 가스 및/또는 H2 가스 등을 포함할 수 있다.In the above, the second partial dry etching process uses a high pressure oxidizing equipment, a middle pressure oxidizing equipment, and a low pressure oxidizing equipment among the medium pressure oxidizing equipment or the low pressure oxidizing equipment. do. The second partial dry etching process is performed by using an activated plasma of a CHF 3 / CF 4 / Ar mixed gas when the insulating layer 203 is formed of a common oxide material, wherein the O 2 gas and / or Or N 2 gas and the like, and C 4 F 8 / Ar gas or C x F y / Ar gas may be used as the main chemistry. In addition, the second partial dry etching process may include an activated plasma of a C 4 F 8 / N 2 / Ar mixed gas when the insulating layer 203 is formed of a low-k material having a low dielectric constant value. It proceeds using, and may include an O 2 gas and / or H 2 gas and the like.
도 2g를 참조하면, 트렌치 영역(203T)을 정의한 제 2 배리어 물질층(205)을 하드 마스크(hard mask)로 한 제 3 부분 건식 식각 공정으로 제 1 비아홀(207-1)이 형성된 절연층(203)의 노출된 부분을 식각하여, 제 2 비아홀(207-2)과 트렌치(208)를 동시에 형성한다. 이때 제 3 부분 건식 식각 공정의 식각 타겟은 금속배선이 형성될 부분인 트렌치(208)의 깊이에 따라 결정되며, 이러한 식각 공정에 의해 트렌치(208)가 형성되는 동시에 제 1 비아홀(207-1) 부분도 제 1 배리어 물질층(202) 까지 식각되어 제 1 배리어 물질층(202)이 저면을 이루는 제 2 비아홀(207-2)이 형성된다.Referring to FIG. 2G, an insulating layer in which the first via hole 207-1 is formed by a third partial dry etching process using the second barrier material layer 205 defining the trench region 203T as a hard mask ( The exposed portion of the 203 is etched to simultaneously form the second via hole 207-2 and the trench 208. In this case, the etching target of the third partial dry etching process is determined according to the depth of the trench 208 which is a portion where the metal wiring is to be formed, and the trench 208 is formed by the etching process and the first via hole 207-1. A portion thereof is also etched to the first barrier material layer 202 to form a second via hole 207-2 in which the first barrier material layer 202 forms a bottom.
상기에서, 제 3 부분 건식 식각 공정은, 절연층(203)이 일반적인 산화물질로 형성된 경우, CHF3/CF4/Ar 혼합 가스의 활성화된 플라즈마(plasma)를 이용하여 진행하며, 여기에 O2 가스 및/또는 N2 가스 등을 포함할 수 있으며, 메인 화학제(main chemistry)로 C4F8/Ar 가스 또는 CxFy/Ar 가스를 사용할 수 있다. 또한, 제 3 부분 건식 식각 공정은, 절연층(203)이 유전 상수 값이 낮은 물질(low-k material)로 형성된 경우, C4F8/N2/Ar 혼합 가스의 활성화된 플라즈마(plasma)를 이용하여 진행하며, 여기에 O2 가스 및/또는 H2 가스 등을 포함할 수 있다.In the above, the third partial dry etching process is performed by using an activated plasma of a CHF 3 / CF 4 / Ar mixed gas when the insulating layer 203 is formed of a general oxide material, wherein O 2 Gas and / or N 2 gas, and the like, and C 4 F 8 / Ar gas or C x F y / Ar gas may be used as the main chemistry. In addition, the third partial dry etching process may include an activated plasma of a C 4 F 8 / N 2 / Ar mixed gas when the insulating layer 203 is formed of a low-k material having a low dielectric constant value. It proceeds using, and may include an O 2 gas and / or H 2 gas and the like.
도 2h를 참조하면, 하드 마스크 역할을 한 제 2 배리어 물질층(205)과 제 2 비아홀(207-2) 저면을 이루는 제 1 배리어 물질층(202)의 노출된 부분을 동시에 제거하고, 이로 인하여 제 2 비아홀(207-2)은 하부 배선(201)이 저면을 이루는 비아홀(207)로 되며, 비아홀(207)과 트렌치(208)로 이루어진 다마신 패턴(278)이 완성된다. Referring to FIG. 2H, the exposed portions of the second barrier material layer 205 serving as the hard mask and the first barrier material layer 202 forming the bottom of the second via hole 207-2 are simultaneously removed, thereby The second via hole 207-2 is a via hole 207 in which the lower wiring 201 forms a bottom, and a damascene pattern 278 including the via hole 207 and the trench 208 is completed.
상술한 바와 같이, 본 발명은 비아홀을 먼저 형성한 후에 비아홀 내에 버텀-반사방지막을 채워 트렌치를 형성하지 않고 부분 식각 공정을 통해 비아홀과 트렌치를 동시에 형성하기 때문에 버텀-반사방지막의 채움성에 기인하는 비아 펜스 현상, 비아 페싱 현상 및 비아 보우잉 현상 등을 방지할 수 있고, 비아홀의 깊이에 따른 비아홀 개방 불량을 억제할 수 있다. 또한, 본 발명은 트렌치 및 비아홀이 형성되는 절연층을 기존처럼 적층 구조로 진행하지 않아도 되기 때문에 적층 구조를 진행하기 위한 시간 소요가 없어 생산성을 향상시킬 수 있다. As described above, in the present invention, the via-hole is formed by forming the via-hole and the trench at the same time through the partial etching process without forming the trench by filling the bottom-anti-reflection film in the via-hole. Fence phenomenon, via passing phenomenon, via bowing phenomenon, etc. can be prevented, and the via hole opening defect according to the depth of a via hole can be suppressed. In addition, since the present invention does not have to proceed with the laminated structure in which the insulating layers in which the trenches and via holes are formed, the productivity can be improved because there is no time required to progress the laminated structure.
도 1a 내지 도 1e는 종래 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도; 및1A to 1E are cross-sectional views of devices for explaining a conventional dual damascene pattern formation method; And
도 2a 내지 도 2h는 본 발명의 실시예에 따른 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도이다. 2A to 2H are cross-sectional views of devices for describing a dual damascene pattern formation method according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100, 200: 기판 101, 201: 하부 배선100, 200: substrate 101, 201: lower wiring
102, 104, 106, 202, 205: 배리어 물질층 103, 105, 203: 절연층102, 104, 106, 202, 205: barrier material layer 103, 105, 203: insulating layer
107, 110, 204, 206: 포토레지스트 패턴107, 110, 204, 206: photoresist pattern
108-1, 108, 207-1, 207-2, 207: 비아홀108-1, 108, 207-1, 207-2, 207: Via Hole
109: 버텀-반사방지막 111, 208: 트렌치109: bottom anti-reflective coating 111, 208: trench
118, 278: 다마신 패턴 203P: 돌출부118, 278: damascene pattern 203P: protrusion
203T: 트렌치 영역 203T: trench area
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