[go: up one dir, main page]

KR20050022336A - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR20050022336A
KR20050022336A KR1020040066254A KR20040066254A KR20050022336A KR 20050022336 A KR20050022336 A KR 20050022336A KR 1020040066254 A KR1020040066254 A KR 1020040066254A KR 20040066254 A KR20040066254 A KR 20040066254A KR 20050022336 A KR20050022336 A KR 20050022336A
Authority
KR
South Korea
Prior art keywords
main surface
wiring board
bonding electrodes
wiring
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020040066254A
Other languages
English (en)
Inventor
다카하시노리유키
이치타니마사히로
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
가부시키가이샤 루네사스키타니혼세미콘다쿠타
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지, 가부시키가이샤 루네사스키타니혼세미콘다쿠타 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20050022336A publication Critical patent/KR20050022336A/ko
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

반도체 장치의 소형화를 도모한다.
주면(3a)의 주연부에 복수의 본딩전극(3c)과 이 본딩전극(3c)에 접속하는 배선(3d)이 형성되어 있고, 또 상기 배선(3d)에 무전해 도금이 시행된 패키지 기판(3)과, 패키지 기판(3)에 탑재된 반도체 칩(1)과, 반도체 칩(1)의 패드(1a)와 본딩전극(3c)을 접속하는 복수의 와이어(4)와, 반도체 칩(1)과 와이어(4)를 수지밀봉하는 밀봉체(6)와, 패키지 기판(3)에 설치된 복수의 땜납 볼(8)로 이루어지며, 패키지 기판(3)의 주면(3a)에서 상기 배선은 복수의 본딩전극(3c)의 내측에만 형성되고, 또 복수의 본딩전극(3c)의 외측에는 솔더 레지스트막(3e)이 형성되어 있지 않은 것에 의해, 본딩전극(3c)의 외측의 영역을 한계까지 적게 하여, 탑재되는 칩 사이즈를 변화시키지 않고 반도체장치의 소형화를 도모한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관한 것으로, 배선기판 상에 반도체 칩이 탑재된 반도체장치에 적용하는 유효한 기술에 관한 것이다.
반도체 탑재용 기판(배선기판)을 가진 종래의 반도체 패키지(반도체장치)에서는, 기판의 접속랜드측에 절연피복(절연막)인 두께 30㎛의 감광성 커버 레이필름을 러미네이트하고, 외부 접속단자를 현상 개구시켜, 배선도체의 표면에 무전해의 니켈, 팔라디움, 금 도금을 순차 시행하고 있다(예를 들면, 특허문헌 1 참조).
(특허문헌 1)
일본특허공개 2002-261186호 공보(도1)
본 발명자는, 배선기판을 가진 소형의 반도체장치의 소형화에 대해서 검토한 결과, 이하와 같은 문제점을 발견했다.
즉, 현상의 소형의 반도체장치에서는, 그 반도체장치 본체를 소형화 해도 칩 사이즈가 동시에 슈링크되는 경우는 적으며, 칩 사이즈는 반도체장치의 크기에 극히 가깝다. 따라서, 반도체 칩의 사이즈와 반도체장치의 사이즈에 차이가 나지않는 구조로 되어 있다.
이와 같은 구조에서는, 도전성 와이어와 접속하는 본딩전극의 단부에서 반도체장치 외주단까지의 거리를 거의 갖고 있지 않은 구조설계로 되어 있다.
그 결과, 밀봉용 수지의 밀착성과 내습성의 확보가 곤란하게 되며, 반도체장치의 신뢰성의 저하가 문제가 된다.
본 발명의 목적은, 소형화를 도모하는 반도체장치를 제공하는데 있다.
또한, 본 발명의 그 이외의 목적은, 신뢰성 향상을 도모하는 반도체장치를 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 이하와 같다.
즉, 본 발명은, 주면과 그 반대측의 이면을 가지고 있으며, 상기 주면의 중앙부의 칩 탑재영역의 외측에 나란히 배치된 복수의 본딩전극과 상기 본딩전극에 접속하는 배선이 형성되며, 상기 배선에 무전해 도금이 시행된 배선기판과, 상기 배선기판의 상기 주면의 상기 칩 탑재영역에 탑재된 반도체 칩과, 상기 반도체 칩의 전극과 이것에 대응하는 상기 본딩전극을 각각 접속하는 복수의 도전성의 와이어와, 상기 배선기판의 상기 이면에 설치된 복수의 외부단자를 가지고, 상기 배선기판의 상기 주면에서 상기 배선은 상기 복수의 본딩전극의 내측에만 형성되어 있으며, 상기 복수의 본딩전극의 외측에는 상기 주면의 절연막은 형성되지 않고 칩 하부에 상기 절연막이 형성되어 있는 것이다.
이하의 실시형태에서는 특히 필요한 때 이외에는 동일 또는 비슷한 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 이하의 실시형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시형태로 분할하여 설명하지만, 특별히 명시한 부분을 제외하고, 그들은 서로 관계없는 것이 아니라, 한쪽은 다른 한쪽의 일부 또는 전부의 변형예, 상세, 보충설명 등의 관계에 있다.
또, 이하의 실시형태에 있어서, 요소의 수 등(개수, 수치, 량, 범위 등을 포함한다)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정의 수에 한정되는 경우 등을 제외하고, 그 특정의 수에 한정되는 것이 아니라, 특정의 수 이상에서도 이하에서도 좋은 것으로 한다.
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전 도면에 있어서, 동일한 기능을 가지는 부재에는 동일한 부호를 붙이고, 그 반복의 설명은 생략한다.
실시형태
(실시형태 1)
도1은 본 발명의 실시형태1의 반도체장치의 구조의 일예를 나타내는 단면도, 도2는 도1에 나타내는 반도체장치에 조립되는 배선기판의 주면측의 도체 패턴의 일예를 나타내는 평면도, 도3은 도2에 나타내는 배선기판의 이면측의 도체 패턴의 일예를 나타내는 저면도, 도4는 도2에 나타내는 A부의 구조의 일예를 나타내는 확대부분 평면도, 도5는 도2에 나타내는 A부의 구조의 변형예를 나타내는 확대부분 평면도, 도6은 변형예의 배선기판의 주면측의 절연막의 형성상태를 나타내는 평면도, 도7은 도2에 나타내는 B부의 도체 패턴의 형상의 일예를 나타내는 확대부분 평면도, 도8은 도2에 나타내는 B부의 도체 패턴의 변형예를 나타내는 확대부분 평면도, 도9는 도1에 나타내는 반도체장치의 조립에서의 다이본드재(材)의 도포방법의 일예를 나타내는 단면도, 도10은 도9에 나타내는 도포방법에 의해 도포된 다이본드재의 도포상태의 일예를 나타내는 평면도, 도11은 도1에 나타내는 반도체장치의 조립에서의 다이본딩 방법의 일예를 나타내는 단면도, 도12는 도11에 나타내는 다이본딩 방법에 의해 탑재된 반도체 칩의 실장구조의 일예를 나타내는 평면도이다.
본 실시형태1의 반도체장치는, 배선기판 상에 반도체 칩(1)이 탑재된 수지밀봉형의 반도체 패키지이며, 본 실시형태1에서는 그 일예로서, 도1에 나타내는 바와 같은 BGA(Ball Grid Array)(7)를 들어 설명한다.
BGA(7)의 구조에 대해서 설명하면, 주면(3a)과 그 반대측의 이면(3b)을 가지고 있으며, 또 주면(3a)의 중앙부의 칩 탑재영역의 외측의 주연부에 나란히 배치된 복수의 본딩전극(3c)과 이 본딩전극(3c)에 접속하는 배선(3d)이 형성되어 있음과 동시에, 배선(3d)에 무전해 도금이 시행된 배선기판인 패키지 기판(3)과, 패키지 기판(3)의 주면(3a)의 상기 칩 탑재영역에 접착재 등의 다이본딩재(2)를 통해서 탑재된 반도체 칩(1)과, 반도체 칩(1)의 주면(1b)에 형성된 전극인 패드(1a)와 이것에 대응하는 본딩전극(3c)을 각각 접속하는 복수의 도전성의 와이어(4)와, 반도체 칩(1)과 복수의 와이어(4)를 수지밀봉하는 밀봉체(6)와, 패키지 기판(3)의 이면(3b)에 설치된 복수의 외부단자인 땜납 볼(8)로 이루어지며, 패키지 기판(3)의 주면(3a)에서의 배선(3d)은 복수의 본딩전극(3c)의 내측에만 형성되어 있으며, 또 복수의 본딩전극(3c)의 외측에는 주면(3a)의 솔더 레지스트막(절연막)(3e)은 형성되어 있지 않고, 칩 하부에 솔더 레지스트막(3e)이 형성되어 있다.
즉, 본 실시형태1의 BGA(7)에서는, 패키지 기판(3)의 주면(3a)의 주연부에 나란히 배치된 복수의 본딩전극(3c)의 외측에는 솔더 레지스트막(3e)은 설치하지 않은 구조로 한 것이며, 이것에 의해, 패키지 기판(3)의 본딩전극(3c)의 외측의 영역을 한계까지 적게 하여, 탑재되는 칩 사이즈를 변화시키지 않고 BGA(7)의 소형화를 도모할 수 있다.
다시말하면, 소형의 반도체장치에서도, 탑재되는 칩 사이즈의 확대화를 도모할 수 있다.
또한, 본딩전극(3c)의 외측에 솔더 레지스트막(3e)을 배치하지 않으므로, 본딩전극(3c)의 외측에는 도금 급전용 배선도 배치하지 않는 구조로 하며, 따라서, BGA(7)의 패키지 기판(3)에서는, 그 배선(3d)에 대해서 무전해 도금을 시행하여 도금을 형성하고 있다.
이 구조에 의해, BGA(7)의 패키지 사이즈를 칩 사이즈에 근접시키는 것이 가능하게 된다.
또한, 본딩전극(3c)의 외측에서, 밀봉체(6)의 패키지 기판(3)의 기재(3m)가 직접 접촉하기 때문에, 양자의 밀착성을 향상시킬 수 있음과 동시에, 수분침입경로의 배제와 내습성의 향상을 도모할 수 있으며, 제품의 신뢰성을 향상시킬 수 있다.
또한, 미리 패키지 기판(3)의 본딩전극(3c)의 외측에 도금 급전용 배선을 형성해 두고, 배선(3d)에 대해서 도금용 급전을 행하며, 그후, 상기 도금 급전용 배선을 에칭가공에 의해 제거해도 되지만, 가공 정밀도를 고려하면, 무전해 도금을 시행하는 쪽이 바람직하다.
패키지 기판(3)은, 예컨대 유리섬유가 포함된 에폭시 기판 등으로 이루어지며, 그 주면(3a) 측에는, 도2에 나타내는 바와 같이 복수의 쓰루홀(3h)이 배치되고, 또 이면(3d) 측에는, 도3에 나타내는 바와 같이 각 쓰루홀(3h)과 접속하는 복수의 범프랜드(3k)가 형성되어 있다.
또, 와이어(4)는, 예컨대 금선이다.
본 실시형태1의 BGA(7)에서는, 패키지 기판(3)의 주면(3a) 상의 칩 하부에 대응한 영역의 적어도 1개소에 절연막인 솔더 레지스트막(3e)이 배치되어 있다. 도1에 나타내는 BGA(7)의 경우, 칩 하부에 배치된 쓰루홀(3h)을 포함하는 주면(3a) 상의 모든 쓰루홀(3h) 상에 솔더 레지스트막(3e)이 배치되어 있다.
또한, 도2~도6 및 도8에서의 사선부는, 솔더 레지스트막(3e)이 형성되어 있는 개소를 나타내고 있다.
따라서, 본 실시형태1의 BGA(7)의 패키지 기판(3)에서는, 도2에 나타내는 바와 같이, 그 주면(3a)에 있어서, 모든 쓰루홀(3h) 상에 솔더 레지스트막(3e)이 형성되어 있음과 동시에, 중앙부의 칩 탑재영역에는 더미 도체부인 더미패턴(3i)이 복수개 격자모양 배열로 형성되어 있으며, 또한 이들 복수의 더미패턴(3i)을 덮도록 솔더 레지스트막(3e)이 형성되어 절연되어 있다.
이것에 의해, 칩 하부에 솔더 레지스트막(3e)이 배치되기 때문에, 반도체 칩(1)과 배선(3d)을 절연할 수 있으며, 반도체 칩(1)과 배선(3d)의 전기적 쇼트의 발생을 방지할 수 있다.
또한, 주면(3a)에서의 모든 쓰루홀(3h) 상에 솔더 레지스트막(3e)을 형성하고 있는 것에 의해, 쓰루홀(3h)의 홀부를, 솔더 레지스트막(3e)에 의해 충전할 수 있으며, 특히 칩 하부에서 쓰루홀(3h)의 홀부에 기포가 형성되는 것을 방지할 수 있다.
이것에 의해, 리플로우시에 상기 기포가 터져 패키지 기판(3)과 반도체 칩(1)에 크랙이 형성되는 것을 방지할 수 있다.
한편, 도3에 나타내는 바와 같이 이면(3b)에는, 주면(3a) 측에 대응하여 그 중앙부에 복수의 더미패턴(3i)이 격자모양 배열로 형성되어 있으며, 또한, 범프랜드(3k)의 접속부를 제외하고 이면(3b) 전체에 걸쳐 솔더 레지스트막(3e)이 형성되고, 중앙부의 복수의 더미패턴(3i)이 솔더 레지스트막(3e)에 의해 덮여져 절연되어 있다.
따라서, 주면(3a)과 이면(3b)의 각각의 중앙부에 복수의 더미패턴(3i)이 형성되어 기판의 강성을 높임과 동시에, 쓰루홀(3h) 및 범프랜드(3k)를 포함하여 도체 패턴과 솔더 레지스트막(3e)이 주면(3a)도 이면(3b)도 거의 전체에 걸쳐 설치되어 있으므로, 패키지 기판(3)의 휨을 방지할 수 있다.
또한, 주면(3a) 측의 칩 탑재영역에 복수의 더미패턴(3i)이 거의 균등하게 격자모양 배열로 설치되어 있으므로, 패키지 기판(3)의 칩 탑재영역의 평탄도를 향상시킬 수 있다. 그 결과, 다이본딩시 칩 가압시의 하중받음도 복수의 더미패턴(3i)에 의해 행할 수 있으며, 다이본딩시의 칩 깨짐의 발생을 방지하는 것이 가능하게 된다.
또한, 패키지 기판(3)의 쓰루홀(3h) 상에 솔더 레지스트막(3e)을 형성하는 경우, 도4에 나타내는 바와 같이 쓰루홀 랜드(3n)의 표면으로부터 돌출되지 않도록 형성해도 되고, 또, 도5에 나타내는 바와 같이, 쓰루홀(3h)과 배선(3d)이 테이퍼 형상으로 서서히 폭이 좁하지도록 티어드롭 모양으로 형성되어 있는 경우에는, 도체 패턴의 상기 테이퍼 형상 개소를 솔더 레지스트막(3e)의 종단이 횡단하도록 하여 쓰루홀 랜드(3n) 전체를 덮도록 형성해도 된다.
솔더 레지스트막(3e)의 열팽창 계수가, 패키지 기판(3)의 기재(3m)의 열팽창 계수에 비교해 큰 경우, BGA(7)에 열 스트레스가 생긴 경우에, 솔더 레지스트막(3e)의 단부에서 열 스트레스에 따라 생기는 내부응력이 집중하지만, 도4 또는 도5의 구조에 의해, 배선(3d)의 가장 폭이 좁게 되는 개소에서 솔더 레지스트막(3e)이 종단하는 개소를 형성하지 않아도 되기 때문에, 배선(3d)과 솔더 레지스트막(3e)과의 열팽창 계수의 차이에 의한 배선(3d)의 단선을 방지할 수 있다.
또, BGA(7)의 패키지 기판(3)의 주면(3a)에는, 도1 및 도2에 나타내는 바와 같이, 반도체 칩(1)과 본딩전극(3c) 열(列)과의 사이에 절연막으로 이루어지는 솔더 레지스트막(3e)의 볼록부인 벽부(3f)가 형성되어 있다.
즉, 반도체 칩(1)의 각변과 이것에 대응한 본딩전극(3c) 열과의 사이에 가늘고 길게 형성되며, 또 상방으로 돌출한 볼록부인 벽부(3f)가 솔더 레지스트막(3e)에 의해 형성되어 있다.
이것에 의해, 다이본딩시 다이본드재(2)(페이스트재)의 본딩전극(3c) 측으로의 유출(bleed)과 누설확대를 저지할 수 있으며, 본딩전극(3c)으로의 부착과 오염을 방지하여 본딩시의 접속 불량의 발생을 방지할 수 있다. 그 결과, 와이어 본딩성과 본딩의 압착성의 안정화를 도모할 수 있으며, 제품의 신뢰성과 품질의 향상을 도모할 수 있다.
또한, 벽부(3f) 대신에, 도6의 변형예에 나타내는 바와 같이, 솔더 레지스트막(3e)에 의한 홈부(오목부)(3g)를 형성해도 된다.
즉, 반도체 칩(1)의 각변과 이것에 대응한 본딩전극(3c) 열과의 사이의 솔더 레지스트막(3e)에 가늘고 길게 형성되고, 또 하방으로 움푹패인 오목부인 홈부(3g)가 형성되어 있어도 된다.
홈부(3g)에 의해서도 벽부(3f)의 경우와 마찬가지로, 다이본딩시 다이본드재(2)의 본딩전극(3c) 측으로의 유출과 누설확대를 이 홈부(3g)에서 저지할 수 있으며, 본딩전극(3c)으로의 부착과 오염을 방지하여 본딩시의 접속 불량의 발생을 방지할 수 있다. 그 결과, 상기 마찬가지로, 와이어 본딩성과 본딩의 압착성의 안정화를 도모할 수 있으며, 제품의 신뢰성을 품질의 향상을 도모할 수 있다.
또, 본 실시형태의 BGA(7)에서는, 그 패키지 기판(3)의 본딩전극(3c) 각각에 있어서, 도7에 나타내는 바와 같이, 패키지 기판(3)의 중앙에서 바깥쪽으로 연장하는 제1의 방향(9)에 따른 방향의 길이를 A라 하고, 이것에 직각한 제2의 방향(10)의 길이를 B라 하면, 복수의 본딩전극(3c) 각각의 평면형상은 A≤B로 형성되어 있다.
즉, 본딩전극(3c)에서의 배선(3d)의 연장방향이기도 한 제1의 방향(9)과 동일한 방향의 길이(A)와, 이것에 직각인 제2의 방향(10)과 동일한 방향의 길이(B)에서, A≤B의 관계로 되어 있으며, 복수의 본딩전극(3c)의 배열방향으로의 길이의 쪽이 길게 되어 있다.
따라서, 1개의 본딩전극(3c)에 대해서 2개의 와이어(4)를 접속할 때에, 2개의 와이어(4)의 접속 포인트(P) 사이의 제1의 방향(9)에 따른 방향의 길이를 Y라 하고, 제2의 방향(10)에 따른 방향의 길이를 X라 하면, X>Y의 관계가 되도록 접속할 수 있다.
이것에 의해, 1개의 본딩전극(3c)에 2개의 와이어(4)를 접속하는 더블본딩을 행할 때에, 본딩전극(3c) 상에 대해서 그 전극 배열방향으로 2개의 와이어(4)를 배치하기 쉽게 된다. 또한, 본딩전극(3c)에 접속되는 와이어(4)의 본딩전극(3c)으로의 진입각도가 큰 경우라도 본딩 툴의 활주용(滑走用)의 스페이스를 확보할 수 있으므로, 와이어 본딩의 접속조건의 허용범위를 넓게 할 수 있다.
그 결과, 와이어 본딩의 압착성의 확보와 와이어 본딩의 가동(稼動)의 안전성을 도모할 수 있다.
또, 패키지 기판(3)에서의 본딩전극(3c)의 외측의 빈영역의 면적을 상당히 작게 할 수 있어, BGA(7)의 소형화를 도모할 수 있다.
또한, 도8의 변형예에 나타내는 바와 같이, 본딩전극(3c)에서의 제1의 방향(9)의 내측 개소를 기판 중앙근처로 연장시켜 길게 하고, 본딩전극(3c)의 중앙근처의 일부를 절연막인 솔더 레지스트막(3e)으로 덮어도 된다. 이 경우라도, 전극배열방향에 대해서 2개의 와이어(4)를 접속하는 것이 가능하다.
다음에, 본 실시형태1의 반도체장치의 조립에서의 다이본딩 방법에 대해서 설명한다.
도9는 다이본딩에서의 다이본드재(2)(페이스트재)의 도포방법을 나타낸 것이며, 예를 들면, 다점식 노즐(11)을 이용하여 다이본드재(2)를 도포한다. 그때, 도10에 나타내는 바와 같이 4각형의 칩 탑재영역에 대해서 그 대각선 상에 다이본드재(2)를 도포하는 것이 바람직하다.
대각선 상에 도포하는 것에 의해, 도11에 나타내는 바와 같이, 예컨대 각추콜렛(5) 혹은 평면콜렛으로 반도체 칩(1)을 가압했을 때에, 칩 탑재영역의 중앙에서 바깥쪽을 향해 공기를 방출할 수 있어, 기포가 형성되는 것을 방지할 수 있다.
또한, 본 실시형태1의 BGA(7)의 경우, 패키지 기판(3)의 본딩전극(3c) 열의 내측에 솔더 레지스트막(3e)으로 이루어지는 벽부(3f)가 형성되어 있으므로, 다이본드재(2)의 유출을 이 벽부(3h)에 의해 저지할 수 있으며, 다이본드재(2)의 본딩전극(3c)으로의 부착과 오염의 발생을 방지할 수 있다.
도12는 다이본딩 완료후의 칩 실장구조를 나타내는 것이다.
(실시형태 2)
도13은 본 발명의 실시형태2의 배선기판의 주면측의 도체 패턴의 일예를 나타내는 평면도, 도14는 도13의 배선기판의 이면측의 도체 패턴을 나타내는 저면도, 도15는 본 발명의 실시형태2의 변형예의 배선기판의 주면측의 도체 패턴을 나타내는 평면도, 도16은 도15의 배선기판의 이면측의 도체 패턴을 나타내는 저면도, 도17은 본 발명의 실시형태2의 변형예의 배선기판의 주면측의 도체 패턴을 나타내는 평면도, 도18은 도17의 배선기판의 이면측의 도체 패턴을 나타내는 저면도, 도19는 본 발명의 실시형태2의 변형예의 배선기판의 주면측의 도체 패턴을 나타내는 평면도, 도20은 도19의 배선기판의 이면측의 도체 패턴을 나타내는 저면도, 도21은 본 발명의 실시형태2의 변형예의 배선기판의 주면측의 도체 패턴을 나타내는 평면도, 도22는 도21의 배선기판의 이면측의 도체 패턴을 나타내는 저면도이다.
본 실시형태2의 반도체장치는, 실시형태1의 BGA(7)와 마찬가지로, 배선기판 상에 반도체 칩(1)이 탑재된 수지밀봉형의 BGA타입의 것이다. 실시형태1의 BGA(7)와 다른점은, 패키지 기판(3)의 주면(3a)에 형성된 배선(3d) 상에 절연막인 솔더 레지스트막(3e)을 배치하고 있지 않은 점이다.
또한, 도13~도22에서의 사선부는, 솔더 레지스트막(3e)이 형성되어 있는 개소를 나타내고 있다.
도13에 나타내는 본 실시형태2의 반도체장치에 조립되는 배선기판인 패키지 기판(3)은, 그 주면(3a)에서 배선(3d) 상에 솔더 레지스트막(3e)이 전혀 형성되어 있지 않은 것이다.
이와 같이 배선(3d) 상에 솔더 레지스트막(3e)이 형성되어 있지 않기 때문에, 배선(3d)의 단선을 방지할 수 있다.
즉, 솔더 레지스트막(3e)이 배선(3d) 상에 전면 도포해 있으면, 솔더 레지스트막(3e)이 받는 열 스트레스의 응력에 의해 그 하부에 배치되어 있는 배선(3d)이 직접 응력을 받아 배선(3d)의 단선에 이른다. 배선폭이 좁고, 강도확보가 곤란한 배선(3d)에 대해서는, 특히 영향력이 높고, 배선단선이 발생하기 쉽다.
그래서, 도13에 나타내는 본 실시형태2의 패키지 기판(3)에서는, 배선(3d) 상에 솔더 레지스트막(3e)을 배치하지 않는 것에 의해, 배선(3d)은 솔더 레지스트막(3e)으로부터의 열 스트레스의 응력을 받는 일이 없어지게 된다. 이것은, 배선(3d)에는 Au도금을 시행하기 때문에, 밀봉용 수지와 배선(3d)과의 접착이 없어지기 때문이다. 즉, 밀봉용 수지와 배선(3d)과의 사이에서 미끄러짐이 발생하여, 배선(3d)의 1개소에 응력이 집중하지 않기 때문이며, 그 결과, 배선단선을 방지할 수 있다.
또, 배선(3d) 상에 솔더 레지스트막(3e)이 배치되지 않는 것에 의해, 배선(3d) 상에 도금을 시행하는 것이 가능하게 된다. 예컨대, 동(銅)배선에 Ni-Au도금을 시행하는 것이 바람직하며, 이것에 의해, 배선(3d)의 강성을 높일 수 있으며, 배선단선을 방지할 수 있다.
또한, 열팽창 계수가 큰 솔더 레지스트막(3e)으로부터의 열응력이 배선(3d)에 부여되지 않기 때문에, 본 실시형태2의 패키지 기판(3)은, 배선폭이 더욱 좁게 되어 파인피치가 되는 기판에 대해서 유효하다.
따라서, 파인피치 배선이라도 온도 사이클 등의 열응력에 대한 신뢰성을 향상시킬 수 있다. 또 배선폭을 좁게 설계하지 않으면 안되는 기판이라도 Ni-Au도금 등을 시행하는 것에 의해, 배선(3d)의 강성을 높이는 것이 가능하다.
또한, 배선폭을 기판 메이커측이 형성 가능한 최소치로 설정할 수 있다.
또한, 도13에 나타내는 본 실시형태2의 패키지 기판(3)에 있어서도, 실시형태1의 패키지 기판(3)과 마찬가지로, 복수의 본딩전극(3c)의 외측에는 솔더 레지스트막(3e)은 형성되어 있지 않고, 배선(3d)은 복수의 본딩전극(3c)의 내측의 영역에만 형성되어 있다.
이것에 의해, 패키지 기판(3)의 본딩전극(3c)의 외측의 영역을 가능한 한 적게 하여 반도체장치의 소형화를 도모할 수 있다.
또, 도13에 나타내는 패키지 기판(3)에는, 그 주면(3a)의 중앙부의 빈영역에 솔더 레지스트막(3e)이 형성되어 있다. 한편, 도14에 나타내는 바와 같이, 패키지 기판(3)의 이면(3b)에는, 각 범프랜드(3k)의 접속부를 제외하고 이면 전체에 걸쳐 솔더 레지스트막(3e)이 형성되어 있다.
이것에 의해, 주면(3a)과 이면(3b)의 각각의 중앙부에 솔더 레지스트막(3e)이 설치되어 있으므로, 패키지 기판(3)의 휨을 방지할 수 있다.
다음에, 도15에 나타내는 변형예의 패키지 기판(3)은, 실시형태1의 도2에 나타내는 패키지 기판(3)과 거의 같은 구조이지만, 도2의 패키지 기판(3)과 다른점은, 본 실시형태2의 패키지 기판(3)은, 배선(3d) 상에 솔더 레지스트막(3e)이 형성되어 있지 않은 기판이기 때문에, 도2의 패키지 기판(3)과 같이 솔더 레지스트막(3e)에 의한 벽부(3f)가 형성되어 있지 않은 점이다.
이것에 의해, 배선(3d) 상에 솔더 레지스트막(3e)이 배치되지 않으므로, 배선(3d)의 단선을 방지할 수 있다.
또한, 도15 및 도16에 나타내는 본 실시형태2의 패키지 기판(3)의 그 이외의 구조에 대해서는, 실시형태1의 도2 및 도3에 나타내는 패키지 기판(3)과 동일하다.
다음에, 도17, 도19 및 도21에 각각 나타내는 변형예의 패키지 기판(3)에 대해서 설명한다.
도17, 도19 및 도21에 나타내는 패키지 기판(3)은, 각각에서 중앙부보다 외측의 영역은, 도13에 나타내는 패키지 기판(3)과 동일한 구조이므로, 각각 중앙부의 구조에 대해서만 설명한다.
먼저, 도17에 나타내는 패키지 기판(3)은, 그 주면(3a)과 이면(3b) 각각의 중앙부에 복수의 더미 쓰루홀(3j)이 격자모양 배열로 형성되어 있다. 즉, 주면(3a)에는 복수의 쓰루홀(3h)과 더미 쓰루홀(3j)이 형성되어 있으며, 한편, 이면(3b)에는, 도18에 나타내는 바와 같이 복수의 범프랜드(3k)와 복수의 더미 쓰루홀(3j)이 형성되어 있다.
그때, 주면(3a)에서는, 더미 쓰루홀(3j)을 포함하는 모든 쓰루홀(3h)에 있어서, 각 쓰루홀(3h) 상에만 솔더 레지스트막(3e)이 형성되어 있으며, 또, 이면(3b)에서는, 범프랜드(3k)의 접속부를 제외하고 복수의 더미 쓰루홀(3j)을 포함하는 이면 전체에 솔더 레지스트막(3e)이 형성되어 있다.
이것에 의해, 주면(3a)과 이면(3b)의 각각의 중앙부의 복수의 더미 쓰루홀(3j)에 의해 기판의 강성을 높임과 동시에, 솔더 레지스트막(3e)이 거의 전체에 걸쳐 설치되어 있으므로, 패키지 기판(3)의 휨을 방지할 수 있다.
또한, 주면(3a) 측의 칩 탑재영역에 복수의 더미 쓰루홀(3j)이 거의 균등하게 격자모양 배열로 설치되어 있으므로, 패키지 기판(3)의 칩 탑재영역의 평탄도를 향상시킬 수 있다.
다음에, 도19에 나타내는 패키지 기판(3)은, 그 주면(3a)과 이면(3b) 각각의 중앙부에 복수의 더미패턴(3i)이 격자모양 배열로 형성되어 있다. 즉, 주면(3a)에는 복수의 쓰루홀(3h)과 더미패턴(3i)이 형성되어 있으며, 한편, 이면(3b)에는, 도20에 나타내는 바와 같이 복수의 범프랜드(3k)와 복수의 더미패턴(3i)가 형성되어 있다.
그때, 주면(3a)에서는, 모든 쓰루홀(3h)에 있어서, 각 쓰루홀(3h) 상에만 솔더 레지스트막(3e)이 형성되어 있으며, 또, 이면(3b)에서는, 범프랜드(3k)의 접속부를 제외하고 이면 전체에 솔더 레지스트막(3e)이 형성되어 있다.
이것에 의해, 주면(3a)과 이면(3b)의 각각의 중앙부의 복수의 더미패턴(3i)에 의해 기판의 강성을 높일 수 있으며, 패키지 기판(3)의 휨을 방지할 수 있다.
또한, 주면(3a) 측의 칩 탑재영역에 복수의 더미패턴(3i)이 거의 균등하게 격자모양 배열로 설치되어 있으므로, 패키지 기판(3)의 칩 탑재영역의 평탄도를 향상시킬 수 있다.
다음에, 도21에 나타내는 패키지 기판(3)은, 그 주면(3a)과 이면(3b) 각각의 중앙부에 복수의 더미 쓰루홀(3j)이 격자모양 배열로 형성되어 있다. 즉, 주면(3a)에는 복수의 쓰루홀(3h)과 더미 쓰루홀(3j)이 형성되어 있으며, 한편, 이면(3b)에는, 도22에 나타내는 바와 같이 복수의 범프랜드(3k)와 복수의 더미 쓰루홀(3j)이 형성되어 있다.
그때, 주면(3a)에는, 중앙부의 복수의 더미 쓰루홀(3j)을 덮는 솔더 레지스트막(3e)이 형성되어 있으며, 또 그 주위의 쓰루홀(3h)에 있어서는, 각 쓰루홀(3h) 상에만 솔더 레지스트막(3e)이 형성되어 있다. 또, 이면(3b)에서는, 범프랜드(3k)의 접속부를 제외하고 복수의 더미 쓰루홀(3j)을 포함하는 이면 전체에 솔더 레지스트막(3e)이 형성되어 있다.
이것에 의해, 주면(3a)과 이면(3b)의 각각의 중앙부의 복수의 더미 쓰루홀(3j)에 의해 기판의 강성을 높임과 동시에, 솔더 레지스트막(3e)이 거의 전체에 걸쳐 설치되어 있으므로, 패키지 기판(3)의 휨을 방지할 수 있다.
또한, 주면(3a) 측의 칩 탑재영역에 복수의 더미 쓰루홀(3j)이 거의 균등하게 격자모양 배열로 설치되어 있으므로, 패키지 기판(3)의 칩 탑재영역의 평탄도를 향상시킬 수 있다.
또한, 도17, 도19 및 도21에 각각 나타내는 변형예의 패키지 기판(3)의 그 이외의 구조에 의해 얻어지는 효과는, 도13에 나타내는 패키지 기판(3)의 것과 동일하다.
이상, 본 발명자에 의해 행해진 발명을 발명의 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 발명의 실시형태에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 말할 필요도 없다.
예컨대, 상기 실시형태1, 2에서는, 반도체장치의 일예로서, BGA(7)를 들어 설명했지만, 상기 반도체장치는, 배선기판을 이용하여 조립되는 것이라면, BGA(7)에 한정되는 것이 아니라, LGA(Land Grid Array) 등의 이외의 반도체장치라도 된다.
본 발명은, 배선기판을 가진 전자장치 및 반도체장치에 바람직하다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
배선기판의 배선에 무전해 도금을 시행하는 것에 의해, 급전용 배선이 필요없게 되므로, 배선을 본딩전극의 내측에만 형성하는 것이 가능하게 되며, 본딩전극의 외측에는 절연막은 형성되지 않아도 된다. 이것에 의해, 본딩전극을 배선기판의 단부 가장 끝부분에 배치하는 것이 가능하게 되며, 배선기판의 소형화를 도모할 수 있으며, 그 결과, 칩 사이즈를 변화시키지 않고 반도체장치의 소형화를 도모할 수 있다.
도1은 본 발명의 실시형태1의 반도체장치의 구조의 일예를 나타내는 단면도이다.
도2는 도1에 나타내는 반도체장치에 조립되는 배선기판의 주면측의 도체 패턴의 일예를 나타내는 평면도이다.
도3은 도2에 나타내는 배선기판의 이면측의 도체 패턴의 일예를 나타내는 저면도이다.
도4는 도2에 나타내는 A부의 구조의 일예를 나타내는 확대부분 평면도이다.
도5는 도2에 나타내는 A부의 구조의 변형예를 나타내는 확대부분 평면도이다.
도6은 변형예의 배선기판의 주면측의 절연막의 형성상태를 나타내는 평면도이다.
도7은 도2에 나타내는 B부의 도체 패턴의 형상의 일예를 나타내는 확대부분 평면도이다.
도8은 도2에 나타내는 B부의 도체 패턴의 변형예를 나타내는 확대부분 평면도이다.
도9는 도1에 나타내는 반도체장치의 조립에서의 다이본드재의 도포방법의 일예를 나타내는 단면도이다.
도10은 도9에 나타내는 도포방법에 의해 도포된 다이본드재의 도포상태의 일예를 나타내는 평면도이다.
도11은 도1에 나타내는 반도체장치의 조립에서의 다이본딩 방법의 일예를 나타내는 단면도이다.
도12는 도11에 나타내는 다이본딩 방법에 의해 탑재된 반도체 칩의 실장구조의 일예를 나타내는 평면도이다.
도13은 본 발명의 실시형태2의 배선기판의 주면측의 도체 패턴의 일예를 나타내는 평면도이다.
도14는 도13에 나타내는 배선기판의 이면측의 도체 패턴의 일예를 나타내는 저면도이다.
도15는 본 발명의 실시형태2의 변형예의 배선기판의 주면측의 도체 패턴을 나타내는 평면도이다.
도16은 도15에 나타내는 배선기판의 이면측의 도체 패턴의 일예를 나타내는 저면도이다.
도17은 본 발명의 실시형태2의 변형예의 배선기판의 주면측의 도체 패턴을 나타내는 평면도이다.
도18은 도17에 나타내는 배선기판의 이면측의 도체 패턴의 일예를 나타내는 저면도이다.
도19는 본 발명의 실시형태2의 변형예의 배선기판의 주면측의 도체 패턴을 나타내는 평면도이다.
도20은 도19에 나타내는 배선기판의 이면측의 도체 패턴의 일예를 나타내는 저면도이다.
도21은 본 발명의 실시형태2의 변형예의 배선기판의 주면측의 도체 패턴을 나타내는 평면도이다.
도22는 도21에 나타내는 배선기판의 이면측의 도체 패턴의 일예를 나타내는 저면도이다.
(부호의 설명)
1 반도체 칩
1a 패드(전극)
1b 주면
2 다이본드재
3 패키지 기판(배선기판)
3a 주면
3b 이면
3c 본딩전극
3d 배선
3e 솔더 레지스트막
3f 벽부(볼록부)
3g 홈부(오목부)
3h 쓰루홀
3i 더미패턴(더미 도체부)
3j 더미 쓰루홀
3k 범프랜드
3m 기재
3n 쓰루홀 랜드
4 와이어
5 각추콜렛
6 밀봉체
7 BGA(반도체장치)
8 땜납 볼(외부단자)
9 제1의 방향
10 제2의 방향
11 다점식 노즐

Claims (19)

  1. 주면과 그 반대측의 이면을 가지고 있으며, 상기 주면의 중앙부의 칩 탑재영역의 외측에 나란히 배치된 복수의 본딩전극과 상기 본딩전극에 접속하는 배선이 형성되고, 상기 배선에 무전해 도금이 시행된 배선기판과,
    상기 배선기판의 상기 주면의 상기 칩 탑재영역에 탑재된 반도체 칩과,
    상기 반도체 칩의 전극과 이것에 대응하는 상기 본딩전극을 각각 접속하는 복수의 도전성의 와이어와,
    상기 배선기판의 상기 이면에 설치된 복수의 외부단자를 가지고,
    상기 배선기판의 상기 주면에서 상기 배선은 상기 복수의 본딩전극의 내측에만 형성되어 있으며, 상기 복수의 본딩전극의 외측에는 상기 주면의 절연막은 형성되지 않고 칩 하부에 상기 절연막이 형성되어 있는 것을 특징으로 하는 반도체장치.
  2. 주면과 그 반대측의 이면을 가지고 있으며, 상기 주면의 중앙부의 칩 탑재영역의 외측에 나란히 배치된 복수의 본딩전극과 상기 본딩전극에 접속하는 배선이 형성되고, 상기 배선에 전해도금이 시행된 배선기판과,
    상기 배선기판의 상기 주면의 상기 칩 탑재영역에 탑재된 반도체 칩과,
    상기 반도체 칩의 전극과 이것에 대응하는 상기 본딩전극을 각각 접속하는 복수의 도전성의 와이어와,
    상기 배선기판의 상기 이면에 설치된 복수의 외부단자를 가지고,
    상기 배선기판의 상기 주면에서 상기 배선은 상기 복수의 본딩전극의 내측에만 형성되어 있으며, 상기 복수의 본딩전극의 외측에는 상기 주면의 절연막은 형성되지 않고 칩 하부에 상기 절연막이 형성되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 배선기판의 상기 주면에서 상기 반도체 칩과 상기 본딩전극 열(列)과의 사이에 상기 절연막으로 이루어지는 볼록부 또는 오목부가 형성되어 있는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서,
    상기 배선기판에 복수의 쓰루홀이 형성되어 있으며, 상기 칩 하부에 배치된 상기 쓰루홀 상에 상기 절연막이 형성되어 있는 것을 특징으로 하는 반도체장치.
  5. 주면과 그 반대측의 이면을 가지고 있으며, 상기 주면의 중앙부의 칩 탑재영역의 외측에 나란히 배치된 복수의 본딩전극과 상기 본딩전극에 접속하는 배선이 형성되고, 상기 배선에 무전해 도금이 시행된 배선기판과,
    상기 배선기판의 상기 주면의 상기 칩 탑재영역에 탑재된 반도체 칩과,
    상기 반도체 칩의 전극과 이것에 대응하는 상기 본딩전극을 각각 접속하는 복수의 도전성의 와이어와,
    상기 배선기판의 상기 이면에 설치된 복수의 외부단자를 가지고,
    상기 배선기판의 상기 주면에서 상기 배선은 상기 복수의 본딩전극의 내측에만 형성되어 있으며, 상기 복수의 본딩전극의 외측에는 상기 주면의 절연막은 형성되지 않고 상기 반도체 칩과 상기 본딩전극 열과의 사이에 상기 절연막으로 이루어지는 볼록부 또는 오목부가 형성되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서,
    상기 배선기판에 복수의 쓰루홀이 형성되어 있으며, 칩 하부에 배치된 상기 쓰루홀 상에 상기 절연막이 형성되어 있는 것을 특징으로 하는 반도체장치.
  7. 주면과 그 반대측의 이면을 가지고 있으며, 상기 주면의 중앙부의 칩 탑재영역의 외측에 나란히 배치된 복수의 본딩전극과, 상기 본딩전극에 접속하는 배선과, 복수의 쓰루홀이 형성되고, 상기 배선에 무전해 도금이 시행된 배선기판과,
    상기 배선기판의 상기 주면의 상기 칩 탑재영역에 탑재된 반도체 칩과,
    상기 반도체 칩의 전극과 이것에 대응하는 상기 본딩전극을 각각 접속하는 복수의 도전성의 와이어와,
    상기 배선기판의 상기 이면에 설치된 복수의 외부단자를 가지고,
    상기 배선기판의 상기 주면에서 상기 배선은 상기 복수의 본딩전극의 내측에만 형성되어 있으며, 상기 복수의 본딩전극의 외측에는 상기 주면의 절연막은 형성되지 않고 칩 하부에 배치된 상기 쓰루홀 상에 상기 절연막이 형성되어 있는 것을 특징으로 하는 반도체장치.
  8. 주면과 그 반대측의 이면을 가지고 있으며, 상기 주면의 중앙부의 칩 탑재영역의 외측에 복수의 본딩전극이 나란히 배치된 배선기판과,
    상기 배선기판의 상기 주면의 상기 칩 탑재영역에 탑재된 반도체 칩과,
    상기 반도체 칩의 전극과 이것에 대응하는 상기 본딩전극을 각각 접속하는 복수의 도전성의 와이어와,
    상기 배선기판의 상기 이면에 설치된 복수의 외부단자를 가지고,
    상기 복수의 본딩전극 각각에 있어서, 상기 배선기판의 중앙에서 바깥쪽으로 연장하는 제1의 방향에 따른 방향의 길이를 A라 하고, 이것에 직각인 제2의 방향의 길이를 B라 하면, 상기 복수의 본딩전극 각각은, A≤B로 형성되어 있는 것을 특징으로 하는 반도체장치.
  9. 제 8 항에 있어서,
    상기 복수의 본딩전극 중 어느 전극에 있어서 2개의 상기 와이어가 접속되어 있으며, 상기 2개의 와이어의 접속포인트 사이의 상기 제1의 방향에 따른 방향의 길이를 Y라 하고, 상기 제2의 방향에 따른 방향의 길이를 X라 하면, X>Y인 것을 특징으로 하는 반도체장치.
  10. 제 8 항에 있어서,
    상기 배선기판의 상기 주면에서 상기 복수의 본딩전극의 외측에는 상기 주면의 절연막은 형성되지 않고 상기 복수의 본딩전극 각각에 접속하는 배선은, 상기 복수의 본딩전극의 내측에만 형성되어 있는 것을 특징으로 하는 반도체장치.
  11. 주면과 그 반대측의 이면을 가지고 있으며, 상기 주면의 중앙부의 칩 탑재영역의 외측에 나란히 배치된 복수의 본딩전극과 상기 주면에 배치된 복수의 배선을 가지는 배선기판과,
    상기 배선기판의 상기 주면의 상기 칩 탑재영역에 탑재된 반도체 칩과,
    상기 반도체 칩의 전극과 이것에 대응하는 상기 본딩전극을 각각 접속하는 복수의 도전성의 와이어와,
    상기 배선기판의 상기 이면에 설치된 복수의 외부단자를 가지고,
    상기 배선기판의 상기 주면에서 상기 배선상에 절연막이 형성되어 있지 않은 것을 특징으로 하는 반도체장치.
  12. 제 11 항에 있어서,
    상기 배선기판의 상기 주면의 중앙부에 상기 절연막이 형성되어 있으며, 상기 배선기판의 상기 이면에는 그 전체에 걸쳐 상기 절연막이 형성되어 있는 것을 특징으로 하는 반도체장치.
  13. 제 12 항에 있어서,
    상기 배선기판의 상기 주면의 중앙부에 복수의 더미 도체부가 형성되어 있으며, 상기 복수의 더미 도체부가 상기 절연막에 의해 덮여져 있는 것을 특징으로 하는 반도체장치.
  14. 제 13 항에 있어서,
    상기 배선기판의 상기 이면의 중앙부에 복수의 더미 도체부가 형성되어 있으며, 상기 이면의 복수의 더미 도체부가 상기 절연막에 의해 덮여져 있는 것을 특징으로 하는 반도체장치.
  15. 제 12 항에 있어서,
    상기 배선기판의 중앙부에 복수의 더미 쓰루홀이 형성되어 있으며, 상기 복수의 더미 쓰루홀이 상기 주면과 상기 이면에서 상기 절연막에 의해 덮여져 있는 것을 특징으로 하는 반도체장치.
  16. 제 11 항에 있어서,
    상기 배선기판에 복수의 쓰루홀이 형성되어 있으며, 상기 배선기판의 상기 주면에서 상기 복수의 쓰루홀 상에만 상기 절연막이 배치되어 있는 것을 특징으로 하는 반도체장치.
  17. 제 11 항에 있어서,
    상기 배선기판에 복수의 쓰루홀이 형성되어 있으며, 상기 배선기판의 상기 주면에서 상기 복수의 쓰루홀 상에만 상기 절연막이 배치되고, 상기 주면의 중앙부에 복수의 더미 도체부가 형성되어 있는 것을 특징으로 하는 반도체장치.
  18. 제 17 항에 있어서,
    상기 배선기판의 상기 주면에서 상기 복수의 본딩전극의 외측에는 상기 주면의 절연막은 형성되지 않고 상기 배선은 상기 복수의 본딩전극의 내측에만 형성되어 있는 것을 특징으로 하는 반도체장치.
  19. 제 11 항에 있어서,
    상기 배선기판의 상기 배선은, 동(銅)배선에 Ni-Au도금이 시행되어 형성된 배선인 것을 특징으로 하는 반도체장치.
KR1020040066254A 2003-08-28 2004-08-23 반도체장치 Withdrawn KR20050022336A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00303858 2003-08-28
JP2003303858A JP4308608B2 (ja) 2003-08-28 2003-08-28 半導体装置

Publications (1)

Publication Number Publication Date
KR20050022336A true KR20050022336A (ko) 2005-03-07

Family

ID=34214011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040066254A Withdrawn KR20050022336A (ko) 2003-08-28 2004-08-23 반도체장치

Country Status (4)

Country Link
US (2) US7479705B2 (ko)
JP (1) JP4308608B2 (ko)
KR (1) KR20050022336A (ko)
TW (1) TWI355697B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780694B1 (ko) * 2006-11-29 2007-11-30 주식회사 하이닉스반도체 플립 칩 패키지
KR100850213B1 (ko) * 2007-05-22 2008-08-04 삼성전자주식회사 몰딩된 볼을 구비한 반도체 패키지 및 그 제조방법
KR101391108B1 (ko) * 2012-09-04 2014-04-30 에스티에스반도체통신 주식회사 반도체 패키지 제조방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7023075B2 (en) * 2003-11-06 2006-04-04 Crydom Technologies Teardrop shaped lead frames
JP4615360B2 (ja) * 2005-04-22 2011-01-19 ルネサスエレクトロニクス株式会社 半導体装置
JP4614818B2 (ja) * 2005-05-09 2011-01-19 パナソニック株式会社 半導体装置およびその製造方法
JP4881620B2 (ja) * 2006-01-06 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP4825529B2 (ja) * 2006-02-06 2011-11-30 ルネサスエレクトロニクス株式会社 半導体装置
US8487451B2 (en) 2006-04-28 2013-07-16 Utac Thai Limited Lead frame land grid array with routing connector trace under unit
US8492906B2 (en) 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
US8310060B1 (en) * 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
US7595553B2 (en) * 2006-11-08 2009-09-29 Sanyo Electric Co., Ltd. Packaging board and manufacturing method therefor, semiconductor module and mobile apparatus
JP5018155B2 (ja) * 2007-03-16 2012-09-05 富士通セミコンダクター株式会社 配線基板、電子部品の実装構造、及び半導体装置
US8217514B2 (en) * 2008-04-07 2012-07-10 Stats Chippac Ltd. Integrated circuit packaging system with warpage control system and method of manufacture thereof
JP4991637B2 (ja) * 2008-06-12 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101037450B1 (ko) * 2009-09-23 2011-05-26 삼성전기주식회사 패키지 기판
JP5271982B2 (ja) * 2010-09-02 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置
JP5399356B2 (ja) * 2010-09-17 2014-01-29 ローム株式会社 半導体装置
JP5891157B2 (ja) * 2012-09-19 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2013254984A (ja) * 2013-08-23 2013-12-19 Rohm Co Ltd 半導体装置
GB2518363A (en) 2013-09-18 2015-03-25 Novalia Ltd Circuit board assembly
US9881857B2 (en) 2014-06-12 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for reliability enhancement in packages
US9824990B2 (en) 2014-06-12 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for reliability enhancement in packages
JP2016122802A (ja) * 2014-12-25 2016-07-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2018186197A (ja) * 2017-04-26 2018-11-22 ルネサスエレクトロニクス株式会社 半導体装置
US10985087B2 (en) * 2018-10-05 2021-04-20 Ngk Spark Plug Co., Ltd. Wiring board

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4686492A (en) * 1985-03-04 1987-08-11 Tektronix, Inc. Impedance match connection using multiple layers of bond wires
JP2581017B2 (ja) * 1994-09-30 1997-02-12 日本電気株式会社 半導体装置及びその製造方法
US5696031A (en) * 1996-11-20 1997-12-09 Micron Technology, Inc. Device and method for stacking wire-bonded integrated circuit dice on flip-chip bonded integrated circuit dice
US5835355A (en) * 1997-09-22 1998-11-10 Lsi Logic Corporation Tape ball grid array package with perforated metal stiffener
JP3638771B2 (ja) * 1997-12-22 2005-04-13 沖電気工業株式会社 半導体装置
JP3481117B2 (ja) * 1998-02-25 2003-12-22 富士通株式会社 半導体装置及びその製造方法
JP3923661B2 (ja) 1998-09-02 2007-06-06 ローム株式会社 半導体装置
JP3179420B2 (ja) * 1998-11-10 2001-06-25 日本電気株式会社 半導体装置
JP2001203293A (ja) 2000-01-18 2001-07-27 Fujitsu Ltd 半導体装置の製造方法
JP3916854B2 (ja) * 2000-06-28 2007-05-23 シャープ株式会社 配線基板、半導体装置およびパッケージスタック半導体装置
JP2002261186A (ja) 2001-03-02 2002-09-13 Hitachi Chem Co Ltd 半導体搭載用基板とその製造方法とそれを用いた半導体パッケージ並びにその製造方法
JP4963148B2 (ja) * 2001-09-18 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780694B1 (ko) * 2006-11-29 2007-11-30 주식회사 하이닉스반도체 플립 칩 패키지
KR100850213B1 (ko) * 2007-05-22 2008-08-04 삼성전자주식회사 몰딩된 볼을 구비한 반도체 패키지 및 그 제조방법
KR101391108B1 (ko) * 2012-09-04 2014-04-30 에스티에스반도체통신 주식회사 반도체 패키지 제조방법

Also Published As

Publication number Publication date
TWI355697B (ko) 2012-01-01
JP2005072515A (ja) 2005-03-17
US7479705B2 (en) 2009-01-20
US20090091031A1 (en) 2009-04-09
US7615872B2 (en) 2009-11-10
JP4308608B2 (ja) 2009-08-05
US20050046023A1 (en) 2005-03-03

Similar Documents

Publication Publication Date Title
KR20050022336A (ko) 반도체장치
US6617695B1 (en) Semiconductor device and semiconductor module using the same
KR100326822B1 (ko) 감소된 두께를 갖는 반도체 장치 및 그의 제조 방법
KR100319609B1 (ko) 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
US6734557B2 (en) Semiconductor device
US20020058356A1 (en) Semiconductor package and mount board, and mounting method using the same
JP2001015679A (ja) 半導体装置及びその製造方法
JP2008504689A (ja) 超小型電子部品パッケージ及びそのための方法
JP2001077293A (ja) 半導体装置
US20060145344A1 (en) Semiconductor device
US7002251B2 (en) Semiconductor device
JPH0883865A (ja) 樹脂封止型半導体装置
US11670574B2 (en) Semiconductor device
JP3297959B2 (ja) 半導体装置
JP3824545B2 (ja) 配線基板、それを用いた半導体装置、それらの製造方法
JPH08148526A (ja) 半導体装置
JPH11176849A (ja) 半導体装置の製造方法
JPH0547836A (ja) 半導体装置の実装構造
JP2885202B2 (ja) 半導体パッケージ用検査治具
KR100891652B1 (ko) 반도체 칩 실장용 기판
JPH07297236A (ja) 半導体素子実装用フィルムと半導体素子実装構造
KR100225238B1 (ko) CSP(Chip Scale Package ; 칩 스케일 패키지)의 구조 및 제조방법
WO1999065076A1 (en) Semiconductor device and method for manufacturing the same
KR20030025481A (ko) 플립칩 반도체패키지 및 그의 제조방법
KR100369501B1 (ko) 반도체패키지

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20040823

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid