[go: up one dir, main page]

KR20050013045A - 사파이어 기판 식각 방법을 이용한 수직형 전극 구조를가지는 레이저 다이오드 및 그 제조 방법 - Google Patents

사파이어 기판 식각 방법을 이용한 수직형 전극 구조를가지는 레이저 다이오드 및 그 제조 방법

Info

Publication number
KR20050013045A
KR20050013045A KR1020030090752A KR20030090752A KR20050013045A KR 20050013045 A KR20050013045 A KR 20050013045A KR 1020030090752 A KR1020030090752 A KR 1020030090752A KR 20030090752 A KR20030090752 A KR 20030090752A KR 20050013045 A KR20050013045 A KR 20050013045A
Authority
KR
South Korea
Prior art keywords
layer
conductivity type
electrode
base substrate
contact layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020030090752A
Other languages
English (en)
Inventor
김성진
김창연
최용석
한영헌
유순재
Original Assignee
주식회사 이츠웰
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 이츠웰 filed Critical 주식회사 이츠웰
Priority to KR1020030090752A priority Critical patent/KR20050013045A/ko
Priority to PCT/KR2004/002752 priority patent/WO2005057745A1/en
Publication of KR20050013045A publication Critical patent/KR20050013045A/ko
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H01S5/0425—Electrodes, e.g. characterised by the structure
    • H01S5/04252—Electrodes, e.g. characterised by the structure characterised by the material
    • H01S5/04253—Electrodes, e.g. characterised by the structure characterised by the material having specific optical properties, e.g. transparent electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/023—Mount members, e.g. sub-mount members
    • H01S5/0231—Stems
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/023—Mount members, e.g. sub-mount members
    • H01S5/0232—Lead-frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0233—Mounting configuration of laser chips
    • H01S5/0234—Up-side down mountings, e.g. Flip-chip, epi-side down mountings or junction down mountings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/18—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/2004—Confining in the direction perpendicular to the layer structure
    • H01S5/2018—Optical confinement, e.g. absorbing-, reflecting- or waveguide-layers
    • H01S5/2027—Reflecting region or layer, parallel to the active layer, e.g. to modify propagation of the mode in the laser or to influence transverse modes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/323—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/32308—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm
    • H01S5/32341—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm blue laser based on GaN or GaP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0201—Separation of the wafer into individual elements, e.g. by dicing, cleaving, etching or directly during growth
    • H01S5/0202—Cleaving
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/0213—Sapphire, quartz or diamond based substrates

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Semiconductor Lasers (AREA)
  • Led Devices (AREA)

Abstract

습식식각 및 건식식각 기술을 적어도 하나 이상 이용하여 사파이어 기초 기판을 식각함으로서 스트라이프 형태의 비아홀을 사파이어 기초 기판 위에 형성시키거나, 또는 사파이어 기초기판을 전부 제거하여 n형 접촉층과 연결되는 n형 전극을 형성시킨 질화물계 반도체 수직 전극형 레이저 다이오드를 제안한다.

Description

사파이어 기판 식각 방법을 이용한 수직형 전극 구조를 가지는 레이저 다이오드 및 그 제조 방법{GaN-based vertical electrode laser diode utilizing the technique of sapphire etching and manufacturing method of the same}
본 발명은 레이저 다이오드 및 그 제조 방법에 관한 것이다.
레이저 다이오드는 p-n 접합한 구조를 가지며 정 방향으로 전류가 일정량 이상 흐를 경우 광 공진기에 의해 선택된 파장의 빛만 방출하는 광 소자 중의 하나이다.
레이저 다이오드는 화합물 반도체를 이용하여 p-n 접합한 구조를 갖도록 하여 만들어지며, InGaAs 계열의 1.5um 대역의 광통신용 레이저 다이오드, CD 롬에서 광원으로 사용하고 있는 GaAs 계열의 790nm 레이저 다이오드를 비롯하여 홈 네트워크 광원 등 그 응용 범위가 폭 넓다. 질화물 반도체 레이저를 제작하는 것이 어렵기 때문에 현재 폭 넓은 시장이 형성되지 못했지만, 용이한 방법으로 질화물계 레이저 다이오드를 제작하게 된다면 상업적 가치는 매우 크며, 현재 CD ROM에 사용되는 레이저 광원을 질화물계 반도체 광원으로 대체 할 경우, 1장의 CD에 들어 갈 수 있는 데이터 양을 10배 이상 증가시킬 수 있다. 또한 조명응용 및 특수 응용에서 필수요건인 고출력에 대한 한계 및 형광체를 이용한 고휘도 색변환 발광다이오드 개발에 질화물계 반도체 레이저 다이오드가 해결해 줄 수 있을 것으로 기대된다.
일반적으로 화합물 반도체의 레이저 다이오드는 GaP, GaAs, InP, InAs계열의 도전성 기판 위에 성장되기 때문에 p-n접합구조를 갖는 수직 전극형 레이저 다이오드를 만드는 것은 어려운 것이 아니었다. 그러나 질화물 반도체의 경우는 에피택셜 성장시 결정 결함 발생을 줄이기 위하여 질화물 반도체와 유사한 격자정수 및 결정 구조가 유사한 사파이어를 기초 기판으로 사용한다. 그런데 사파이어는 절연체이기 때문에 제2 전극과 제1 전극을 에피층의 성장면 위에 동시에 형성할 수밖에 없었다. 이와 같이 두 전극을 모두 같은 면에 형성하게 되면 와이어 본딩에 필요한 전극의 면적을 확보하여야 하므로 레이저 다이오드의 칩 면적도 일정 크기 이상이 되어야 하여 웨이퍼 당 칩 생산량의 향상에 장애가 된다. 또한, 절연체를 기판으로 사용하기 때문에 외부로부터 유입되는 정전기를 방출하기가 어려워 정전기로 인한 불량 유발 가능성이 크다. 이는 소자의 신뢰성을 저하시키고 패키지 공정에 있어서 여러 가지 제약을 가져오는 원인이 된다. 또, 사파이어는 열전도도가 낮아 높은 전류에서 동작하는 레이저 다이오드는 구동 중에 발생하는 열을 외부로 방출하는데 어려움이 있어서 고출력을 위한 대전류 인가뿐만 아니라, 신뢰성 향상에 제약을 받는다.
또한 사파이어 웨이퍼를 칩별로 분리하기 위한 벽개 공정을 다이아몬드 펜 또는 레이저 스크라이빙과 같은 종래의 방법에 의할 경우 칩간 간격을 10um 내지 40um 이상 확보해야 하기 때문에 웨이퍼당 칩 생산량이 제한된다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 수직형 전극 구조를 가지는 레이저 다이오드 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 수직형 전극 구조를 가지는 레이저 다이오드 제조 공정을 단순화하여 대량 생산이 가능토록 하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 레이저 다이오드 칩의 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 레이저 다이오드 칩의 제1 전극을 리드프레임에 장착했을 때의 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 레이저 다이오드 칩의 제2 전극을 리드프레임에 장착했을 때의 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 수직형 전극 구조를 가지는 레이저 다이오드 칩의 사시도이다.
도 5는 본 발명의 실시예에 따른 습식 식각 방법을 사용하여 사파이어 기판에 서로 다른 선폭을 갖는 홈을 형성했을 경우의 단면사진이다.
도 6은 본 발명의 실시예에 따른 습식 식각 방법을 사용하여 사파이어 기판에 서로 다른 선폭을 갖는 홈을 형성했을 경우에 대한 패턴 선폭과 식각 깊이의 관계를 도시한 것이다.
도 7은 습식 식각 방법으로 사파이어 기판에 특정한 패턴을 형성한 후의 사파이어 기판 표면 사진이다.
도 8은 ICP/RIE 건식 식각에 의한 사파이어와 GaN의 식각 속도의 관계를 나타내는 그래프이다.
도 9는 황산과 인산 혼합 용액으로 사파이어와 GaN을 습식 식각할 경우의 식각 속도를 나타내는 그래프이다.
도 10은 사파이어 기판을 습식 식각 방법으로 제거한 후의 질화물계 반도체 버퍼층의 표면 사진이다.
도 11은 사파이어 기판을 습식 식각 방법으로 제거한 후, 프로브를 이용하여 측정한 질화물계 반도체층의 전류-전압 특성 곡선이다.
도 12는 사파이어 기판 위에 벽개 라인을 습식 식각을 이용하여 형성한 예를 도시한 것이다
-도면 부호 설명-
11 : Inx(GayAl1-y)N 질화물계 반도체 p형 접촉층
12 : Inx(GayAl1-y)N 질화물계 반도체 p형 클래드층
13 : Inx(GayAl1-y)N 질화물계 반도체 양자우물 발광층
14 : Inx(GayAl1-y)N 질화물계 반도체 n형 클래드층
15 : Inx(GayAl1-y)N 질화물계 반도체 n형 접촉층
16 : Inx(GayAl1-y)N 질화물계 반도체 버퍼층
17 : 사파이어 기초 기판
18 : 제2 오믹층
19 : 제2 전극
20 : 제1 오믹층
21 : 제1 전극
22 : 리셉터 (receptor)기판
23: 페이스트(paste)
24 : 제1 전극 리드프레임
25 : 제2전극 리드프레임
26 : 골드 와이어
본 발명에서는 이러한 목적을 달성하기 위하여 다음과 같은 레이저 다이오드와 그 제조 방법을 제안한다.
박막 성장시 사용되는 기초 기판의 일부, 또는 거의 전면을 식각하여 형성한 비아홀(via hole)을 가지는 기초 기판 상기 기초 기판의 일면 위에 형성되어 있으며 상기 기초 기판의 비아(via hole)와 중첩하는 비아홀(via hole)을 가지는 버퍼층, 상기 버퍼층 위에 형성되어 있는 제1 도전형 접촉층, 상기 제1 도전형 접촉층 위에 형성되어 있는 제1 도전형 클래드층, 상기 제1 클래드층 위에 형성되어 있는 발광층, 상기 발광층 위에 형성되어 있는 제2 클래드층, 상기 제2 도전형 클래드층 위에 형성되어 있는 제2 도전형 접촉층, 상기 제1 도전형 접촉층 위에 형성되어 있는 제1 전극, 상기 비아(via hole)를 통하여 상기 제2 도전형 접촉층과 연결되어 있는 제2 전극 또는 박막 성장시 사용되는 기초 기판 전면을 식각하여 형성한 제2 전극을 포함하되 사파이어 기판을 전류 장벽층(current blocking layer)으로 이용하는 레이저 다이오드를 마련한다.
구체적으로는, 스트라이프 형태의 비아 패턴(stripe via pattern)을 가지는 기초 기판, 상기 기초 기판 위에 형성되어 있는 제1 도전형 접촉층, 상기 제1 도전형 접촉층 위에 형성되어 있는 제1 도전형 클래드층, 상기 제1 도전형 클래드층 위에 형성되어 있는 발광층, 상기 발광층 위에 형성되어 있는 제2 도전형 클래드층, 상기 제2 도전형 클래드층 위에 형성되어 있는 제2 도전형 접촉층, 상기 제2 도전형 접촉층 위에 형성되어 있는 제1 전극, 상기 스트라이프 비아를 통하여 상기 제1 도전형 접촉층과 연결되어 있는 제2 전극을 포함하는 레이저 다이오드를 마련한다.
또는, 스트라이프 형태의 비아 패턴(stripe via pattern)을 가지는 기초 기판, 상기 기초 기판 위에 형성되어 있는 제1 도전형 접촉층, 상기 제1 도전형 접촉층 위에 형성되어 있는 제1 도전형 클래드층, 상기 제1 도전형 클래드층 위에 형성되어 있는 발광층, 상기 발광층 위에 형성되어 있는 제2 도전형 클래드층, 상기 제2 도전형 클래드층 위에 형성되어 있는 제2 도전형 접촉층, 상기 제2 도전형 접촉층 위에 부착되어 있으며 제1 전극의 역할을 하는 도전성 리셉터 기판, 상기 스트라이프 비아를 통하여 상기 제1 도전형 접촉층과 연결되어 있는 제2 전극을 포함하는 레이저 다이오드를 마련한다.
이 때, 상기 기초 기판과 상기 제1 도전형 접촉층 사이에 형성되어 있으며상기 기초 기판이 가지는 스트라이프 비아홀(stripe via hole)과 적어도 일부가 중첩하는 비아홀을 가지는 버퍼층, 상기 제1 전극과 상기 제2 도전형 접촉층 사이에 형성되어 있는 제1 오믹층, 상기 제2 전극과 상기 제1 도전형 접촉층 사이에 형성되어 있는 제2 오믹층을 더 포함하는 것이 바람직하고, 상기 제2 전극은 상기 스트라이프 비아 (stripe via)를 벗어난 위치까지 연장되어 상기 기초 기판 위에서 패드를 이룰 수 있다. 또, 상기 제1 전극은 NiO, NiAu, Ni, Cr, Rh, Pd, Au, Ti, Pt, Au, Ta, Al 중 적어도 하나를 포함하는 단일층 또는 복수의 층으로 이루어질 수 있고, 상기 제2 전극은 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag 중의 적어도 하나를 포함하여 이루어질 수 있다. 또한, 상기 버퍼층, 제1 도전형 접촉층, 제1 도전형 클래드층, 발광층, 제2 도전형 클래드층, 제2 도전형 접촉층은 Inx(GayAl1-y)N (0<x<1, 0<y<1)으로 이루어지는 것이 바람직하고, 상기 기초 기판은 사파이어로 이루어지는 것이 바람직하다. 여기서, 상기 기초 기판의 두께는 5um에서 400um 사이이며 상기 제1 도전형 접촉층이 형성되어 있는 면의 반대면이 경면 연마되어 있는 것이 바람직하다. 또, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것이 바람직하고, 상기 기초 기판과 상기 버퍼층이 가지는 스트라이프 비아(stripe via hole)는 상기 제1 도전형 접촉층에 가까워질수록 폭이 좁아지는 것이 바람직하고, 상기 제1 전극이 도전성 페이스트를 통하여 접착하며, 상기 제2 전극은 와이어 본딩을 통하여 전기적으로 연결되는 리드 프레임을 더 포함할 수 있다. 또, 상기 제1 전극 위에 형성되어 있는 제1 전극 패드를 더 포함하고, 상기 제1 전극 패드는상기 비아와 중첩하지 않는 위치에 형성되어 있는 것이 바람직하고, 상기 리셉터 기판은 Si, GaAs, InP, InAs 등의 전도성 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 산화막 기판 및 Cu, W, CuW, Au, Ag 등의 금속기판 중의 어느 하나로 이루어질 수 있다.
또는, 제1 전극의 역할을 하는 도전성 리셉터 기판, 상기 리셉터 기판 위에 형성되어 있는 제1 오믹층, 상기 제1 오믹층 위에 형성되어 있는 제1 도전형 접촉층, 상기 제1 도전형 접촉층 위에 형성되어 있는 제1 도전형 클래드층, 상기 제1 도전형 클래드층 위에 형성되어 있는 발광층, 상기 발광층 위에 형성되어 있는 제2 도전형 클래드층, 상기 제2 도전형 클래드층 위에 형성되어 있는 제2 도전형 접촉층, 상기 제2 도전형 접촉층 위에 형성되어 있는 제2 오믹층, 상기 제2 오믹층 위에 형성되어 있는 제2 전극을 포함하는 레이저 다이오드.
이 때, 상기 제1 도전형 접촉층, 제1 도전형 클래드층, 발광층, 제2 도전형 클래드층, 제2 도전형 접촉층은 Inx(GayAl1-y)N (0<x<1, 0<y<1)으로 이루어지는 것이 바람직하고, 상기 제2 전극은 NiO, NiAu, Ni, Cr, Rh, Pd, Au, Ti, Pt, Au, Ta, Al 중 적어도 하나를 포함하는 단일층 또는 복수의 층으로 이루어질 수 있으며, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것이 바람직하다.
이러한 레이저 다이오드는 기초 기판 위에 버퍼층, 제1 도전형 접촉층, 제1 도전형 클래드층, 발광층, 제2 도전형 클래드층, 제2 도전형 접촉층 및 제1 전극을 적층하는 단계, 상기 기초 기판을 랩핑하는 단계, 상기 제1 전극 표면과 상기 기초기판 표면에 보호막을 형성하는 단계, 상기 기초 기판 위의 보호막(hard mask)을 사진 식각하여 상기 기초 기판 표면을 일부 노출시키는 단계, 상기 보호막을 식각 마스크로 하여 상기 기초 기판과 그 하부의 버퍼층을 식각하여 스트라이프 비아(stripe via hole)를 형성하는 단계, 상기 스트라이프 비아(via hole)를 통하여 상기 제1 도전형 접촉층과 연결되는 제2 전극을 형성하는 단계를 포함하는 제조 방법을 통하여 제조한다.
이 때, 상기 기초 기판을 랩핑하는 단계 이전에 보조 기판을 부착하는 단계를 더 포함할 수 있고, 상기 보조 기판은 사파이어, 유리, 퀄츠 등의 절연 기판, Si, GaAs, InP, InAs 등의 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 산화막, CuW, Mo, Au, Al, Au 등의 금속 기판 중의 어느 하나일 수 있고, 상기 보조 기판의 부착은 왁스를 접착제로 사용하여 행할 수 있다.
또, 상기 기초 기판을 랩핑하는 단계에서는 염산(HCl), 질산(HNO3), 불산(HF), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H2SO4), 인산(H3PO4) 및 알루에치(4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각 방법, CMP(chemical mechanical polishing) 및 ICP/RIE 건식 식각 방법 중의 적어도 어느 하나를 이용할 수 있고, 상기 기초 기판을 랩핑하는 단계에서는 상기 기초 기판 표면을 경면 연마하여 거칠기가 10um 이하가 되도록 하는 것이 바람직하다. 또, 상기 기초 기판 위의 보호막(hard mask)을 사진 식각하는 단계에서는 BOE 용액을 식각액으로 이용하는습식 식각 방법을 사용하거나 RIE 건식 식각 방법을 사용할 수 있고, 상기 스트라이프 비아홀(stripe via hole)를 형성하는 단계에서는 염산(HCl), 질산(HNO3), 불산(HF), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H2SO4), 인산(H3PO4) 및 알루에치(4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각액으로 사용할 수 있다. 이 때, 상기 식각액은 100?? 이상의 온도로 가열된 상태에서 사용되는 것이 바람직하다.
또, 스트라이프 비아( stripe via)를 형성하는 단계에서는 염산(HCl), 질산(HNO3), 불산(HF), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H2SO4), 인산(H3PO4) 및 알루에치(4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각과 ICP/RIE 또는 RIE 건식 식각을 병행할 수 있고, 상기 습식 식각은 상기 기초 기판을 식각하는데 사용하고, 상기 건식 식각은 상기 버퍼층을 식각하는데 사용할 수 있다. 이 때, 상기 버퍼층을 Inx(GayAl1-y)N (0<x<1, 0<y<1)으로 형성하여 상기 습식 식각의 식각 정지층으로 활용하는 것이 바람직하고, 상기 비아(via) 내의 전기적 특성을 프로브를 이용하여 감시함으로써 상기 제1 도전형 접촉층이 노출되었는지를 확인할 수 있다.
상기 건식 식각은 BCL3, Cl2, HBr, Ar 중의 적어도 하나를 식각 가스로 사용할 수 있고, 상기 기초 기판을 식각함에 있어서 상기 건식 식각과 상기 습식 식각을 병행하는 것이 바람직하며, 상기 제1 전극을 적층하기 이전에 상기 제2 도전형접촉층 위에 제1 오믹층을 더 형성하고, 상기 제2 전극을 형성하기 이전에 상기 제1 도전형 접촉층과 접촉하는 제2 오믹층을 더 형성하는 것이 바람직하다. 또, 상기 제1 및 제2 오믹층은 광 반사 특성을 가질 수 있다. 여기서, 상기 제1 전극 또는 상기 제2 전극은 Ni, Au, Ti, Al, Rh, Pd, Ta, Cr 군중 적어도 하나 이상을 증착하고, 질소 또는 산소를 포함하는 분위기에서 100?? 이상의 온도로 열처리하여 형성할 수 있다.
상기 기초 기판을 개별 칩별로 벽개하는 단계를 더 포함하고, 상기 기초 기판을 개별 칩별로 벽개하는 단계는 습식 식각 및 건식 식각 중의 적어도 하나를 사용하여 진행할 수 있으며, 상기 기초 기판을 개별 칩별로 벽개하는 단계는 염산(HCl), 질산(HNO3), 불산(HF), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H2SO4), 인산(H3PO4) 및 알루에치(4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각을 사용하여 진행할 수 있다. 또, 상기 기초 기판의 표면이 노출된 부분과 그 하부의 버퍼층을 식각하여 스트라이프 형태의 비아 홀(stripe via hole)을 형성하는 단계에서 상기 기초 기판을 개별 칩별로 벽개하기 위한 벽개(cleave) 라인 형성공정을 병행하여 진행할 수 있으며, 상기 벽개 라인은 0.5um~200um의 깊이로 형성하는 것이 바람직하다.
또는, 기초 기판 위에 버퍼층, 제1 도전형 접촉층, 제1 도전형 클래드층, 발광층, 제2 도전형 클래드층, 제2 도전형 접촉층을 적층하는 단계, 상기 제2 도전형접촉층 위에 리셉터 기판을 부착하는 단계, 상기 기초 기판과 상기 버퍼층을 랩핑하여 제거하여 상기 제1 도전형 접촉층을 노출하는 단계, 상기 제1 도전형 접촉층 위에 전극층을 형성하는 단계를 포함하는 방법을 통하여 제조한다.
이 때, 상기 리셉터 기판은 Si, GaAs, InP, InAs 등의 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 산화막, CuW, Mo, Au, Al, Au 등의 금속 기판 중의 어느 하나로 이루어져 있는 것이 바람직하고, 상기 리셉터 기판의 부착은 유테틱 금속을 접착제로 사용하여 행할 수 있다. 또, 상기 기초 기판과 상기 버퍼층을 랩핑하여 제거하는 단계에서는 염산(HCl), 질산(HNO3), 불산(HF), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H2SO4), 인산(H3PO4) 및 알루에치 (4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각 방법, CMP(chemical mechanical polishing) 및 ICP/RIE 건식 식각 방법 중의 적어도 어느 하나를 이용할 수 있고, 상기 기초 기판과 상기 버퍼층을 랩핑하여 제거하는 단계에서는 상기 습식 식각 방법과 상기 건식 식각 방법을 함께 사용하며 상기 습식 식각 방법은 상기 기초 기판을 식각하는데 사용하고, 상기 건식 식각 방법은 상기 버퍼층을 식각하는데 사용할 수 있다. 한편, 상기 리셉터 기판을 부착하기 이전에 상기 제2 도전형 접촉층 위에 제1 오믹층을 더 형성하고, 상기 전극층을 형성하기 이전에 상기 제1 도전형 접촉층과 접촉하는 제2 오믹층을 더 형성할 수 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 수직형 전극 구조를 가지는 레이저 다이오드의 바람직한 일 실시예를 상세하게 설명하면 다음과 같다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 레이저 다이오드 칩의 사시도이고, 도 2는 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 레이저 다이오드 칩의 제1 전극을 리드프레임에 장착했을 때의 단면도이다.
본 발명의 실시예에 따른 레이저 다이오드는 제1 리드 프레임(24), 제2 리드 프레임(25)에 접착되어 있는 칩(chip), 칩을 리드 프레임(24)에 부착하는 도전성 페이스트(23), 칩의 한쪽 전극을 리드 프레임(25)에 연결하는 와이어(26) 등을 포함하여 이루어진다.
칩은 사파이어 기판(17) 위에 버퍼층(16), n형 접촉층(15), n형 클래드층(14), 발광층(13), p형 클래드층(12), p형 접촉층(11), 제1 오믹층(20) 및 제1 전극(21)이 아래부터 위로 차례로 적층되어 있고, 사파이어 기판(17)과 버퍼층(16)을 관통하는 스트라이프 형태의 비아 홀(stripe via hole) 내부 및 사파이어 기판 전면에 제2 오믹층(18)과 제2 전극(19)이 형성되어 있는 구조를 가진다.
이 때, 버퍼층(16), n형 접촉층(15), n형 클래드층(14), 발광층(13), p형 클래드층(12), p형 접촉층(11)의 총 두께는 1um 내지 200um 사이의 값을 가진다.
여기서, 제2 반사 및 오믹층(18)은 스트라이프형 비아 홀(stripe via hole) 내부면 일부 또는 거의 전부를 덮어 외부로 연결되어 있으며 비아를 통하여 n형 접촉층(15)과 접하고 있고, 제2 전극(19)이 스트라이프 비아 홀(stripe via hole)을 일정 깊이까지 채우는 형태로 형성되어 있다. 이 때, 비아 홀(via hole)의 각도는 상관이 없지만 중간에서 전극이 단선되는 문제점을 피하기 위하여 바람직하게는, 아래로 갈수록 폭이 좁아지는 형태를 가지는 것이 바람직하다. 또한 스트라이프 비아 홀(stripe via hole)의 수평 단면 모양은 사각형, 다각형 등 다양하게 변형될 수 있고, 바람직하게는 레이저 다이오드 길이 만 큼의 직선으로 된 사각 홈이 바람직하다.
한편, 사파이어 기판(17)을 칩의 지지체로 사용하기 위하여 비아홀에 의하여 사파이어 기판(17)이 양분되지 않는 구조로 형성한다. 본 실시예에서는 비아 홀에 의하여 사파이어 기판(17)이 "ㄷ"자 모양이 되도록 한다. 사파이어 기판(17)이 보다 튼튼한 지지체가 되도록 하기 위하여 비아를 사파이어 기판(17)의 중앙에만 형성하여 사파이어 기판(17)이 "ㅁ"자 모양이 되도록 할 수도 있다.
제1 전극(21)은 NiO, NiAu, Ni, Cr, Rh, Pd, Au, Ti, Pt, Au, Ta, Al 중의 어느 하나 또는 이들 금속의 합금으로 이루어져 있고, 제2 전극(19)은 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au 중의 어느 하나 또는 이들 금속의 합금으로 이루어져 있다.
버퍼층(16), p형 및 n형 접촉층(15), p형 및 n형 클래드층(12, 14) 및 발광층(13)은 Inx(AlyGa1-y)N으로 이루어져 있다. 여기서 0<x<1과 0<y<1의 값을 가진다. 즉, AlGaN, INGaN, AlGaInN 등의 질화물계 반도체로 형성할 수 있고, 특히 발광층(13)의 경우, Inx(AlyGa1-y)N의 장벽층과 Inx(AlyGa1-y)N 우물층으로 이루어진 단일 양자 우물 구조 또는 다중양자 우물구조가 될 수 있으며 In, Ga, Al의 성분을 조절함으로써 InN(~1.8eV)의 밴드 갭을 갖는 장파장에서부터 AlN(~6.2eV) 밴드 갭을 갖는 단 파장의 레이저 다이오드를 자유롭게 제작 할 수 있다. 따라서 본 발명은 460nm의 파장을 갖는 청색 질화물계 반도체 레이저 다이오드에 국한되지 않고 사파이어 기초 기판 위에 제작될 수 있는 모든 질화물계 반도체 레이저 다이오드에 적용 할 수 있다.
제 1 및 제2 오믹층(20, 18)은 반드시 반사 특성을 가질 필요는 없지만 광 반사특성을 이용한 레이저 다이오드의 임계전류를 낮추기 위해서는 반사특성을 갖는 것이 바람직하며, 제1 오믹층(20)은 Rh/Au/Pt/Au으로 합금을 이용한 일층 또는 다중층으로 형성하고 제2 오믹층(18)은 Ti/Al, Al, TiAl/Ti/Au등 합금을 이용한 단일층 또는 다중층으로 형성한다. 이러한 제1 및 제2 오믹층(20, 18)은 산소 또는 질소를 포함하는 분위기에서 200??~700?? 사이의 온도로 열처리함으로써 양호한 오믹 특성을 가지게 된다.
특히 반사 특성을 가지는 제1 및 제2 오믹층(18, 20)으로 금속막을 쓰는 대신 반도체 박막 또는 도전성 산화물계 물질을 이용한 분포 브라그 반사층(DBR: Distributed Brag Reflector) 또는 귀환형 반사층(DFB: Distributed Feed BackReflector) 박막 구조를 채용 할 수도 있다. DBR, DFB 반사층을 채용하는 경우에는 이웃하는 층과의 굴절률 차이가 큰 물질로 적층하는 것이 바람직하며 높은 반사율을 얻기 위해서는 이러한 DFB, DBR층을 포함하는 오믹층(18, 20)을 형성하는 것이 바람직하다. 광추출 효율을 높이기 위해서는 제1 및 제2 오믹층(20, 18)의 광 반사율은 30% 이상인 것이 바람직하다.
이러한 구조의 레이저 다이오드에서는 제1 전극(21)과 제2 전극(19)이 칩의 상하 양면에 별도로 형성되므로 칩의 면적을 줄일 수 있어 웨이퍼 당 칩 생산량을 크게 향상시킬 수 있다. 또한 사파이어 기판(17) 위에 스트라이프 비아 홀(stripe via hole)을 형성하고 금속으로 제2 전극(19)을 형성하므로 제2 전극(19)을 통하여 열 방출과 정전기 방출이 효과적으로 이루어져 대 전류에서도 구동이 가능하게 되고 소자의 성능 및 신뢰성이 크게 향상된다. 이러한 소자는 광기록, 조명, 특수 응용 등 앞으로 활용 가능성은 무궁무진하다.
도 3은 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 레이저 다이오드 칩의 제2 전극을 리드프레임에 장착했을 때의 단면도이다.
도 3에서는 사파이어 기초 기판(17)의 열 방출이 용이하도록 제2 전극(19)을 제1 리드프레임(24)에 부착했으며, 그 외의 특징적인 것은 제1실시예와 비슷하고, 제1 전극(21) 및 제2 전극(19)에는 각각 제1 오믹층(20)과 제2 오믹층(18)이 증착되어 있다.
도 4는 본 발명의 제2 실시예에 따른 수직형 전극 구조를 가지는 레이저 다이오드 칩의 사시도이다.
본 발명의 제2 실시예에 따른 레이저 다이오드는 제2 전극(19)에 도전성 리셉터 기판(22)을 붙이고 사파이어 기판(17)을 일부 또는 전면을 제거하여 제작한다. 그 외의 특징적인 것은 제1 실시예와 비슷하지만 사파이어 기판(17)으로부터 열방출을 보다 용이하게 하기 위하여 사파이어 기판(17)을 제1 실시예보다 얇게 하거나 전면을 제거하여 제2 전극(19)을 형성하였다. 사파이어 기초 기판(17)의 두께는 1um~400um으로 형성할 수 있다.
한편, 제1 전극(21)과 리셉터 기판(22)은 Au, AuSn, InPd과 같은 유테틱 금속(eutectic metal)을 이용하여 부착했다. 이 때는 Ti, Pt, Ni, Ta 중 적어도 하나를 포함하여 이루어지는 배리어 금속층(도시하지 않음)을 오믹층(20) 위에 형성하여 유테믹 금속이 박막층으로 확산하는 것을 방지하는 것이 바람직하다.
그러면, 제1 및 제2 실시예에 따른 이러한 구조의 레이저 다이오드를 제조하는 방법을 설명한다.
먼저, 사파이어(Sapphire, Al2O3) 기판(17) 위에 금속유기화학증착법 (MOCVD), 액상에피텍셜법(LPE), 분자빔에피텍셜법(MBE) 등을 사용하여 버퍼층(16), n형 접촉층(15), n형 클래드층(14), 발광층(13), p형 클래드층(12) 및 p형 접촉층 (11)을 차례로 적층한다.
다음, p형 접촉층(11) 위에 제1 오믹층(20)을 형성하고, 제1 오믹층(20) 위에 제1 전극(21)을 형성한다. 여기서, 제1 오믹층(20)과 제1 전극(21)은 전자빔 (E-Beam) 증착, 열 증착(Thermal Evaporation), 스퍼터링(Sputtering) 등을 하나이상 사용하여 형성한다. 제1 전극(21)을 증착한 후에는 질소 또는 산소를 포함하는 분위기의 퍼니스(furnace)에서 300?? 내지 700?? 사이의 온도(바람직하게는 500~600?? 정도)로 열처리하여 제1 전극(21)과 제1 오믹층(20) 사이에 오믹 접촉을 형성함으로써 반도체 층과의 접촉 저항을 낮춰준다.
이어서, 제1 전극(21) 면에 사파이어 기판 등의 절연 기판, Si, GaAs, InP, InAs 등의 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 산화막 기판 중의 어느 하나를 보조 기판(도시하지 않음)으로 부착한다. 보조 기판의 부착은 이후 분리가 용이하도록 접착제로 왁스를 사용하는 것이 바람직하다.
그러나 제2 실시예와 같이 보조 기판을 떼어 내지 않고 영구적인 소자의 구성 요소인 리셉터 기판(22)으로 사용하는 경우에는 용융점 온도가 낮은 Au, Sn, , In, Pt, Rh, Ni중 어느 하나 이상을 포함하는 유테틱 금속(eutectic metal)을 접착층으로 사용하는 것이 바람직하다. 특히 Au, Pt는 황산(H2SO4)과 인산(H3PO4)에 내 부식성이 강해 사파이어를 습식식각하는 경우에 가장 바람직한 유테틱 금속이다. 또, 이 경우에는 레이저 다이오드의 열 방출을 고려하여 사파이어 기초 기판(17)을 전부 식각하여 제거할 수도 있지만, 얇게 남겨 전류 장벽층으로 활용하는 것이 바람직하다.
습식 또는 건식식각시에 반도체 표면을 보호하기 위하여 SiN, SiO같은 보호막을 1um 정도 증착하고 임시기판에 왁스본딩하여 사파이어 기판(17)을 랩핑 (lapping)하여 깎아 내고, 랩핑된 면을 경면 연마하여 매끄럽게 만든다. 이 때, 사파이어 기판(17)의 두께는 가능한 한 얇게 하는 것이 좋으나 너무 얇으면 기판(17)이 휠 염려가 있고 공정상에 취급하기 어려우므로 약 30um~150um 정도로 하는 것이 바람직하다. 그러나 리셉터 기판위에 부착하는 경우는 1um 내지 150um 정도로 하는 것이 바람직하다. 또, 경면 연마된 사파이어 기판(17) 표면의 거칠기는 10um 이하가 되도록 하여야 한다. 이는 사파이어 기판(17) 표면의 거칠기가 사파이어 기판(17) 및 버퍼층(16) 식각시에 n형 접촉층(15)에 그대로 전달되어 레이저 다이오드의 층 구조가 손상될 수 있기 때문이다.
경면 연마 후 사파이어 기판(17) 표면에 SiN, SiO같은 보호막을 다시 증착하고 보조 기판을 다시 부착한다. 이어서, 사파이어 기판(17) 표면에 형성되어 있는 보호막을 사진 식각하여 스트라이프 비아 홀(stripe via hole)이 형성될 사파이어 기판(17)의 일부분을 노출한다. 이 때, 보호막의 식각은 RIE(Reactive Ion Etching)을 이용하거나 BOE(buffer oxide etchant) 용액을 사용하여 진행한다.
사파이어 기판(17)을 ICP/RIE 또는 RIE로 습식 식각하여 비아 홀(via hole)을 소정 깊이까지 형성하고, 이어서 염산(HCl), 질산(HNO3), 불산(HF), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H2SO4), 인산(H3PO4) 및 알루에치 (4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액에 담가 사파이어 기판(17)을 식각하여 비아 홀(via hole)을 완성한다. 이와 같이, 건식과 습식을 함께 적용하는 것은 비아의 수평 단면적 비가 지나치게 증가하는 것을 방지하기 위한 것이다. 즉, 건식 식각으로 비아의 소정 깊이까지 수평 단면적을 거의 일정하게 유지하고, 그 아래에서는 비아의 측면이 일정한 경사를 이루도록 습식 식각하는 것이다. 바람직하게는 비아 바닥과 비아 위의 단면적 비가 0.5이상 되는 것이 바람직하지만 소자를 제작함에 있어서는 단면적 비가 반대인 경우도 소자 제작에는 제약을 받지 않는다.
이 공정 단계에서 사파이어 기초 기판의 습식식각 특성을 활용하여 비아 형성시에 소자의 벽개(cleave) 라인을 동시에 형성시킬 수 있다. 즉 사이이어 기판은 습식 식각에서 방향성을 갖는데, 대부분 사용되는 사파이어의 기초 기판은 C-면, 즉 (0001)면이며 습식 식각을 하면 도 5에서 보는 바와 같이 식각면은 15도에서 54도 정도의 경사면을 이룬다. 이러한 현상은 (0001)면과 식각된 A, R 또는 M 등의 파셋(etched facet)면이 식각 속도가 서로 다르기 때문이다. 비아 홀 형성시에 벽개 라인을 동시에 형성 할 수 있는 것은 오픈된 패턴 폭에 따라 식각 깊이가 서로 다르며, 사파이어 식각은 일정 깊이에서 자동으로 멈추기 때문이다.
도 5 및 도 6에서 보는 바와 같이, 사파이어 기판의 식각된 깊이는 오픈 선폭이 넓을수록 깊으며, 선폭이 57um인 패턴은 24um이 식각되어 오픈 폭 대 깊이의 비가 0.4인 반면 10um 선폭을 갖는 패턴은 단지 1.5um 밖에 식각되지 않아 오픈 폭 대 깊이의 비는 0.1 밖에 되지 않는다. 이러한 결과로 미루어 볼 때 식각 깊이는 오픈된 선폭에 의해 결정되며 오픈된 선폭을 조절하면 자유자제로 식각 깊이를 조절할 수 있고, 오픈된 선폭을 좁히면 1um 이하의 깊이에서 식각을 정지하는 것도 가능하다는 것을 나타낸다. 벽개 라인의 깊이는 1um 내지 3um 선폭 및 깊이를 가지면 충분하다. 그러나 사파이어 기판의 두께에 따라서는 벽개 라인의 깊이를 0.5um~100um으로 하는 것이 바람직하다.
이러한 습식 식각 특성을 활용하면 비아를 식각하는 동안에 벽개 라인을 함께 형성할 수 있어서 추가 공정 없이 소자를 제작 할 수 있다는 장점이 있다. 특히, 반도체 레이저 다이오드에서는 레이저 다이오드의 광 이득을 증가시키기 위하여 벽개면(cleave facet)이 깨끗한 경면(mirror)을 갖도록 하여 반사율을 증가시키는 것이 중요한데 일반적으로 사용되는 다이아몬드 펜 및 레이저 스크라이빙을 이용한 방법은 벽개(cleave)한 면이 깨끗한 경면(mirror)이 되도록 하는 것이 어렵다. 그러나 본 발명에서 제시한 방법은 습식 식각 방법으로 소자를 분리할 장소에 삼각형 형태의 미세한 벽개 라인을 형성시켜 줌으로서 용이하게 소자를 분리 할 수 있을 뿐만 아니라, 깨끗한 경면을 만들 수 있다. 이러한 벽개 라인은 비아와 동시에 형성시킬 수도 있고 소자 분리의 마지막 단계에서 별도로 행할 수도 있다.
다음, ICP/RIE 또는 RIE 기술을 사용하여 버퍼층(16) 및 n형 접촉층(15) 일부를 건식 식각하여 n형 접촉층(15)을 노출하는 비아 홀(via hole)을 형성한다. 벽개 라인이 버퍼층(16) 및 n형 접촉층(15) 일부가 건식 식각되는 동안 더 이상 식각되지 않도록 하기 위하여 습식 식각시에 사용한 SiN 또는 SiO막을 제거한 후 새로운 SiO, 또는 SiN막을 증착하고 비아 부분만 오픈하는 공정을 할 수도 있으나 건식 식각하는 동안에는 사파이어 식각은 거의 되지 않기 때문에 그대로 건식 식각을 진행해도 무방하다.
이 때, 사파이어 기판(17)의 습식 식각은 다음과 같은 방법으로 진행한다.
테스트 사파이어 기판을 이용하여 식각 용액에 의한 사파이어 기판의 식각 속도를 측정하여 사파이어 기판(17) 두께의 100% 내지 120%에 해당하는 사파이어를식각할 수 있는 시간동안 식각 용액에 담가둔다. 여기서 사용되는 식각 용액은 버퍼층(16)에 대하여는 사파이어 기판(17)에 비하여 1/50 이하의 식각 속도를 나타낸다. 즉, 사파이어 기판(17)에 대한 버퍼층(16)의 식각 선택비가 50 이상이다. 따라서 사파이어 기판(17)을 완전히 식각하고도 남을 시간동안 식각을 진행하더라도 버퍼층(16)의 식각 속도가 느리기 때문에 그 하부의 층이 손상될 염려는 없다. 한편, 식각 용액의 온도는 100?? 이상으로 유지하는 것이 식각 시간 단축을 위하여 바람직하다. 식각 용액의 온도를 100?? 이상으로 유지하기 위한 가열은 히터 위에 용액을 올려놓거나 히터를 직접 용액에 접촉하도록 하는 직접 가열 방식과 광흡수를 이용한 간접 가열 방식으로 할 수 있다. 또한 식각 용액의 온도를 용액의 끓는점보다 높은 온도로 높여 주기 위해서 압력을 높여 줄 수도 있다.
사파이어 기판(17)의 식각에는 CMP(chemical mechanical polishing)같은 연마 기술 또는, ICP/RIE, RIE같은 건식 식각 기술을 사용할 수도 있다. 건식 식각 방법으로 사파이어 기판(17)을 빠르게 식각하기 위하여 ICP와 RIE 파워를 가능한 한 높이는 것이 좋지만 질화물계 반도체 박막층을 손상시킬 수 있기 때문에 주의가 필요하다. 여기서 ICP/RIE 건식식각 방법으로 사파이어 기판을 식각하는 이유는 비아 홀의 경사를 가파르게 형성하여 질화물계 반도체 접촉층의 면적을 크게 확보하기 위함이다.
도 7은 습식 식각 방법으로 사파이어 기판에 사각형 패턴을 형성한 후의 사파이어 기판 표면 사진이다.
도 7을 보면, 식각된 경사면과 기판(17) 표면이 아주 깨끗한 것을 알 수 있다. 사파이어 기판(17)은 20분 동안에 22.4um 식각되어 1.1um/min의 식각 속도를 나타냈다. 이러한 식각 속도는 건식 식각 속도와 견줄 수 있는 괄목할 만한 결과이고 칩 양산성을 고려해 보더라도 전혀 문제가 없을 것으로 판단되며, 습식 식각은 장비의 생산성에 제약을 받지 않으므로 대량생산 측면에서 그 어떤 방법보다 많은 장점이 있다고 할 수 있다.
본 발명을 양산에 적용했을 경우에 중요한 요소는 사파이어 기판(17)과 질화물계 반도체인 버퍼층(16)과의 식각 선택비를 높일 수 있는 공정 조건을 확보하는 것이며, 특히 버퍼층(16)을 사파이어 식각 정지층 (etch stop layer)으로 활용하는 것이 효과적이다. 따라서, 버퍼층(16)은 Inx(GayAl1-y)N (0<x<1, 0<y<1)을 사용할 수 있으며, 바람직하게는 Al의 조성비를 증가시키는 것이 효과적이다.
한편, SiN, SiO와 같은 박막을 사파이어 식각 정지층으로 활용할 수도 있는데, 이 경우에는 질화물 반도체를 성장하기 전에 미리 사파이어 기초 기판(17)의 비아가 형성될 부분에만 SiN, SiO와 같은 박막을 형성해 줌으로서 달성할 수 있다. 실험결과, SiN, SiO와 같은 박막은 황산(H2SO4), 인산(H3PO4)과 같은 혼합용액에 거의 식각되지 않을 뿐만 아니라, ICP/RIE같은 습식 식각에서도 높은 식각 내구성을 갖고 있어 그 활용 범위는 크다고 하겠다.
제2 실시예에 따른 레이저 다이오드를 제조하는 방법은 제1 실시예와 동일하지만, 도 4에서 도시한 바와 같이, 보조 기판을 레이저 다이오드의 지지대 및 전류흐름의 통로인 리셉터 기판(22)으로 사용하는 것이 다르다. 사파이어 기판(17)의에피층이 성장된 면에 리셉터 기판(receptor substrate)(22)이 부착되며, 이 리셉터 기판(22)은 Si, GaAs, InP, InAs 등의 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 산화막 기판 및 Cu, W, CuW, Au, Ag등의 금속기판 중의 어느 하나로 형성한다.
리셉터 기판(22)의 부착은 리셉터 기판(22)이 반도체 기판인 경우, 리십터 기판(22)위에 오믹층을 형성 하고 p형 접촉층(11) 위에 제1 오믹층(20)을 형성한 후, Au, In, Pd, Ni, Pt중 어느 하나 이상을 포함하는 유테틱 금속(eutectic metal)을 이용하여 약 200?? 내지 500?? 사이의 온도에서 약 1MP 내지 6MP (Mega pascal)의 압력으로 5-10분간 접착하는 것이 바람직하다. 또, 이러한 열 압착 공정에서 각 층이 산화되는 것을 방지하기 위하여 Ar, He, Kr, Xe, Rn 등의 가스 분위기에서 열 압착 공정을 진행하거나, 또는 질소(N2),산소(O2)를 포함하는 분위기에서 진행하여 반도체 박막과 금속과의 접촉 저항을 낮출 수 있도록 한다. 여기서 뉴테틱 금속은 황산(H2SO4)과 인산(H3PO4)에 강한 Au, Pt등이 특히 바람직하다.
리셉터 기판(22)을 이용하는 경우는 사파이어 기판(17)을 1um 내지 150um으로 얇게 랩핑할 수 있고 사파이어 기판(17)을 전부 제거 할 수도 있다. 리드프레임(24, 25)에 장착하는 방법은 제1 실시예와 비슷하다. 즉 제1 전극(21)을 페이스트를 이용하여 리드 프레임(24)에 부착할 수도 있고 제2 전극(19)을 리드프레임(24)에 부착할 수도 있다.
도 8은 ICP/RIE 건식 식각에 의한 사파이어와 GaN의 식각 속도를 나타내는그래프이다.
도 8에서도 볼 수 있는 바와 같이, 사파이어 및 질화물계 반도체는 ICP 및 RIE 파워를 증가시킴에 따라 식각 속도가 증가하고 있지만, 사파이어와 질화물계 반도체 사이의 식각비는 감소하고 있다는 것을 알 수 있다. 이러한 결과는 건식 식각 기술인 ICP/RIE 기술로 사파이어 기판(17)을 식각할 경우, 질화물계 반도체로 이루어진 버퍼층(16)에서 식각을 정지하기 어렵다는 것을 나타내며, 버퍼층(16)에서 식각을 멈추기 위해서는 광학적 분석 방법 또는 잔류 가스 분석 방법 같은 ESD(etch stop detector)기술을 활용해야만 한다. 설사 이러한 분석 기술을 사용한다 할지라도 성공할 확률은 낮다. 그러나 습식 식각 방법에서는 SiN, SiO 또는, 버퍼층(16)을 식각 정지층으로 활용 가능하여 대량생산에서 필수 요건인 공정 마진 확보가 가능하다.
도 9는 황산과 인산을 혼합한 용액으로 사파이어와 GaN을 습식 식각할 경우의 식각 속도를 나타내는 그래프이다.
도 9에서 볼 수 있는 바와 같이, 황산(H2SO4)과 인산(H3PO4)을 혼합한 용액의 질화물계 반도체에 대한 사파이어의 식각 선택비는 100 이상이 될 수 있다. 이러한 결과는 사파이어 기판(17)의 식각 정지층으로 버퍼층(16)을 효과적으로 활용 할 수 있음을 의미하며, 100C의 고온에서도 100 이상의 식각 선택비를 얻을 수 있었다. 특히 사파이어의 식각 속도는 특정 온도에서 1um/min 이상 되므로 생산 비용, 생산성, 공정 안정화를 고려해 볼 때 본 발명에서 제시한 방법은 기존의 그 어떤 방법보다 아주 유리하다는 것을 알 수 있다.
그러나 습식 식각 기술만으로는 수직 전극형 레이저 다이오드를 안정하게 만드는 것은 한계가 있어 보인다. 도 9가 보여주는 바와 같이, 사파이어 기판(17)을 황산과 인산 혼합 용액으로 식각할 경우 질화물계 반도체는 거의 식각되지 않기 때문에 습식 식각만으로 버퍼층(16)까지 균일하게 식각하는 것은 쉽지 않다. 따라서 도핑되지 않은 질화물계 반도체 버퍼층(16)을 균일하게 식각하여 안정하게 질화물계 반도체 n형 접촉층(15)에서 식각을 정지하기 위한 공정기술로 ICP/RIE 또는 RIE같은 건식 식각 기술을 효과적으로 활용하는 것이 바람직하다. 즉, 사파이어 기판(17)을 제거하여 수직 전극형 질화물계 반도체 레이저 다이오드를 제작하기 위한 방법으로 습식 식각 기술과 건식 식각 기술을 혼합하여 사용함으로써 보다 안정적이고 균일하게 사파이어 기판을 제거하고 질화물계 반도체 버퍼층(16)을 식각하여 균일하게 n형 접촉층(15)을 노출시킴으로서 제2 전극(19)을 보다 안정하게 형성시킬 수 있다.
도 10은 사파이어 기판을 습식 식각 방법으로 제거한 후의 버퍼층의 표면 사진이다.
도 10에서 볼 수 있는 바와 같이, 사파이어 기판(17)이 제거된 후에도 응력에 의한 박막의 깨짐이나 손상을 거의 발견 할 수 없었고 표면도 아주 깨끗하다는 것을 알 수 있었다.
도 11은 사파이어 기판을 습식 식각 방법으로 제거한 후의 질화물계 반도체층의 전압-전류 특성 곡선이다.
도 11에서 볼 수 있는 바와 같이, 사파이어 기판(17)이 제거되기 전에는 전류가 흐르지 않는다는 것을 알 수 있고, 사파이어 기판(17)이 제거된 후에는 1V에서 1pA가 흐르지만, ICP/RIE 또는 RIE 기술로 질화물계 반도체 버퍼층(16)을 제거 한 후에는 전류가 40pA로 급격히 증가했다는 것을 알 수 있다. 이 때, ICP/RIE 또는 RIE 의 식각 가스로는 BCL3, Cl2, HBr, Ar 중의 어느 하나 이상을 포함하는 혼합 가스를 사용한다.
이러한 결과로 미루어 볼 때 습식 및 건식 식각 기술은 사파이어 기판(17)과 질화물계 반도체 버퍼층(16)을 효과적으로 식각하여 n형 질화물계 반도체 접촉층(15)을 노출시킨다는 것을 알 수 있다. 이러한 특성은 각 공정 단계마다 프로브 (probe station)를 이용하여 노출 표면의 전기적 특성을 측정함으로서 효과적으로 식각 과정을 모니터링 할 수 있음을 보여주는 아주 중요한 결과이다.
다음, 사파이어 기판(17) 위에 사진 식각하여 광 반사성이 우수하고 오믹 접촉을 형성할 수 있는 도전 물질로 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au 중의 어느 하나 또는 이들 금속의 합금 등을 증착하고 리프트 오프하여 제2 반사 및 오믹층(18)과 제2 전극(19)을 형성한다.
본 발명에서는 이면 연마와 건식 또는 습식 식각을 이용하여 사파이어 기판을 제거하기 때문에 생산성이 크게 향상되며, 레이저 리프트 오프 방식의 경우에 에피층이 받을 수 있는 열 손상을 방지할 수 있다. 또한 사파이어 기판과 질화물반도체 간에 식각 선택비를 활용함으로서 공정의 재현성을 용이하게 향상시킬 수 있으며, 표준화된 공정이 가능하여 대량생산이 용이해진다.
제1 및 제2 실시예에서 제1전극(21) 또는 제2 전극(19)에 와이어(25)를 본딩할 때 가해지는 압력으로 인하여 질화물계 반도체 박막(11, 12, 13, 14, 15, 16)이 손상되는 것을 방지하기 위하여 제1 오믹층(20)과 제1 전극(21) 위에 형성하는 패드를 비아 홀(via hole)과 엇갈리는 위치에 형성하거나, 제2 오믹층(18)과 제2 전극(19)을 비아 홀(via hole) 외부까지 연장하여 사파이어 기판(17) 위에까지 형성하고 사파이어 기판(17)과 중첩하는 위치에 패드를 형성하는 것이 바람직하다. 제2 전극(19) 패드의 모양이나 위치는 다양하게 변형될 수 있다.
제2 오믹층(18)과 제2 전극(19)은 분리되지 않은 단일층으로 형성될 수도 있고 2중층 이상으로 형성될 수도 있다. 제2 오믹층(18)과 제2 전극(19)으로는 Al, Ti/Al, Ti/Al/Au, Rh/Au, Rh/Au/Pt/Au, Pd/Au, Al/Pt/Au 등이 사용될 수 있다. 이후, 반도체의 리셉터 기판(22)을 부착 한 경우는 리셉터 기판을 100um 정도까지 랩핑하여 제 1전극을 형성해야 한다. 특히 p-형 Si 기판을 리셉터 기판으로 사용한 경우는 리셉터 기판의 오믹전극으로 Ti, Ni, Au, Al을 어느하나 이상 포함한 금속이 바람직하다.
도 12는 소자를 분리하기 위해 습식 식각 방법으로 사파이어 기판(17)에 벽개 라인을 형성한 상태를 보여 준다.
도 12에서 볼 수 있는 바와 같이, 소자간의 경계가 될 위치에 습식 식각 방법을 이용하여 벽개 라인을 형성할 수 있다. 이러한 벽개 라인은 사파이어 기판(17)에 비아 형성하기 위하여 진행하는 식각시에 함께 형성하거나 제1 전극(21) 및 제2 전극(19)을 형성한 후에 별도로 형성할 수도 있다.
벽개 라인을 비아와 함께 형성할 때에는 벽개 라인이 형성될 부분에서는 비아가 형성될 부분에 비하여 식각 마스크로 사용되는 보호막의 개구 폭을 아주 좁게하여 습식 식각시에 일정 깊이에서 식각이 자동으로 멈추도록 한다. 이 때, 사파이어 기판(17)이 칩별로 분리되지 않도록 벽개 라인의 식각 깊이를 조절하여야 한다. 벽개 라인의 깊이는 1~3um 정도가 바람직하다. 이러한 기술을 이용할 경우 일반적으로 벽개 라인 형성을 위한 칩 간격을 40~50um주는 것을 10um 이내로 축소시킬 수 있어 한 웨이퍼에서 생산할 수 있는 칩 수가 증가한다.
특히, 실시예로서 상세히 서술하지는 않았지만 질화물계 레이저 다이오드와 형광체를 이용한 색변환 발광다이오드를 제작하면 고효율 색변환 조명광원을 제작할 수 있다. 즉, 자외선 레이저 다이오드와 적, 녹, 청색으로 변환하는 형광체와 조합하거나 청색 질화물계 반도체 레이저 다이오드와 노란색 야그(YAG) 형광체를 조합하면 고휘도 백색 발광다이오드 또는 백색 광원을 제작할 수 있다. 또한 청색, 녹색, 적색 레이저 다이오드의 3개의 칩을 조합하면 고휘도 백색 광원을 제작할 수 있다. 질화물계 반도체 레이저 다이오드를 이용한 색변환 발광다이오드 제작은 고휘도 조명 광원 및 LCD BLU(Liquid Crystal Display Back Light Unit0 제작에 새로운 전환점을 제공하리라 기대한다.
본 발명은 470nm의 파장을 갖는 청색 계열의 질화물계 발광소자 뿐만 아니라, 사파이어 기초 기판 위에 성장된 Inx(GayAl1-y)N (0<x<1, 0<y<1)계열의 모든 질화물계 반도체 발광 다이오드 및 레이저다이오드에 적용할 수 있다. 또한, 사파이어 기판 위에 성장된 모든 질화물계 반도체에 적용 할 수 있다. 본 발명은 신뢰성 및 휘도 향상, 소자의 크기를 줄여 생산성 및 소자의 성능을 크게 향상시켜 고휘도/고성능 질화물 반도체 레이저 다이오드 제작을 가능하게 하는 미래 조명 장치 및 광 저장장치 분야의 핵심 기술로 각광 받을 것으로 기대된다.
본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.
이상과 같이, 본 발명의 실시예에 따른 레이저 다이오드에서는 두 전극을 칩의 상하 양면에 별도로 형성하므로 칩의 면적이 줄어 웨이퍼 당 칩 생산량을 크게 향상시킬 수 있다. 특히, 사파이어 기판에 스트라이프 형태로 비아 홀(stripe via hole)을 형성하고 금속으로 전극을 형성하므로 전극을 통하여 열 방출과 정전기 방출이 효율적으로 이루어지는 수직 전극형 질화물계 반도체 레이저 다이오드를 용이하게 제작할 수 있다는 장점이 있다. 아울러 사파이어 기초 기판을 전류흐름을 방해하는 전류 장벽층(current blocking layer)으로 활용함으로서 발광층에서 케리어 반전분포를 쉽게 만들 수 있는데, 이는 다이오드의 레이징 임계전류(lasing threshold current)를 낮추는데 효과적이다.
또, 본 발명에서는 이면 연마와 건식 또는 습식 식각을 이용하여 사파이어 기판을 제거하기 때문에 생산성이 크게 향상된다. 또한 사파이어 기판과 질화물 반도체 간에 식각 선택비를 이용함으로서 공정의 재현성을 용이하게 향상시킬 수 있으며, 표준화된 공정이 가능하여 대량 생산이 용이하다. 특히, 에지 발광(edge emission lasing type) 소자에서 필수적인 공진기의 경면 형성을 습식식각 기술을 이용하여 소자분리를 위한 벽개 라인을 형성시켜 줌으로서 벽개면에 경면을 용이하게 만들어 종래의 레이저 다이오드보다 성능을 개선시킬 수 있다.

Claims (48)

  1. 스트라이프 형태의 비아 홀(stripe via hole)을 가지는 기초 기판 ,
    상기 기초 기판 위에 형성되어 있는 제1 도전형 접촉층,
    상기 제1 도전형 접촉층 위에 형성되어 있는 제1 도전형 클래드층,
    상기 제1 도전형 클래드층 위에 형성되어 있는 발광층,
    상기 발광층 위에 형성되어 있는 제2 도전형 클래드층,
    상기 제2 도전형 클래드층 위에 형성되어 있는 제2 도전형 접촉층,
    상기 제2 도전형 접촉층 위에 형성되어 있는 제1 전극,
    상기 스트라이프 비아를 통하여 상기 제1 도전형 접촉층과 연결되어 있는 제2 전극을 포함하는 레이저 다이오드.
  2. 스트라이프 형태의 비아 홀(stripe via hole pattern)을 가지는 기초 기판 ,
    상기 기초 기판 위에 형성되어 있는 제1 도전형 접촉층,
    상기 제1 도전형 접촉층 위에 형성되어 있는 제1 도전형 클래드층,
    상기 제1 도전형 클래드층 위에 형성되어 있는 발광층,
    상기 발광층 위에 형성되어 있는 제2 도전형 클래드층,
    상기 제2 도전형 클래드층 위에 형성되어 있는 제2 도전형 접촉층,
    상기 제2 도전형 접촉층 위에 부착되어 있으며 제1 전극의 역할을 하는 도전성 리셉터 기판,
    상기 스트라이프 비아를 통하여 상기 제1 도전형 접촉층과 연결되어 있는 제2 전극을 포함하는 레이저 다이오드.
  3. 제1항 또는 제2항에서,
    상기 기초 기판과 상기 제1 도전형 접촉층 사이에 형성되어 있으며 상기 기초 기판이 가지는 스트라이프 비아 홀(stripe via hole)과 적어도 일부가 중첩하는 비아홀을 가지는 버퍼층,
    상기 제1 전극과 상기 제2 도전형 접촉층 사이에 형성되어 있는 제1 오믹층,
    상기 제2 전극과 상기 제1 도전형 접촉층 사이에 형성되어 있는 제2 오믹층
    을 더 포함하는 레이저 다이오드.
  4. 제1항 또는 제2항에서,
    상기 제2 전극은 상기 스트라이프 비아 홀(stripe via hole)을 벗어난 위치까지 연장되어 상기 기초 기판 위에서 패드를 이루는 레이저 다이오드.
  5. 제1항 또는 제2항에서,
    상기 제1 전극은 NiO, NiAu, Ni, Cr, Rh, Pd, Au, Ti, Pt, Au, Ta, Al 중 적어도 하나를 포함하는 단일층 또는 복수의 층으로 이루어지는 레이저 다이오드.
  6. 제1항에서,
    상기 제2 전극은 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag 중의 적어도 하나를 포함하는 단일층 또는 복수의 층으로 이루어지는 레이저 다이오드.
  7. 제1항 또는 제2항에서,
    상기 버퍼층, 제1 도전형 접촉층, 제1 도전형 클래드층, 발광층, 제2 도전형 클래드층, 제2 도전형 접촉층은 Inx(GayAl1-y)N (0<x<1, 0<y<1)으로 이루어져 있는 레이저 다이오드.
  8. 제7항에서,
    상기 버퍼층, 제1 도전형 접촉층, 제1 도전형 클래드층, 발광층, 제2 도전형 클래드층, 제2 도전형 접촉층의 총 두께는 1um 내지 200um인 레이저 다이오드.
  9. 제1항 또는 제2항에서,
    상기 기초 기판은 사파이어로 이루어진 레이저 다이오드.
  10. 제9항에서,
    상기 기초 기판의 두께는 1um에서 400um 사이이며 상기 제1 도전형 접촉층이 형성되어 있는 면의 반대면이 경면 연마되어 있는 레이저 다이오드.
  11. 제1항 또는 제2항에서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 레이저 다이오드.
  12. 제1항 또는 제2항에서,
    상기 기초 기판과 상기 버퍼층이 가지는 스트라이프 비아 홀(stripe via hole)은 상기 제1 도전형 접촉층에 가까워질수록 폭이 좁아지는 레이저 다이오드.
  13. 제1항 또는 제2항에서,
    상기 제1 전극이 도전성 페이스트를 통하여 접착하며, 상기 제2 전극은 와이어 본딩을 통하여 전기적으로 연결되는 리드 프레임을 더 포함하는 레이저 다이오드.
  14. 제1항 또는 제2항에서,
    상기 제1 전극 위에 형성되어 있는 제1 전극 패드를 더 포함하고, 상기 제1 전극 패드는 상기 비아와 중첩하지 않는 위치에 형성되어 있는 레이저 다이오드.
  15. 제2항에서,
    상기 리셉터 기판은 Si, GaAs, InP, InAs 등의 전도성 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 산화막 기판 및 Cu, W, CuW, Au, Ag 등의 금속기판 중의 어느 하나로 이루어지는 레이저 다이오드.
  16. 제1 전극의 역할을 하는 도전성 리셉터 기판,
    상기 리셉터 기판 위에 형성되어 있는 제1 오믹층,
    상기 제1 오믹층 위에 형성되어 있는 제1 도전형 접촉층,
    상기 제1 도전형 접촉층 위에 형성되어 있는 제1 도전형 클래드층,
    상기 제1 도전형 클래드층 위에 형성되어 있는 발광층,
    상기 발광층 위에 형성되어 있는 제2 도전형 클래드층,
    상기 제2 도전형 클래드층 위에 형성되어 있는 제2 도전형 접촉층,
    상기 제2 도전형 접촉층 위에 형성되어 있는 제2 오믹층,
    상기 제2 오믹층 위에 형성되어 있는 제2 전극
    을 포함하는 레이저 다이오드.
  17. 제16항에서,
    상기 제1 도전형 접촉층, 제1 도전형 클래드층, 발광층, 제2 도전형 클래드층, 제2 도전형 접촉층은 Inx(GayAl1-y)N (0<x<1, 0<y<1)으로 이루어져 있는 레이저 다이오드.
  18. 제16항에서,
    상기 제2 전극은 NiO, NiAu, Ni, Cr, Rh, Pd, Au, Ti, Pt, Au, Ta, Al 중 적어도 하나를 포함하는 단일층 또는 복수의 층으로 이루어지는 레이저 다이오드.
  19. 제16항에서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 레이저 다이오드.
  20. 기초 기판 위에 버퍼층, 제1 도전형 접촉층, 제1 도전형 클래드층, 발광층, 제2 도전형 클래드층, 제2 도전형 접촉층 및 제1 전극을 적층하는 단계,
    상기 기초 기판을 랩핑하는 단계,
    상기 제1 전극 표면과 상기 기초 기판 표면에 보호막을 형성하는 단계,
    상기 기초 기판 위의 보호막(hard mask)을 사진 식각하여 상기 기초 기판 표면을 일부 노출시키는 단계,
    상기 보호막을 식각 마스크로 하여 상기 기초 기판과 그 하부의 버퍼층을 식각하여 스트라이프 비아 홀(stripe via hole)을 형성하는 단계,
    상기 스트라이프 비아 홀(stripe via hole)을 통하여 상기 제1 도전형 접촉층과 연결되는 제2 전극을 형성하는 단계를 포함하는 레이저 다이오드의 제조 방법.
  21. 제20항에서,
    상기 기초 기판을 랩핑하는 단계 이전에 보조 기판을 부착하는 단계를 더 포함하는 레이저 다이오드의 제조 방법.
  22. 제21항에서,
    상기 보조 기판은 사파이어, 유리, 퀄츠 등의 절연 기판, Si, GaAs, InP, InAs 등의 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 산화막, CuW, Mo, Au, Al, Au 등의 금속 기판 중의 어느 하나인 레이저 다이오드의 제조 방법.
  23. 제21항에서,
    상기 보조 기판의 부착은 왁스를 접착제로 사용하여 행하는 레이저 다이오드의 제조 방법.
  24. 제20항에서,
    상기 기초 기판을 랩핑하는 단계에서는 염산(HCl), 질산(HNO3), 불산(HF), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H2SO4), 인산(H3PO4) 및 알루에치 (4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각 방법, CMP(chemical mechanical polishing) 및 ICP/RIE 건식 식각 방법 중의 적어도 어느 하나를 이용하는 레이저 다이오드의 제조 방법.
  25. 제20항에서,
    상기 기초 기판을 랩핑하는 단계에서는 상기 기초 기판 표면을 경면 연마하여 거칠기가 10um 이하가 되도록 하는 레이저 다이오드의 제조 방법.
  26. 제20항에서,
    상기 기초 기판 위의 SiN, SiO등의 보호막(hard mask)을 사진 식각하는 단계에서는 BOE 용액을 식각액으로 이용하는 습식 식각 방법을 사용하거나 RIE 건식 식각 방법을 사용하는 레이저 다이오드의 제조 방법.
  27. 제20항에서,
    상기 스트라이프 비아 홀 (stripe via hole)을 형성하는 단계에서는 염산(HCl), 질산(HNO3), 불산(HF), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H2SO4), 인산(H3PO4) 및 알루에치(4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 레이저 다이오드의 제조 방법.
  28. 제27항에서,
    상기 식각액은 100?? 이상의 온도로 가열된 상태에서 사용되는 레이저 다이오드의 제조 방법.
  29. 제20항에서,
    상기 스트라이프 비아 홀( stripe via hole)을 형성하는 단계에서는 염산 (HCl), 질산(HNO3), 불산(HF), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H2SO4), 인산(H3PO4) 및 알루에치(4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각과 ICP/RIE 또는 RIE 건식 식각을 병행하는 레이저 다이오드의 제조 방법.
  30. 제29항에서,
    상기 습식 식각은 상기 기초 기판을 식각하는데 사용하고, 상기 건식 식각은 상기 버퍼층을 식각하는데 사용하는 레이저 다이오드의 제조 방법.
  31. 제30항에서,
    상기 버퍼층을 Inx(GayAl1-y)N (0<x<1, 0<y<1)으로 형성하여 상기 습식 식각의 식각 정지층으로 활용하는 레이저 다이오드의 제조 방법.
  32. 제30항에서,
    상기 비아 홀 (via hole) 내의 전기적 특성을 프로브를 이용하여 감시함으로써 상기 제1 도전형 접촉층이 노출되었는지를 확인하는 레이저 다이오드의 제조 방법.
  33. 제30항에서,
    상기 건식 식각은 BCL3, Cl2, HBr, Ar 중의 적어도 하나를 식각 가스로 사용하는 레이저 다이오드의 제조 방법.
  34. 제29항에서,
    상기 기초 기판을 식각함에 있어서 상기 건식 식각과 상기 습식 식각을 병행하는 레이저 다이오드의 제조 방법.
  35. 제20항에서,
    상기 제1 전극을 적층하기 이전에 상기 제2 도전형 접촉층 위에 제1 오믹층을 더 형성하고,
    상기 제2 전극을 형성하기 이전에 상기 제1 도전형 접촉층과 접촉하는 제2 오믹층을 더 형성하는 레이저 다이오드의 제조 방법.
  36. 제35항에서,
    상기 제1 및 제2 오믹층은 광 반사 특성을 가지는 레이저 다이오드의 제조 방법.
  37. 제35항에서,
    상기 제1 전극 또는 상기 제2 전극은 Ni, Au, Ti, Al, Rh, Pd, Ta, Cr 군중 적어도 하나 이상을 증착하고, 질소 또는 산소를 포함하는 분위기에서 200?? 내지 700?? 사이의 온도로 열처리하여 형성하는 레이저 다이오드의 제조 방법.
  38. 제20항에서,
    상기 기초 기판을 개별 칩별로 벽개하는 단계를 더 포함하고, 상기 기초 기판을 개별 칩별로 벽개하는 단계는 습식 식각 및 건식 식각 중의 적어도 하나를 사용하여 진행하는 레이저 다이오드의 제조 방법.
  39. 제378항에서,
    상기 기초 기판을 개별 칩별로 벽개하는 단계는 염산(HCl), 질산(HNO3), 불산(HF), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H2SO4), 인산(H3PO4) 및 알루에치(4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각을 사용하여 진행하는 레이저 다이오드의 제조 방법.
  40. 제38항에서,
    상기 기초 기판의 표면이 노출된 부분과 그 하부의 버퍼층을 식각하여 스트라이프 형태의 비아 홀(stripe via hole)을 형성하는 단계에서 상기 기초 기판을 개별 칩별로 벽개하기 위한 벽개(cleave) 라인 형성공정을 병행하여 진행하는 레이저 다이오드의 제조 방법.
  41. 제40항에서,
    상기 벽개 라인은 0.5um~100um의 깊이로 형성하는 레이저 다이오드의 제조 방법 .
  42. 기초 기판 위에 버퍼층, 제1 도전형 접촉층, 제1 도전형 클래드층, 발광층, 제2 도전형 클래드층, 제2 도전형 접촉층을 적층하는 단계,
    상기 제2 도전형 접촉층 위에 리셉터 기판을 부착하는 단계,
    상기 기초 기판과 상기 버퍼층을 랩핑하여 제거하여 상기 제1 도전형 접촉층을 노출하는 단계,
    상기 제1 도전형 접촉층 위에 전극층을 형성하는 단계를 포함하는 레이저 다이오드의 제조 방법.
  43. 제42항에서,
    상기 리셉터 기판은 Si, GaAs, InP, InAs 등의 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 산화막, CuW, Mo, Au, Al, Au 등의 금속 기판 중의어느 하나로 이루어져 있는 레이저 다이오드의 제조 방법.
  44. 제42항에서,
    상기 리셉터 기판의 부착은 In, Au, Pt, Pd, Ni중 적어도 어느 하나 이상을 포함하는 유테틱 금속을 접착제로 사용하며 200??에서 500?? 사이의 온도와 1MP에서 6MP 사이의 압력을 가하여 이루어지는 레이저 다이오드의 제조 방법.
  45. 제42항에서,
    상기 기초 기판과 상기 버퍼층을 랩핑하여 제거하는 단계에서는 염산(HCl), 질산(HNO3), 불산(HF), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H2SO4), 인산 (H3PO4) 및 알루에치(4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각 방법, CMP(chemical mechanical polishing) 및 ICP/RIE 건식 식각 방법 중의 적어도 어느 하나를 이용하는 레이저 다이오드의 제조 방법.
  46. 제45항에서,
    상기 기초 기판과 상기 버퍼층을 랩핑하여 제거하는 단계에서는 상기 습식 식각 방법과 상기 건식 식각 방법을 함께 사용하며 상기 습식 식각 방법은 상기 기초 기판을 식각하는데 사용하고, 상기 건식 식각 방법은 상기 버퍼층을 식각하는데사용하는 레이저 다이오드의 제조 방법.
  47. 제42항에서,
    상기 리셉터 기판을 부착하기 이전에 상기 제2 도전형 접촉층 위에 제1 오믹층을 더 형성하고,
    상기 전극층을 형성하기 이전에 상기 제1 도전형 접촉층과 접촉하는 제2 오믹층을 더 형성하는 레이저 다이오드의 제조 방법.
  48. 제44항에서,
    상기 제2 도전형 접촉층 위에 리셉터 기판을 부착하는 단계 이전에 상기 제2 도전형 접촉층 위에 Ti, Pt, Ni, Ta 중 적어도 하나를 포함하여 이루어지는 배리어 금속층을 형성하는 단계를 더 포함하는 레이저 다이오드의 제조 방법.
KR1020030090752A 2003-12-12 2003-12-12 사파이어 기판 식각 방법을 이용한 수직형 전극 구조를가지는 레이저 다이오드 및 그 제조 방법 Ceased KR20050013045A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030090752A KR20050013045A (ko) 2003-12-12 2003-12-12 사파이어 기판 식각 방법을 이용한 수직형 전극 구조를가지는 레이저 다이오드 및 그 제조 방법
PCT/KR2004/002752 WO2005057745A1 (en) 2003-12-12 2004-10-29 Gan-based vertical electrode laser diode utilizing the technique of sapphire etching and manufacturing method of the same.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030090752A KR20050013045A (ko) 2003-12-12 2003-12-12 사파이어 기판 식각 방법을 이용한 수직형 전극 구조를가지는 레이저 다이오드 및 그 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020060009597A Division KR20060025211A (ko) 2006-02-01 2006-02-01 사파이어 기판 식각 방법을 이용한 수직형 전극 구조를가지는 레이저 다이오드 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20050013045A true KR20050013045A (ko) 2005-02-02

Family

ID=34675744

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030090752A Ceased KR20050013045A (ko) 2003-12-12 2003-12-12 사파이어 기판 식각 방법을 이용한 수직형 전극 구조를가지는 레이저 다이오드 및 그 제조 방법

Country Status (2)

Country Link
KR (1) KR20050013045A (ko)
WO (1) WO2005057745A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380753B2 (en) 2019-07-09 2022-07-05 Samsung Display Co., Ltd. Display device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111599747B (zh) * 2020-05-09 2023-09-26 中国电子科技集团公司第十三研究所 蓝宝石上石墨烯射频mmic芯片上通孔的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58151089A (ja) * 1982-03-04 1983-09-08 Fujitsu Ltd 半導体発光装置
KR960027099A (ko) * 1994-12-17 1996-07-22 구자홍 액상 에피텍시(lpe) 특성을 이용한 수직형 다파장 레이저 다이오드 및 그 제조방법
KR20020048546A (ko) * 2000-12-18 2002-06-24 이형도 ＧａＮ계열 Ⅲ-Ⅴ족 질화물 반도체 발광 소자 및 그 제조방법
KR20020063398A (ko) * 2001-01-29 2002-08-03 삼성전기주식회사 ＧａＮ계열 Ⅲ-Ⅴ족 질화물 반도체 레이저 다이오드

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3753747B2 (ja) * 1993-12-27 2006-03-08 豊田合成株式会社 窒化ガリウム系化合物半導体レーザダイオード
US5985687A (en) * 1996-04-12 1999-11-16 The Regents Of The University Of California Method for making cleaved facets for lasers fabricated with gallium nitride and other noncubic materials
US5987048A (en) * 1996-07-26 1999-11-16 Kabushiki Kaisha Toshiba Gallium nitride-based compound semiconductor laser and method of manufacturing the same
US6031858A (en) * 1996-09-09 2000-02-29 Kabushiki Kaisha Toshiba Semiconductor laser and method of fabricating same
JP2000261105A (ja) * 1999-03-08 2000-09-22 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体レーザ
JP2003332688A (ja) * 2002-03-08 2003-11-21 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体レーザ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58151089A (ja) * 1982-03-04 1983-09-08 Fujitsu Ltd 半導体発光装置
KR960027099A (ko) * 1994-12-17 1996-07-22 구자홍 액상 에피텍시(lpe) 특성을 이용한 수직형 다파장 레이저 다이오드 및 그 제조방법
KR20020048546A (ko) * 2000-12-18 2002-06-24 이형도 ＧａＮ계열 Ⅲ-Ⅴ족 질화물 반도체 발광 소자 및 그 제조방법
KR20020063398A (ko) * 2001-01-29 2002-08-03 삼성전기주식회사 ＧａＮ계열 Ⅲ-Ⅴ족 질화물 반도체 레이저 다이오드

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380753B2 (en) 2019-07-09 2022-07-05 Samsung Display Co., Ltd. Display device

Also Published As

Publication number Publication date
WO2005057745A1 (en) 2005-06-23

Similar Documents

Publication Publication Date Title
US12088065B2 (en) Manufacturable devices formed on gallium and nitrogen material
JP4860024B2 (ja) ＩｎＸＡｌＹＧａＺＮ発光素子及びその製造方法
US8085825B2 (en) Method of fabricating semiconductor laser diode apparatus and semiconductor laser diode apparatus
JP2005150675A (ja) 半導体発光ダイオードとその製造方法
JP6829497B2 (ja) 窒化物半導体発光素子及びその製造方法
US20100117109A1 (en) Light emitting element
KR100613272B1 (ko) 수직형 전극 구조를 가지는 발광 다이오드 및 그 제조 방법
KR100648136B1 (ko) 발광 다이오드 및 그 제조 방법
JP2006073619A (ja) 窒化物系化合物半導体発光素子
JP5075786B2 (ja) 発光装置及びその製造方法
KR101262226B1 (ko) 반도체 발광 소자의 제조방법
KR100576317B1 (ko) 질화물계 반도체 발광다이오드 및 그의 제조방법
KR100530986B1 (ko) 발광 다이오드와 그 제조 방법 및 사파이어 기판의 식각방법
CN109860369B (zh) 一种半导体发光器件及其制备方法
KR100497338B1 (ko) 발광 다이오드 및 그 제조 방법
KR20060025211A (ko) 사파이어 기판 식각 방법을 이용한 수직형 전극 구조를가지는 레이저 다이오드 및 그 제조 방법
JP4862386B2 (ja) 半導体発光ダイオード
KR20050013045A (ko) 사파이어 기판 식각 방법을 이용한 수직형 전극 구조를가지는 레이저 다이오드 및 그 제조 방법
KR100629210B1 (ko) 수직형 발광 다이오드 및 그 제조 방법
KR100663321B1 (ko) 수직전극형 발광 다이오드 및 그 제조 방법
KR100629929B1 (ko) 수직 전극 구조를 가지는 발광 다이오드
KR100663324B1 (ko) 수직전극형 발광 다이오드 및 그 제조 방법
KR20060079159A (ko) 수직전극형 발광 다이오드 및 그 제조 방법
KR100557855B1 (ko) 발광 다이오드와 그 제조 방법 및 사파이어 기판의 식각방법
KR20060134490A (ko) 플립 칩 질화물반도체 발광 다이오드 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20031212

PA0201 Request for examination
G15R Request for early publication
PG1501 Laying open of application

Comment text: Request for Early Opening

Patent event code: PG15011R01I

Patent event date: 20050114

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20051031

Patent event code: PE09021S01D

A107 Divisional application of patent
AMND Amendment
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20060201

Patent event code: PA01071R01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20060503

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20051031

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20060608

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20060503

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20070601

Appeal identifier: 2006101004910

Request date: 20060608

AMND Amendment
PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20060627

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20060608

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20060201

Patent event code: PB09011R02I

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060818

Patent event code: PE09021S01D

B601 Maintenance of original decision after re-examination before a trial
PB0601 Maintenance of original decision after re-examination before a trial
J801 Dismissal of trial

Free format text: REJECTION OF TRIAL FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20060608

Effective date: 20070601

PJ0801 Rejection of trial

Patent event date: 20070601

Patent event code: PJ08011S01D

Comment text: Decision on Dismissal of Request for Trial (Dismissal of Decision)

Decision date: 20070601

Appeal kind category: Appeal against decision to decline refusal

Appeal identifier: 2006101004910

Request date: 20060608