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KR20040107064A - 에너지 회수장치 및 방법과 이를 이용한 플라즈마디스플레이 패널의 구동방법 - Google Patents

에너지 회수장치 및 방법과 이를 이용한 플라즈마디스플레이 패널의 구동방법 Download PDF

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KR20040107064A
KR20040107064A KR1020030037867A KR20030037867A KR20040107064A KR 20040107064 A KR20040107064 A KR 20040107064A KR 1020030037867 A KR1020030037867 A KR 1020030037867A KR 20030037867 A KR20030037867 A KR 20030037867A KR 20040107064 A KR20040107064 A KR 20040107064A
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voltage source
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강봉구
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엘지전자 주식회사
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Abstract

본 발명은 발광효율을 향상시킬 수 있도록 한 에너지 회수장치에 관한 것이다.
본 발명의 에너지 회수장치는 패널 커패시터로 구형파를 공급하기 위한 구형파 공급부와, 구형파와 중첩되도록 패널 커패시터로 정현파를 공급하기 위한 정현파 공급부를 구비한다.

Description

에너지 회수장치 및 방법과 이를 이용한 플라즈마 디스플레이 패널의 구동방법{Apparatus and Method of Energy Recovery and Driving Method of Plasma Display Panel Using the same}
본 발명은 에너지 회수장치 및 방법과 이를 이용한 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 발광효율을 향상시킬 수 있도록 한 에너지 회수장치 및 방법과 이를 이용한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe 또는 He+Ne+Xe 등의 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1은 종래의 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사전극(Y) 및 유지전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 구비한다. 주사전극(Y)과 유지전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Y)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 주사전극(Y)과 유지전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 주사전극(Y) 및 유지전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은 스트라이프(Stripe) 또는 격자형 형태로 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 다수개의 서브필드는 다시 리셋 기간, 어드레스 기간 및 서스테인 기간으로 분할되어 구동된다.
여기서, 리셋기간은 방전셀에 균일한 벽전하를 형성하는 기간이고, 어드레스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스방전이 발생하게 하는 기간이며, 서스테인 기간은 상기 어드레스방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다.
이와 같이 구동되는 교류 면방전 PDP의 서스테인 방전에는 수백 볼트 이상의 고압이 필요하게 된다. 따라서, 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 에너지 회수장치가 이용된다. 에너지 회수장치는 주사전극(Y) 및 유지전극(Z) 사이의 전압을 회수하여 다음 방전시의 구동전압으로 회수된 전압을 이용한다.
도 2는 서스테인 방전 전압을 회수하기 위하여 주사전극(Y)에 형성된 에너지 회수장치를 나타내는 도면이다. 실제적으로 에너지 회수장치는 패널 커패시터(Cp)를 중심으로 유지전극(Z)에도 대칭적으로 설치된다.
도 2를 참조하면, 종래의 에너지 회수장치는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1,S3)와, 제 1 및 제 3스위치(S1,S3)와 인덕터(L) 사이에 설치되는 다이오드들(D5,D6)과, 인덕터(L)와 패널 커패시터(Cp) 사이에 병렬로 접속된 제 2 및 제 4스위치(S2,S4)를 구비한다.
패널 커패시터(Cp)는 주사전극(Y)과 유지전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 제 2 스위치(S2)는 기준 전압원(Vs)에 접속되고, 제 4 스위치(S4)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다.
이를 위해, 소스 커패시터(Cs)는 기준 전압원(Vs)의 절반값에 해당하는 Vs/2의 전압을 충전할 수 있는 용량값을 갖는다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4 스위치(S1내지S4)는 전류의 흐름을 제어한다. 제 5 및 제 6다이오드(D5,D6)는 전류가 역방향으로 흐르는 것을 방지한다. 아울러, 제 1 내지 제 4 스위치(S1내지S4)에 각각 설치된 내부 다이오드(D1내지D4)들도 역전류가 흐르는 것을 방지한다.
도 3은 도 2에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
T1 기간 이전에 패널 커패시터(Cp)에는 0 볼트의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에는 제 1 스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 전류패스가 형성되면 소스 커패시터(Cs)에 충전된 Vs/2의 전압은 패널 커패시터(Cp)로 공급된다. 이때, 인턱터(L)와 패널 커패시터(Cp)가 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 소스 커패시터(Cs) 전압의 두배인 Vs 전압이 충전된다.
T2 기간에는 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 기준 전압원(Vs)의 전압이 패널 커패시터(Cp)로 공급된다. 즉, 제 2스위치(S2)가 턴-온되면 기준 전압원(Vs)의 전압값이 패널 커패시터(Cp)로 공급되어 패널 커패시터(Cp)의 전압값이 기준 전압원(Vs)이하로 떨어지는 것을 방지하고, 이에 따라 안정적으로 서스테인 방전이 발생되게 된다. 여기서, 패널 커패시터(Cp)의 전압은 T1기간에 Vs까지 상승하였기 때문에 T2 기간동안 외부에서 공급되는 전압값이 최소화될 수 있다.(즉, 소비전력이 저감될 수 있다)
T3 기간에는 제 1 스위치(S1)가 턴-오프(Turn-off)된다. 이때, 패널 커패시터(Cp)는 기준 전압원(Vs)의 전압을 유지한다. T4 기간에는 제 2 스위치(S2)가 턴-오프됨과 아울러 제 3 스위치(S3)가 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3 스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vs/2의 전압이 충전된다.
T5 기간에는 제 4스위치(S4)가 턴-온된다. 제 4스위치(S4)가 턴-온되면 패널 커패시터(Cp)와 기저전압원(GND)간의 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0볼트로 하강한다. T6기간에는 제 3스위치(S3)가 턴-오프된다. 실제로, 주사전극(Y) 및 유지전극(Z)에 공급되는 교류 구동펄스는 T1 내지 T6 기간이 주기적으로 반복되면서 얻어지게 된다.
다시 말하여, 서스테인 기간동안 주사전극(Y) 및 유지전극(Z)에는 도 4와 같은 구형파(소정의 상승기울기 및 하강기울기를 갖는다)가 교번적으로 공급되어 서스테인 방전을 일으킨다. 하지만, 서스테인 기간에 구형파가 공급되면 발광효율이 낮은 문제점이 발생된다. 다시 말하여, 도 4와 같이 구형파의 서스테인 펄스가 공급되면 서스테인 펄스(구형파)의 초기기간에 짧은 시간동안 1번의 방전만이 발생되게 된다. 여기서, 발생되는 빛의 양은 방전시간(기간)에 비례하므로 종래의 플라즈마 디스플레이 패널은 낮은 발광효율을 갖게된다.
이와 같은 문제점을 극복하기 위하여 한국공개특허공보 특2001-000955에서는 도 5와 같이 서스테인 펄스로 램프펄스를 인가하는 방법에 제안되었다.
도 5를 참조하여 상세히 설명하면, 종래의 다른 실시예에서는 서스테인펄스는 대략 기준전압원(Vs)의 전압까지 급격히 상승되고, 이 기준전압(Vs)으로 다시 소정의 기울기를 가지고 피크전압(Vr)까지 서서히 상승된다. 이후, 서스테인펄스는 피크전압(Vr)으로부터 기저전압원(GND)의 전압으로 급격히 하강된다. 여기서,방전은 서스테인펄스가 대략 기준전압원(Vs)으로 상승된 후, 기준전압(Vs)으로부터 다시 소정의 기울기를 가지고 피크전압(Vr)으로 상승될 때 및 피크전압(Vr)으로부터 기저전압원(GND) 하강될 때 발생된다. 즉, 종래의 다른 실시예에서 서스테인 펄스는 대략 3번의 방전을 일으키고, 이에 따라 발광효율이 향상될 수 있다.
하지만, 종래의 다른 실시예에서는 램프펄스를 이용하기 때문에 많은 소비전력이 소모되는 단점이 있다. 이를 상세히 설명하면, 소정의 기울기를 가지고 서서히 상승되는 램프펄스는 저항(R)을 이용하여 생성된다. 따라서, 종래의 다른 실시예에서는 추가로 포함되는 저항(R)에 의하여 추가적으로 소비전력이 낭비되는 문제점이 있다.
아울러, 종래의 다른 실시예에서는 피크전압(Vr)으로부터 기저전압원(GND) 하강될 때 자기소거(Self erasing)방전이 발생된다. 이와 같은 자기소거 방전이 발생되면 방전셀에 형성된 벽전하들이 소거되게 된다. 여기서, 방전셀에 형성된 벽전하들이 소거되면 다음 서스테인펄스가 공급될 때 서스테인 방전이 발생되지 않는다. 다시 말하여, 서스테인방전은 방전셀에 형성된 벽전하의 벽전압과 서스테인펄스의 전압이 합쳐져야 안정적으로 발생될 수 있다.(방전개시전압(Firing Voltage ) 이상의 전압) 여기서, 방전셀에 형성된 벽전하가 소거되면 서스테인 펄스의 전압만이 인가되게 되고, 이에 따라 방전셀에는 방전개시전압 이하의 전압이 인가되게 되어 서스테인 방전이 발생되지 않는다.
따라서, 본 발명의 목적은 발광효율을 향상시킬 수 있도록 한 에너지 회수장치 및 방법과 이를 이용한 플라즈마 디스플레이 패널의 구동방법을 제공하는 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 종래의 에너지 회수장치를 나타내는 회로도.
도 3은 도 2에 도시된 에너지 회수장치의 동작과정을 나타내는 타이밍도.
도 4는 도 2에 도시된 에너지 회수장치에 의하여 공급되는 서스테인 펄스를 나타내는 도면.
도 5는 종래의 다른 실시예에 의한 서스테인 펄스를 나타내는 도면.
도 6은 본 발명의 실시예에 의한 에너지 회수장치를 나타내는 회로도.
도 7은 도 6에 도시된 에너지 회수장치의 동작과정을 나타내는 타이밍도.
도 8은 도 6에 도시된 에너지 회수장치에 의하여 공급되는 서스테인 펄스를 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
24 : 격벽 26 : 형광체층
32 : 구형파 공급부 34 : 정현파 공급부
상기 목적을 달성하기 위하여 본 발명의 에너지 회수장치는 패널 커패시터로 구형파를 공급하기 위한 구형파 공급부와, 구형파와 중첩되도록 패널 커패시터로 정현파를 공급하기 위한 정현파 공급부를 구비한다.
상기 정현파는 구형파의 최고전압으로부터 피크전압까지 상승됨과 아울러 피크전압으로부터 구형파의 최고전압까지 하강된다.
상기 정현파는 자신의 총 주기중 적어도 1/4이상의 주기가 구형파 상에 나타나도록 설정된다.
상기 구형파 공급부는 소스 커패시터에 충전된 전압을 패널 커패시터로 공급하기 위한 충전경로를 형성하는 제 1스위치와, 패널 커패시터에 충전된 전압을 소스 커패시터로 회수하기 위한 회수경로를 형성하는 제 2스위치와, 충전경로 및 회수경로상에 설치되어 패널 커패시터와 공진회로를 형성하는 제 1인덕터와, 패널 커패시터에 소스 커패시터로부터 공급된 전압이 충전된 후 기준전압원의 전압을 패널 커패시터로 공급하기 위한 제 3스위치와, 패널 커패시터를 기저전압원에 접속시키기 위한 제 4스위치를 구비한다.
상기 기준전압원의 전압이 패널 커패시터로 공급되더라도 패널 커패시터에서서스테인 방전이 발생되지 않도록 기준전압원의 전압값이 설정된다.
상기 정현파 공급부는 기준전압원과 패널 커패시터 사이에 접속되는 정현파 전압원과, 정현파 전압원과 패널 커패시터 사이에 접속되는 제 5 및 제 6스위치와, 제 6스위치와 패널 커패시터 사이에 접속되어 패널 커패시터와 공진회로를 형성하기 위한 제 2인덕터를 구비한다.
상기 정현파 전압원의 전압값은 기준전압원의 전압값보다 낮게 설정된다.
상기 제 2인덕터의 인덕턴스는 상기 제 1인덕터의 인덕턴스보다 높게 설정된다.
상기 제 5 및 제 6스위치는 정현파 전압원의 부극성단자로 기준전압원의 전압이 공급될 때 턴-온된다.
상기 정현파 공급부로부터 정현파가 패널 커패시터로 공급될 때 패널 커패시터에서 서스테인 방전이 발생된다.
상기 기준전압원, 제 3스위치 및 정현파 전압원과 접속되도록 설치되어 역전류를 방지하기 위한 다이오드를 추가로 구비한다.
본 발명의 에너지 회수방법은 패널 커패시터로 제 1전압까지 상승되는 전압을 공급하는 단계와, 기준전압원으로부터 전압을 패널 커패시터로 공급하여 제 1전압을 유지하는 단계와, 패널 커패시터로 제 1전압으로부터 제 2전압까지 상승됨과 아울러 제 2전압으로부터 제 1전압까지 하강하는 정현파가 공급되는 단계와, 패널 커패시터로 제 1전압으로부터 기저전압원으로 하강되는 전압을 공급하는 단계를 포함한다.
상기 패널 커패시터에서의 방전은 정현파가 공급될 때 발생된다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 상기 리셋기간동안 방전셀을 초기화시키는 단계와; 어드레스기간동안 켜질 방전셀을 선택하는 단계와; 서스테인 기간동안 구형파와, 구형파의 피크전압으로부터 상승됨과 아울러 피크전압으로부터 최고전압까지 하강되는 정현파로 이루어진 서스테인 펄스가 공급되어 어드레스기간동안 선택된 방전셀들에서 서스테인 방전을 일으키는 단계를 포함한다.
상기 서스테인 방전은 정현파가 공급될 때 발생된다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 6 내지 도 8을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 6은 본 발명의 실시예에 의한 주사전극(Y)에 형성된 에너지 회수장치를 나타내는 회로도이다. 실제적으로 에너지 회수장치는 패널 커패시터(Cp)를 중심으로 유지전극(Z)에도 대칭적으로 설치된다.
도 6을 참조하면, 본 발명의 실시예에 의한 에너지 회수장치는 구형파를 공급하기 위한 구형파 공급부(32)와, 정현파를 공급하기 위한 정현파 공급부(34)를 구비한다. 구형파 공급부(32)는 종래의 에너지 회수장치와 동일 구조를 갖는다. 이와 같은 구형파 공급부(32)는 구형파를 패널 커패시터(Cp)로 공급한다. 정현파 공급부(34)는 구형파 공급부(32)에서 구형파가 공급될 때 구형파에 중첩되는 정현파를 공급한다. 여기서, 정현파 공급부(34)에서 공급되는 정현파는 구형파의 최고전압(Vs1) 상에 나타나게 된다.
구형파 공급부(32)는 패널 커패시터(Cp)와 소스 커패시터(Cs1) 사이에 접속된 제 1인덕터(L1)와, 소스 커패시터(Cs1)와 제 1인덕터(L1) 사이에 병렬로 접속된 제 1 및 제 3스위치(S1,S3)와, 제 1 및 제 3스위치(S1,S3)와 제 1인덕터(L1) 사이에 설치되는 다이오드들(D5,D6)과, 제 1인덕터(L1)와 패널 커패시터(Cp) 사이에 병렬로 접속된 제 2 및 제 4스위치(S2,S4)를 구비한다.
패널 커패시터(Cp)는 주사전극(Y)과 유지전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 제 2스위치(S2)는 기준전압원(Vs1)에 접속되고, 제 4스위치(S4)는 기저전압원(GND)에 접속된다. 여기서, 기준전압원(Vs1)의 전압값은 종래의 Vs보다 낮게 설정된다. 따라서, 기준전압원(Vs1)이 전압값이 어드레스 방전이 발생된 방전셀로 공급되더라도 방전셀의 전압값은 방전개시전압 이하로 설정되어 서스테인 방전이 발생되지 않는다. 소스 커패시터(Cs1)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)로 재공급한다.
이를 위해, 소스 커패시터(Cs1)는 기준전압원(Vs1)의 절반값에 해당하는 Vs1/2의 전압을 충전할 수 있는 용량값을 갖는다. 제 1인덕터(L1)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4스위치(S1 내지 S4)는 전류의 흐름을 제어한다. 제 5 및 제 6다이오드(D5,D6)는 전류가 역방향으로 흐르는 것을 방지한다. 아울러, 제 1 내지 제 4스위치(S1 내지 S4)에 각각 설치된 내부 다이오드(D1 내지 D4)들도 역전류가 흐르는 것을 방지한다.
정현파 공급부(34)는 구형파 공급부(32), 기준전압원(Vs1) 및 패널 커패시터(Cp)에 접속되도록 설치된다. 이와 같은 정현파 공급부(34)는 기준전압원(Vs1)과 패널 커패시터(Cp)에 사이에 직렬로 접속되는 제 9다이오드(D9), 정현파 전압원(Vp/2), 제 5 및 제 6스위치(S5,S6) 및 제 2인덕터(L2)를 구비한다.
제 9다이오드(D9)는 정현파 전압원(Vp/2), 제 2스위치(S2) 및 기준전압원(Vs1)에 접속되도록 설치되어 전류가 역방향으로 흐르는 것을 방지한다. 정현파 전압원(Vp/2)은 제 5 및 제 6스위치(S5,S6)가 턴-온될 때 소정전압을 제 2인덕터(L2)로 공급한다. 여기서, 정현파 전압원(Vp/2)의 전압값은 기준전압원(Vs1)의 전압값보다 낮게 설정된다.
제 2인덕터(L2)는 패널 커패시터(Cp)와 직렬 공진회로를 형성한다. 즉, 제 2인덕터(L2)는 정현파 전압원(Vp/2)으로부터 소정전압이 공급될 때 패널 커패시터(Cp)와 공진하면서 정현파가 패널 커패시터(Cp)로 공급되도록 한다. 여기서, 낮은 기울기를 가지는 정현파가 공급될 수 있도록 제 2인덕터(L2)의 인덕턴스는 제 1인덕터(L1)의 인덕턴스보다 높게 설정된다.
제 5 및 제 6스위치(S5,S6)는 동일 시간에 턴-온 및 턴-오프되면서 전류의 흐름을 제어한다. 여기서, 제 5 및 제 6스위치(S5,S6)는 역전류가 흐르는 것을 방지하기 위하여 서로 다른 방향을 가지는 내부 다이오드(D7,D8)를 구비한다.
도 7은 도 6에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다. 도 7에서 T1 기간 이전에 패널 커패시터(Cp)에는 0볼트의 전압이 충전됨과 아울러 소스 커패시터(Cs1)에는 Vs1/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에는 제 1스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs1)로부터 제 1스위치(S1), 제 1인덕터(L1) 및 패널 커패시터(Cp)로 이어지는 전류패스가 형성된다. 전류패스가 형성되면 소스 커패시터(Cs1)에 충전된 Vs1/2의 전압은 패널 커패시터(Cp)로 공급된다. 이때, 제 1인덕터(L1)와 패널 커패시터(Cp)가 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 소스 커패시터(Cs) 전압의 대략 두배인 Vs1의 전압이 공급된다.
T2 기간에는 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 기준 전압원(Vs1)의 전압이 패널 커패시터(Cp)로 공급된다. 즉, 제 2스위치(S2)가 턴-온되면 기준 전압원(Vs1)의 전압값이 패널 커패시터(Cp)로 공급되어 패널 커패시터(Cp)의 전압값이 기준전압원(Vs) 이하로 떨어지는 것을 방지한다. 한편, 기준 전압원(Vs1)의 전압값은 종래의 Vs보다 낮게 설정되므로 패널 커패시터(Cp)에 형성된 벽전하와 기준전압원(Vs1)의 전압값이 합쳐져도 방전개시전압을 넘지 못한다. 따라서, T2기간동안 방전셀(패널 커패시터(Cp))에서는 서스테인 방전이 일어나지 않는다.
T3 기간에는 제 5 및 제 6스위치(S5,S6)가 턴-온된다. 제 5 및 제 6스위치(S5,S6)가 턴-온되면 정현파 전압원(Vp/2)의 전압이 제 5스위치(S5), 제 6스위치(S6) 및 제 2인덕터(L2)를 경유하여 패널 커패시터(Cp)로 공급된다. 이때, 제 2인덕터(L2)는 패널 커패시터(Cp)와 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 Vs1의 전압으로부터 Vs1+Vp의 전압으로 상승 및 하강되는 정현파가 공급된다.
이를 상세히 설명하면, 먼저 제 1노드(n1)에는 기준전압원(Vs1)의 전압이 공급된다. 여기서, 제 1노드(n1)에 공급되는 기준전압원(Vs1)의 전압은 정현파 전압원(Vp/2)의 부극성 단자로 공급된다. 따라서, 패널 커패시터(Cp)로 공급되는 정현파는 기준전압원(Vs1)으로부터 공진된다. 즉, 패널 커패시터(Cp)로 공급되는 정형파는 기준전압원(Vs1)의 전압으로부터 상승함과 아울러 기준전압원(Vs1)의 전압까지 하강된다. 즉, 정현파는 Vs1의 전압으로부터 Vs1+Vp의 전압으로 상승하고, Vs1+Vp의 전압으로부터 Vs1의 전압까지 하강되면서 패널 커패시터(Cp)로 공급된다. 한편, T2의 기간에 정현파를 공급받은 패널 커패시터(Cp)는 방전개시전압(Vf) 이상의 전압값을 갖게 되고, 이에 따라 패널 커패시터(Cp)에서는 서스테인 방전이 발생된다. 한편, T2기간중에 제 1스위치(S1)는 턴-오프된다.
T4 기간에는 제 5 및 제 6스위치(S5,S6)가 턴-오프된다. 제 5 및 제 6스위치(S5,S6)가 턴-오프되면 패널 커패시터(Cp)는 기준전압원(Vs1)의 전압값을 유지한다. T5 기간에는 제 2스위치(S2)가 턴-오프됨과 아울러 제 3스위치(S3)가 턴-온된다. 제 3스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 제 1인덕터(L1) 및 제 3스위치(S3)를 통해 소스 커패시터(Cs1)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs1)로 회수된다. 이때, 소스 커패시터(Cs1)에는 Vs1/2의 전압이 충전된다.
T6 기간에는 제 4스위치(S4)가 턴-온된다. 제 4스위치(S4)가 턴-온되면 패널 커패시터(Cp)와 기저전압원(GND) 간에 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0볼트로 하강한다. T7기간에는 제 3스위치(S3)가 턴-오프된다. 실제로, 본 발명에서 주사전극(Y) 및 유지전극(Z)에 공급되는 교류 구동펄스는 T1 내지 T7 기간이 주기적으로 반복되면서 얻어지게 된다.
이와같은, 본 발명에서는 서스테인 기간동안 도 8과 같이 구형파의 피크전압에 정현파가 중첩되어 인가된다. 여기서, 정현파가 인가되는 기간동안 서스테인 방전이 발생된다. 소정의 기울기를 가지고 상승되는 정현파가 인가되는 동안 서스테인 방전이 발생되면 서스테인 방전은 긴시간동안 지속되거나, 다수의 방전이 반복되어 발생된다. 따라서, 본 발명의 실시예에서는 PDP의 발광효율을 향상시킬 수 있다. 아울러, 정현파는 제 2인덕터(L2) 및 패널 커패시터(Cp)에 의해 생성되기 때문에, 즉 저항이 사용되지 않기 때문에 소비전력을 저감할 수 있다. 그리고, 본 발명의 서스테인펄스는 기준전압원(Vs1)으로부터 기저전압원(GND)으로 하강되기 때문에 자기소거방전이 발생되지 않고, 이에 따라 안정적으로 서스테인 방전을 일으킬 수 있다. 한편, 본 발명에서 정현파는 자신의 총 주기중 적어도 1/4이상의 주기가 상기 구형파 상에 나타나도록 설정된다.
상술한 바와 같이, 본 발명에 따른 에너지 회수장치 및 방법과 이를 이용한 플라즈마 디스플레이 패널의 구동방법에 의하면 구형파의 최고전압상에 정현파를 인가하여 발광효율을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (15)

  1. 패널 커패시터로 구형파를 공급하기 위한 구형파 공급부와,
    상기 구형파와 중첩되도록 상기 패널 커패시터로 정현파를 공급하기 위한 정현파 공급부를 구비하는 것을 특징으로 하는 에너지 회수장치.
  2. 제 1항에 있어서,
    상기 정현파는 상기 구형파의 최고전압으로부터 피크전압까지 상승됨과 아울러 상기 피크전압으로부터 상기 구형파의 최고전압까지 하강되는 것을 특징으로 하는 에너지 회수장치.
  3. 제 2항에 있어서,
    상기 정현파는 자신의 총 주기중 적어도 1/4이상의 주기가 상기 구형파 상에 나타나도록 설정되는 것을 특징으로 하는 에너지 회수장치.
  4. 제 1항에 있어서,
    상기 구형파 공급부는
    소스 커패시터에 충전된 전압을 상기 패널 커패시터로 공급하기 위한 충전경로를 형성하는 제 1스위치와,
    상기 패널 커패시터에 충전된 전압을 상기 소스 커패시터로 회수하기 위한회수경로를 형성하는 제 2스위치와,
    상기 충전경로 및 회수경로상에 설치되어 상기 패널 커패시터와 공진회로를 형성하는 제 1인덕터와,
    상기 패널 커패시터에 상기 소스 커패시터로부터 공급된 전압이 충전된 후 기준전압원의 전압을 상기 패널 커패시터로 공급하기 위한 제 3스위치와,
    상기 패널 커패시터를 기저전압원에 접속시키기 위한 제 4스위치를 구비하는 것을 특징으로 하는 에너지 회수장치.
  5. 제 4항에 있어서,
    상기 기준전압원의 전압이 상기 패널 커패시터로 공급되더라도 상기 패널 커패시터에서 서스테인 방전이 발생되지 않도록 상기 기준전압원의 전압값이 설정되는 것을 특징으로 하는 에너지 회수장치.
  6. 제 4항에 있어서,
    상기 정현파 공급부는
    상기 기준전압원과 상기 패널 커패시터 사이에 접속되는 정현파 전압원과,
    상기 정현파 전압원과 상기 패널 커패시터 사이에 접속되는 제 5 및 제 6스위치와,
    상기 제 6스위치와 상기 패널 커패시터 사이에 접속되어 상기 패널 커패시터와 공진회로를 형성하기 위한 제 2인덕터를 구비하는 것을 특징으로 하는 에너지회수장치.
  7. 제 6항에 있어서,
    상기 정현파 전압원의 전압값은 상기 기준전압원의 전압값보다 낮게 설정되는 것을 특징으로 하는 에너지 회수장치.
  8. 제 6항에 있어서,
    상기 제 2인덕터의 인덕턴스는 상기 제 1인덕터의 인덕턴스보다 높게 설정되는 것을 특징으로 하는 에너지 회수장치.
  9. 제 6항에 있어서,
    상기 제 5 및 제 6스위치는 상기 정현파 전압원의 부극성단자로 상기 기준전압원의 전압이 공급될 때 턴-온되는 것을 특징으로 하는 에너지 회수장치.
  10. 제 6항에 있어서,
    상기 정현파 공급부로부터 상기 정현파가 상기 패널 커패시터로 공급될 때 상기 패널 커패시터에서 서스테인 방전이 발생되는 것을 특징으로 하는 에너지 회수장치.
  11. 제 6항에 있어서,
    상기 기준전압원, 제 3스위치 및 정현파 전압원과 접속되도록 설치되어 역전류를 방지하기 위한 다이오드를 추가로 구비하는 것을 특징으로 하는 에너지 회수장치.
  12. 패널 커패시터로 제 1전압까지 상승되는 전압을 공급하는 단계와,
    상기 기준전압원으로부터 전압을 패널 커패시터로 공급하여 상기 제 1전압을 유지하는 단계와,
    상기 패널 커패시터로 상기 제 1전압으로부터 제 2전압까지 상승됨과 아울러 상기 제 2전압으로부터 상기 제 1전압까지 하강하는 정현파가 공급되는 단계와,
    상기 패널 커패시터로 제 1전압으로부터 기저전압원으로 하강되는 전압을 공급하는 단계를 포함하는 것을 특징으로 하는 에너지 회수방법.
  13. 제 12항에 있어서,
    상기 패널 커패시터에서의 방전은 상기 정현파가 공급될 때 발생되는 것을 특징으로 하는 에너지 회수방법.
  14. 리셋기간, 어드레스기간 및 서스테인 기간을 포함하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 리셋기간동안 방전셀을 초기화시키는 단계와;
    상기 어드레스기간동안 켜질 방전셀을 선택하는 단계와;
    상기 서스테인 기간동안 구형파와, 상기 구형파의 피크전압으로부터 상승됨과 아울러 상기 피크전압으로부터 상기 최고전압까지 하강되는 정현파로 이루어진 서스테인 펄스가 공급되어 상기 어드레스기간동안 선택된 방전셀들에서 서스테인 방전을 일으키는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  15. 제 14항에 있어서,
    상기 서스테인 방전은 상기 정현파가 공급될 때 발생되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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