KR20040061206A - 액정표시패널 및 그 제조방법 - Google Patents
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims description 57
- 238000003860 storage Methods 0.000 claims abstract description 52
- 239000010408 film Substances 0.000 claims abstract description 40
- 230000001681 protective effect Effects 0.000 claims abstract description 33
- 239000003990 capacitor Substances 0.000 claims abstract description 21
- 239000010409 thin film Substances 0.000 claims abstract description 11
- 230000002265 prevention Effects 0.000 claims abstract description 10
- 230000000149 penetrating effect Effects 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 156
- 239000000758 substrate Substances 0.000 claims description 56
- 239000004065 semiconductor Substances 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- -1 acrylic organic compound Chemical class 0.000 claims description 6
- 239000011241 protective layer Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 238000002161 passivation Methods 0.000 abstract description 54
- 238000004519 manufacturing process Methods 0.000 abstract description 13
- 239000011810 insulating material Substances 0.000 description 19
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- 230000004888 barrier function Effects 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 10
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- BCCOBQSFUDVTJQ-UHFFFAOYSA-N octafluorocyclobutane Chemical compound FC1(F)C(F)(F)C(F)(F)C1(F)F BCCOBQSFUDVTJQ-UHFFFAOYSA-N 0.000 description 6
- 235000019407 octafluorocyclobutane Nutrition 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 210000002858 crystal cell Anatomy 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910001182 Mo alloy Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 239000003575 carbonaceous material Substances 0.000 description 2
- 210000004027 cell Anatomy 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B1/00—Optical elements characterised by the material of which they are made; Optical coatings for optical elements
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- G02B1/14—Protective coatings, e.g. hard coatings
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
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- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
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- General Physics & Mathematics (AREA)
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- Crystallography & Structural Chemistry (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Power Engineering (AREA)
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- Thin Film Transistor (AREA)
Abstract
본 발명은 스토리지캐패시터의 용량값을 증대시킴과 동시에 화소전극과 게이트라인의 단락현상을 방지할 수 있는 액정표시패널 및 그 제조방법에 관한 것이다.
본 발명에 따른 액정표시패널은 게이트라인과, 게이트라인과 교차되게 형성되는 데이터라인과, 게이트라인과 데이터라인의 교차부에 위치하는 박막트랜지스터와, 박막트랜지스터와 접속되며 유기보호막을 포함하는 다층의 보호막 상에 형성되는 화소전극과, 게이트 라인과, 그 게이트 라인과 적어도 한 층의 절연막을 사이에 두고 중첩되게 형성되며 다층의 보호막을 관통하는 접촉홀을 통해 화소전극과 접속되는 과식각방지패턴을 포함하는 스토리지캐패시터를 구비하는 것을 특징으로 한다.
Description
본 발명은 액정표시패널에 관한 것으로, 특히 스토리지캐패시터의 용량값을 증대시킴과 동시에 화소전극과 게이트라인의 단락현상을 방지할 수 있는 액정표시패널 및 그 제조방법에 관한 것이다.
통상의 액정표시소자는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시소자는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 이 액정패널을 구동하기 위한 구동회로를 구비하게 된다. 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련되게 된다. 통상, 화소전극은 하부기판 상에 액정셀별로 형성되는 반면 공통전극은 상부기판의 전면에 일체화되어 형성되게 된다. 화소전극들 각각은 스위치 소자로 사용되는 박막 트랜지스터(Thin Film Transistor; TFT)에 접속되게 된다. 화소전극은 박막 트랜지스터를 통해 공급되는 데이터신호에 따라 공통전극과 함께 액정셀을 구동하게 된다.
이러한 액정표시소자의 하부기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조공정이 복잡하여 액정패널의 제조단가 상승의 중요원인이 되고 있다. 이를 해결하기 위하여, 하부기판은 마스크공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 증착공정, 세정공정, 포토리쏘그래피공정, 식각공정, 박리공정 및 검사공정 등과 같은 여러 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 5마스크공정에서 하나의 마스크 공정을 줄인 4마스크 공정이 대두되고 있다.
도 1 및 도 2는 4마스크공정으로 형성되는 하부기판을 나타내는 평면도 및 단면도이다.
도 1 및 도 2를 참조하면, 액정표시소자의 하부기판(1)은 데이터라인(4)과 게이트라인(2)의 교차부에 위치하는 TFT(T)와, TFT(T)의 드레인전극(10)에 접속되는 화소전극(22)과, 화소전극(22)과 이전단 게이트라인(2)과의 중첩부분에 위치하는 스토리지 캐패시터(SC)와, 데이터라인(4) 및 게이트라인(2)의 일측단에 형성되는 게이트패드부(GP) 및 데이터패드부(DP)를 구비한다.
TFT(T)는 게이트라인(2)에 접속된 게이트전극(6), 데이터라인(4)에 접속된 소스전극(8) 및 드레인접촉홀(20a)을 통해 화소전극(22)에 접속된 드레인전극(10)을 구비한다.
게이트전극(6)은 데이터라인(4)과 일부영역이 중첩되게 형성되며, 데이터라인과 중첩되는 영역의 최상측면이 소정각도로 경사지게 형성된다. 드레인전극(10)은 게이트전극(6)과 중첩되는 네크부(10a)와, 화소전극(22)과 중첩되는 헤드부(10b)를 갖도록 형성된다. 소스전극(8)은 "C"자 형태의 채널을 사이에 두고 드레인전극(10)의 네크부(10a)의 양측면을 마주보도록 데이터라인(4)의 두 영역에서 돌출되도록 형성된다.
또한, TFT(T)는 게이트전극(6)에 공급되는 게이트신호에 의해 소스전극(8)과 드레인전극(10)간에 도통채널을 형성하기 위한 반도체층들(14,16)을 더 구비한다. 이러한 TFT(T)는 게이트라인(2)으로부터의 게이트신호에 응답하여 데이터라인(4)으로부터의 데이터신호를 선택적으로 화소전극(22)에 공급한다.
TFT(T)를 보호함과 동시에 고개구율을 실현하기 위해 하부기판 상에 제1 내지 제3 보호막(18,34,36)이 형성된다. 즉, 제2 보호막(34)은 유기절연물질로 형성되어 개구율을 높이는 역할을 하게 된다. 이러한 유기절연물질로 형성되는 제2 보호막(34)은 탄소물질을 포함하고 있어 TFT(T)와 접촉할 경우 TFT의 특성을 저하시키게 된다. 이를 방지하기 위해 제2 보호막(34)과 TFT(T) 사이에는 무기절연물질인 제1 보호막(18)이 형성된다. 또한, 제2 보호막(34)은 유기물질로써 무기물질인 화소전극(22)과 접착력이 떨어지므로 제2 보호막(34)과 화소전극(22) 사이에는 무기절연물질인 제3 보호막(36)이 형성된다.
화소전극(22)은 데이터라인(4)과 게이트라인(2)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 화소전극(22)은 하부기판(1) 전면에 도포되는 제1 내지 제3 보호층(18,34,36) 상에 형성되며, 제1 내지 제3 보호층(18,34,36)을 관통하는 드레인접촉홀(20a)을 통해 드레인전극(10)과 전기적으로 접속된다. 이러한 화소전극(22)은 TFT(T)를 경유하여 공급되는 데이터신호에 의해 상부기판(도시하지 않음)에 형성되는 공통 투명전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(1)과 상부기판(도시하지 않음) 사이에 위치하는 액정은 유전율이방성에 기인하여 회전하게 된다. 이렇게 회전되는 액정에 의해 광원으로부터 화소전극(22)을 경유하여 입사되는 광을 상부기판쪽으로 투과시키게 된다.
스토리지 캐패시터(SC)는 화소전극(22)의 전압변동을 억제하는 역할을 하게 된다. 이러한 스토리지 캐패시터(SC)는 이전단 게이트라인(2)과, 그 이전단 게이트라인(2)과 게이트절연막(12) 및 반도체층(14,16)을 사이에 두고 형성되며 화소전극과 접촉되는 스토리지전극(24)으로 형성된다. 이 스토리지전극(24)은 스토리지접촉홀(20b)을 통해 화소전극(22)과 전기적으로 측면 접촉된다.
게이트패드부(GP) 및 데이터패드부(DP)는 게이트라인(2)과 데이터라인(4) 각각의 일측단에 위치되어 구동 집적회로(Integrated Circuit ;IC)와 접속된다. 이 게이트패드부(GP)는 TFT를 제어하기 위한 게이트신호를 게이트라인(2)에 공급하고, 데이터패드부(DP)는 TFT를 제어하기 위한 데이터신호를 데이터라인(4)에 공급한다.
게이트패드(26)는 게이트접촉홀(20d)을 통해 게이트보호전극(28)과 전기적으로 접촉되며, 데이터패드(30)는 데이터접촉홀(20c)을 통해 데이터보호전극(32)과 전기적으로 접촉된다.
이러한 액정표시소자의 하부기판의 제조방법을 도 3a 내지 도 3d를 결부하여 설명하기로 한다.
도 3a를 참조하면, 하부기판(1) 상에 게이트전극(6), 게이트라인(2) 및 게이트패드(26)를 포함하는 게이트패턴이 형성된다. 이를 위해, 하부기판(1) 상에 스퍼터링(sputtering) 등의 증착방법으로 게이트금속층이 증착된다. 게이트금속층은 알루미늄(Al) 또는 알루미늄합금 등으로 이루어진다. 게이트금속층이 제1 마스크를 이용한 포토리쏘그래피공정과 식각공정을 패터닝됨으로써 하부기판(1) 상에 게이트전극(6), 게이트라인(2) 및 게이트패드(26)를 포함하는 게이트패턴이 형성된다.
도 3b를 참조하면, 게이트패턴이 형성된 하부기판(1) 상에 게이트절연막(12), 활성층(14) 및 오믹접촉층(16)과, 소스전극(8), 드레인전극(10), 스토리지전극(24), 데이터라인(4) 및 데이터패드(30)를 포함하는 데이터패턴이 형성된다.
이를 위해, 하부기판(1) 상에 화학기상증착(Chemical Vapor Deposition), 스퍼터링 등의 증착방법을 통해 게이트절연막(12), 제1 및 제2 반도체층 및 데이터금속층이 순차적으로 증착된다. 여기서, 게이트절연막(12)은 무기절연물질인 산화실리콘(SiOx) 또는 질화실리콘(SiNx) 등이 이용되며, 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘 등이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘으로 형성되며, 데이터금속층은 몰리브덴(Mo) 또는 몰리브덴 합금 등이 이용된다.
데이터금속층 상에 제2 마스크를 이용한 포토리쏘그래피공정으로 포토레지스트패턴이 형성된다. 이 경우, 제2 마스크로는 박막트랜지스터(T)의 채널부에 회절부를 갖는 회절마스크를 이용함으로써 채널부의 포토레지스트패턴이 소스/드레인패턴부와 스토리지패턴부보다 상대적으로 낮은 높이를 갖게 한다.
이러한 포토레지스트패턴을 이용한 습식식각공정으로 데이터금속층이 패터닝됨으로써 데이터라인(4), 스토리지전극(24), 데이터패드(30), 소스전극(8) 및 드레인전극(10)을 포함하는 데이터패턴이 형성된다.
이 후, 동일한 포토레지스트패턴을 이용한 건식식각공정으로 제1 및 제2 반도체층이 동시에 패터닝됨으로써 활성층(14) 및 오믹접촉층(16)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트패턴이 애싱(Ashing)공정으로 제거된 후 건식식각공정으로 채널부의 소스/드레인패턴부 및 오믹접촉층이 식각된다. 이에 따라, 채널부의 활성층이 노출되어 소스전극 및 드레인전극이 분리된다.
이 후, 스트립공정으로 소스/드레인패턴부에 잔존하는 포토레지스트패턴이제거된다.
도 3c를 참조하면, 데이터패턴이 형성된 게이트절연막(12) 상에 제1 내지 3 보호막(18,34,36)이 형성된다. 이를 위해, 게이트절연막(12) 상에 무기절연물질/유기절연물질/무기절연물질이 순차적으로 증착됨으로써 제1 내지 제3 보호막(18,34,36)이 형성된다. 제1 및 제3 보호막(18,36)으로는 질화실리콘(SiNx) 및 산화실리콘(SiOx) 등의 무기절연물질 등이 이용되며, 제2 보호막으로는 아크릴(Acryl)계 유기화합물, BCB(benzocyclobutene) 및 PFCB(perfluorocyclobutane) 등의 유기 절연물질 등이 이용된다. 이어서, 보호막(18)은 제3 마스크를 이용한 포토리쏘그래피공정과 식각공정으로 패터닝됨으로써 드레인접촉홀(20a), 스토리지접촉홀(20b), 데이터접촉홀(20c) 및 게이트접촉홀(20d)이 형성된다. 드레인접촉홀(20a)은 제1 내지 제3 보호막(18,34,36)을 관통하여 드레인전극(10)이 노출되게 형성되고, 스토리지접촉홀(20b)은 제1 내지 제3 보호막(18,34,36)을 관통하여 스토리지전극(24)이 노출되게 형성되고, 게이트접촉홀(20d)은 제1 내지 제3 보호막(18,34,36)과 게이트절연막(12)을 관통하여 게이트패드(26)가 노출되게 형성되고, 데이터접촉홀(20c)은 제1 내지 제3 보호막(18,34,36)을 관통하여 데이터패드(30)가 노출되게 형성된다.
도 3d를 참조하면, 제1 내지 제3 보호막(18,34,36) 상에 화소전극(22), 게이트보호전극(28) 및 데이터보호전극(32)을 포함하는 투명전극패턴이 형성된다. 이를 위해, 제1 내지 제3 보호막(18,34,36) 상에 스퍼터링(sputtering) 등과 같은 증착방법으로 투명금속층이 형성된다. 투명금속층은 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-징크-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-징크-옥사이드(Indium-Tin-Zinc-Oxide : ITZO) 등으로 이루어진다. 이어서, 투명금속층이 제4 마스크를 이용한 포토리쏘그래피공정과 식각공정으로 패터닝됨으로써 화소전극(22), 게이트보호전극(28) 및 데이터보호전극(32)이 형성된다. 화소전극(22)은 드레인접촉홀(20a)을 통해 드레인전극(10)과 전기적으로 접촉되며, 스토리지접촉홀(20b)을 통해 스토리지전극(24)과 전기적으로 접촉된다. 게이트보호전극(28)은 게이트접촉홀(20d)을 통해 게이트패드(26)와 전기적으로 접촉된다. 데이터보호전극(32)은 데이터접촉홀(20c)을 통해 데이터패드(32)와 전기적으로 접촉된다.
이러한 종래 액정표시소자가 고해상도로 갈수록 한 픽셀의 크기가 작아지게 된다. 이에 따라, 상대적으로 거리(d)가 짧은 드레인전극(10)과 스토리지전극(24) 간에 단락현상이 발생하는 문제점이 있다.
이러한 문제점을 해결하기 위하여, 도 4 및 도 5에 도시된 바와 같이 스토리지전극없이 화소전극(22)과 게이트라인(2)으로 스토리지캐패시터를 형성하는 액정표시패널이 제안되었다.
이 액정표시패널은 게이트절연막(12), 제1 내지 제3 보호막(18,34,36)을 사이에 두고 형성되는 게이트라인(2)과 화소전극(22)으로 스토리지캐패시터(SC)를 형성하게 된다. 이 경우, 드레인전극(10)과 단락되는 스토리지전극을 형성하지 않아도 되므로 드레인전극(10)과 스토리지전극 간의 단락현상이 발생되지 않는다. 그러나, 게이트라인(2)과 화소전극(22) 사이에 형성되는 제2 보호막(34)은 유기절연물질로 상대적으로 두께가 두꺼워 화소전극(22)과 게이트라인(2)간의 간격에 비례하는 스토리지캐패시터(SC)의 용량값이 저하되는 문제점이 있다.
이러한 스토리지캐패시터(SC)의 용량값을 증대시키기 위해 도 6에 도시된 바와 같이 스토리지접촉홀(20b)을 통해 화소전극(22)과 게이트라인(2)간의 간격을 좁히는 방법이 제안되었다.
스토리지접촉홀(20b)은 드레인접촉홀(20a)과 동시에 형성되며 게이트라인(2)과 중첩되는 게이트절연막(12)을 노출시키게 된다. 이러한 스토리지접촉홀(20b)에 의해 화소전극(22)과 게이트라인(2) 간의 거리는 상대적으로 가까워져 스토리지캐패시터(SC)의 용량값이 증대된다.
그러나, 스토리지접촉홀(20b)과 동시에 형성되는 게이트접촉홀(20d)은 제1 내지 제3 보호막(18,34,36)과 게이트절연막(12)을 관통시키는 반면에 스토리지접촉홀(20b)은 제1 내지 제3 보호막(18,34,36)만을 선택적으로 관통시켜야 한다. 즉, 제1 보호막(18)과 게이트절연막(12)은 동일물질로 형성되므로 제1 보호막(18)을 식각하는 식각가스에 의해 게이트절연막(12)도 식각되므로 게이트라인(2)과 화소전극(22) 간의 단락현상이 발생하는 문제점이 있다.
따라서, 본 발명의 목적은 스토리지캐패시터의 용량값을 증대시킴과 동시에 화소전극과 게이트라인의 단락현상을 방지할 수 있는 액정표시패널 및 그 제조방법을 제공하는 데 있다.
도 1은 종래의 액정표시패널의 하부기판을 나타내는 평면도.
도 2는 도 1에서 선"Ⅰ1-Ⅰ1'", "Ⅰ2-Ⅰ2'"를 따라 절취한 액정표시패널의 하부기판을 나타내는 단면도.
도 3a 내지 도 3d는 도 2에 도시된 액정표시패널의 하부기판의 제조방법을 나타내는 단면도.
도 4는 종래 액정표시패널의 스토리지캐패시터의 다른 형태를 나타내는 평면도.
도 5는 도 4에서 선"Ⅱ1-Ⅱ1'", "Ⅱ2-Ⅱ2'"를 따라 절취한 액정표시패널의 하부기판을 나타내는 단면도.
도 6은 종래 액정표시패널의 스토리지캐패시터의 또 다른 형태를 나타내는 단면도.
도 7은 본 발명에 따른 액정표시패널의 하부기판을 나타내는 평면도.
도 8은 도 7에서 선"Ⅲ1-Ⅲ1'","Ⅲ2-Ⅲ2'"를 따라 절취한 액정표시패널의 하부기판을 나타내는 단면도.
도 9a 내지 도 9d는 도 8에 도시된 액정표시패널의 하부기판의 제조방법을 나타내는 단면도.
도 10a 내지 도 10d는 도 9b에 도시된 액정표시패널의 하부기판의 제조방법을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1,51 : 하부기판 2,52 : 게이트라인
4,54 : 데이터라인 6,56 : 게이트전극
8,58 : 소스전극 10,60 : 드레인전극
12,62 : 게이트절연막 14,64 : 활성층
16,66 : 오믹접촉층 18,68 : 보호층
20,70 : 드레인접촉홀 22,72 : 화소전극
24 : 스토리지전극 74,88 : 배리어층
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시패널은 게이트라인과, 상기 게이트라인과 교차되게 형성되는 데이터라인과, 상기 게이트라인과 데이터라인의 교차부에 위치하는 박막트랜지스터와, 상기 박막트랜지스터와 접속되며 유기보호막을 포함하는 다층의 보호막 상에 형성되는 화소전극과, 상기 게이트 라인과, 그 게이트 라인과 적어도 한 층의 절연막을 사이에 두고 중첩되게 형성되며 상기 다층의 보호막을 관통하는 접촉홀을 통해 상기 화소전극과 접속되는 과식각방지패턴을 포함하는 스토리지캐패시터를 구비하는 것을 특징으로 한다.
상기 다층의 보호막은 유기보호막을 사이에 두고 제1 및 제2 무기보호막으로 형성되는 것을 특징으로 한다.
상기 제1 및 제2 무기보호막은 산화실리콘 및 질화실리콘 중 적어도 어느 하나로 형성되는 것을 특징으로 한다.
상기 유기보호막은 아크릴계 유기화합물, BCB 및 PFCB 중 적어도 어느 하나로 형성되는 것을 특징으로 한다.
상기 박막트랜지스터는 상기 게이트라인과 접속되는 게이트전극과, 상기 게이트절연막 상에 형성되는 반도체층과, 상기 반도체층보다 상대적으로 선폭이 작은 소스 및 드레인전극을 구비하는 것을 특징으로 한다.
상기 과식각방지패턴은 상기 반도체층과 동일물질로 형성되는 것을 특징으로한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시패널의 제조방법은 기판 상에 게이트라인과 게이트전극을 형성하는 단계와, 상기 게이트라인과 게이트전극을 덮도록 게이트절연막을 형성하는 단계와, 상기 게이트절연막 상에 상기 게이트라인과 중첩되는 과식각방지패턴을 형성함과 동시에 상기 게이트라인과 중첩되는 반도체층, 소스 및 드레인전극을 형성하는 단계와, 상기 과식각방지패턴, 반도체층, 소스 및 드레인전극을 덮도록 유기보호막을 포함하는 다층의 보호막을 형성하는 단계와, 상기 다층의 보호막을 관통하는 접촉홀을 통해 상기 과식각방지패턴 및 드레인전극과 접촉되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 다층의 보호막은 유기보호막을 사이에 두고 제1 및 제2 무기보호막으로 형성되는 것을 특징으로 한다.
상기 제1 및 제2 무기보호막은 산화실리콘 및 질화실리콘 중 적어도 어느 하나로 형성되는 것을 특징으로 한다.
상기 유기보호막은 아크릴계 유기화합물, BCB 및 PFCB 중 적어도 어느 하나로 형성되는 것을 특징으로 한다.
상기 소스 및 드레인전극은 상기 반도체층보다 상대적으로 선폭이 작은 것을 특징으로 한다.
상기 과식각방지패턴은 상기 반도체층과 동일물질로 형성되는 것을 특징으로한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 설명 예들에 대한설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 7 내지 도 10d를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 7은 본 발명에 따른 액정표시패널의 하부기판을 나타내는 평면도이며, 도 8은 도 7에 도시된 액정표시패널의 하부기판을 나타내는 단면도이다.
도 7 및 도 8을 참조하면, 본 발명에 따른 액정표시소자의 하부기판(51)은 데이터라인(54)과 게이트라인(52)의 교차부에 위치하는 TFT(T)와, TFT(T)의 드레인전극(60)에 접속되는 화소전극(72)과, 화소전극(72)과 이전단 게이트라인(52)과의 중첩부분에 위치하는 스토리지 캐패시터(SC)와, 데이터라인(54) 및 게이트라인(52)의 일측단에 형성되는 게이트패드부(GP) 및 데이터패드부(DP)를 구비한다.
TFT(T)는 게이트라인(52)에 접속된 게이트전극(56), 데이터라인(54)에 접속된 소스전극(58) 및 드레인접촉홀(70a)을 통해 화소전극(72)에 접속된 드레인전극(60)을 구비한다.
게이트전극(56)은 데이터라인(54)과 일부영역이 중첩되게 형성되며, 데이터라인(54)과 중첩되는 영역의 최상측면이 소정각도로 경사지게 형성된다. 드레인전극(60)은 게이트전극(56)과 중첩되는 네크부(60a)와, 화소전극(72)과 중첩되는 헤드부(60b)를 갖도록 형성된다. 소스전극(58)은 "C"자 형태의 채널을 사이에 두고 드레인전극(60)의 네크부(60a)의 양측면을 마주보도록 데이터라인(54)의 두 영역에서 돌출되도록 형성된다.
또한, TFT(T)는 게이트전극(56)에 공급되는 게이트신호에 의해 소스전극(58)과 드레인전극(60)간에 채널을 형성하기 위한 반도체층들(64,66)을 더 구비한다. 반도체층들(64,66)은 소스 및 드레인전극(58,60)보다 상대적으로 선폭이 넓게 형성된다. 이러한 TFT(T)는 게이트라인(52)으로부터의 게이트신호에 응답하여 데이터라인(54)으로부터의 데이터신호를 선택적으로 화소전극(72)에 공급한다.
TFT(T)를 보호함과 동시에 고개구율을 실현하기 위해 하부기판 상에 제1 내지 제3 보호막(68,84,86)이 형성된다. 즉, 제2 보호막(84)은 유기절연물질로 형성되어 개구율을 높이는 역할을 하게 된다. 이러한 유기절연물질로 형성되는 제2 보호막(84)은 탄소물질을 포함하고 있어 TFT와 접촉할 경우 TFT의 특성을 저하시키게 된다. 이를 방지하기 위해 제2 보호막(84)과 TFT 사이에는 무기절연물질인 제1 보호막(68)이 형성된다. 또한, 제2 보호막(84)은 유기물질로써 무기물질인 화소전극(72)과 접착력이 떨어지므로 제2 보호막(84)과 화소전극(72) 사이에는 무기절연물질인 제3 보호막(86)이 형성된다.
화소전극(72)은 데이터라인(54)과 게이트라인(52)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 화소전극(72)은 하부기판(51) 전면에 도포되는 제1 내지 제3 보호층(68,84,86) 상에 형성되며, 제1 내지 제3 보호층(68,84,86)을 관통하는 드레인접촉홀(70a)을 통해 드레인전극(60)과 전기적으로 접속된다. 이러한 화소전극(72)은 TFT(T)를 경유하여 공급되는 데이터신호에 의해 상부기판(도시하지 않음)에 형성되는 공통 투명전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(51)과 상부기판(도시하지 않음) 사이에 위치하는 액정은 유전율이방성에 기인하여 회전하게 된다. 이렇게회전되는 액정에 의해 광원으로부터 화소전극(72)을 경유하여 입사되는 광을 상부기판쪽으로 투과시키게 된다.
스토리지 캐패시터(SC)는 화소전극(72)의 전압변동을 억제하는 역할을 하게 된다. 이러한 스토리지 캐패시터(SC)는 이전단 게이트라인(52)과, 그 이전단 게이트라인(52)과 게이트절연막(62) 및 반도체층(64,66)을 사이에 두고 형성되는 화소전극(74)으로 형성된다. 화소전극(72)은 제1 내지 제3 보호막(68,84,86)을 관통하는 스토리지접촉홀(70b)을 통해 제1 및 제2 배리어층(74,88)과 접촉된다.
한편, 스토리지접촉홀(56) 형성시 제1 및 제2 배리어층(74,88)은 에치 스타퍼(Etch-stopper)로 작용함으로써 게이트절연막(62)의 과식각으로 인해 화소전극(72)과 이전단 게이트라인(52)간의 단락(short)현상을 방지하게 된다. 즉, 제1 내지 제3 보호막(68,84,86)의 패터닝시 반도체층과 제1 내지 제3 보호막(68,84,86)을 이루는 절연물질의 식각가스가 다르므로, 제1 내지 제3 보호층(68,84,86)은 식각되는 반면 제1 및 제2 배리어층(74,88)의 일부는 식각되지 않고 남아있게 되어 게이트절연막(62)의 과식각을 방지할 수 있다. 또한, 스토리지캐패시터(SC)는 스토리지전극없이 화소전극(72)과 게이트라인(52)으로 형성되므로 스토리지전극과 드레인전극(60) 간의 간섭이 발생되지 않는다.
게이트패드부(GP) 및 데이터패드부(DP)는 게이트라인(52)과 데이터라인(54) 각각의 일측단에 위치되어 구동 집적회로(Integrated Circuit ;IC)와 접속된다. 이 게이트패드부(GP)는 TFT를 제어하기 위한 게이트신호를 게이트라인(52)에 공급하고, 데이터패드부(DP)는 TFT를 제어하기 위한 데이터신호를 데이터라인(54)에 공급한다.
게이트패드(76)는 게이트접촉홀(70d)을 통해 게이트보호전극(78)과 전기적으로 접촉되며, 데이터패드(80)는 데이터접촉홀(70c)을 통해 데이터보호전극(82)과 전기적으로 접촉된다.
도 9a 내지 도 9d는 도 8에 도시된 액정표시패널의 하부기판의 제조방법을 나타내는 단면도이다.
도 9a를 참조하면, 하부기판(51) 상에 게이트전극(56), 게이트라인(52) 및 게이트패드(76)가 형성된다.
이를 위해, 하부기판(51) 상에 스퍼터링(sputtering) 등의 증착방법으로 게이트 금속층이 증착된다. 게이트 금속층으로는 단층구조로 알루미늄(Al) 또는 알루미늄-네오듐(AlNd) 등이 이용된다. 이어서, 도시하지 않은 제1 마스크가 하부기판(51) 상에 정렬되고, 노광, 현상공정을 포함하는 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝된다. 이에 따라, 하부기판(51) 상에는 게이트전극(56), 게이트라인(52) 및 게이트패드(76)가 형성된다.
도 9b를 참조하면, 게이트전극(56), 게이트라인(52) 및 게이트패드(76)가 형성된 하부기판(51) 상에 게이트절연막(62), 활성층(64), 오믹접촉층(66), 제1 및 제2 배리어층(74,88), 데이터라인(54), 데이터패드(80), 소스전극(58) 및 드레인전극(60)이 형성된다.
이를 위해, 하부기판(51) 상에 화학기상증착방법(Chemical Vapor Deposition) 및 스퍼터링 등의 증착방법을 통해 게이트절연막(62), 제1 및 제2 반도체층 및 데이터금속층이 순차적으로 형성된다.
게이트절연막(62)은 무기절연물질인 산화실리콘(SiOx) 또는 질화실리콘(SiNx)으로 형성되며, 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘으로 형성되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘으로 형성되며, 데이터금속층은 크롬(Cr), 몰리브덴(Mo) 또는 몰리브덴 합금 등으로 형성된다.
이어서, 도시하지 않은 제2 마스크가 하부기판(51) 상에 정렬되고, 노광, 현상공정을 포함하는 포토리쏘그래피 공정과 식각공정으로 제1 및 제2 반도체층과 데이터금속층이 패터닝된다. 이에 따라, 하부기판(51) 상에는 활성층(64), 오믹접촉층(66), 제1 및 제2 배리어층(74,88), 데이터라인(54), 데이터패드(80), 소스전극(58) 및 드레인전극(60)이 형성된다.
이러한 활성층(64), 오믹접촉층(66), 제1 및 제2 배리어층(74,88), 데이터라인(54), 데이터패드(80), 소스전극(58) 및 드레인전극(60)을 형성하기 위한 제2 마스크공정은 후술하기로 한다.
도 9c를 참조하면, 데이터라인(54), 소스 및 드레인전극(58,60)이 형성된 하부기판(51) 상에 제1 내지 제3 보호막(68,84,86)이 형성된다.
이를 위해, 데이터라인(54), 소스 및 드레인전극(58,60)이 형성된 하부기판(51) 상에 제1 내지 제3 절연물질이 순차적으로 전면 증착됨으로써 제1 내지 제3 보호막(68,84,86)이 형성된다. 제1 및 제3 보호막(68,86)으로는 질화실리콘(SiNx) 및 산화실리콘(SiOx) 등의 무기절연물질 등이 이용되며, 제2 보호막(84)으로는 아크릴(Acryl)계 유기화합물, BCB(benzocyclobutene) 및 PFCB(perfluorocyclobutane) 등의 유기 절연물질 등이 이용된다.
이러한 제1 내지 제3 보호막(68,84,86)이 형성된 하부기판(51) 상에 정렬된 제3 마스크를 이용하여 노광 및 현상공정을 포함하는 포토리쏘그래피공정과 식각공정에 의해 제1 내지 제3 보호막(68,84,86)이 패터닝되어 드레인접촉홀(70a), 스토리지접촉홀(70b), 데이터접촉홀(70c) 및 게이트접촉홀(70d)이 형성된다. 드레인접촉홀(70a)은 제1 내지 제3 보호막(68,84,86)을 관통하여 드레인전극(60)을 노출시키게 된다. 스토리지접촉홀(70b)은 제1 내지 제3 보호막(68,84,86)을 관통하여 제2 배리어층(88)을 노출시키게 된다. 데이터접촉홀(70c)은 제1 내지 제3 보호막(68,84,86)을 관통하여 데이터패드(80)를 노출시키게 된다. 게이트접촉홀(70d)은 게이트절연막(62) 및 제1 내지 제3 보호막(68,84,86)을 관통하여 게이트패드(76)를 노출시키게 된다.
도 9d를 참조하면, 제1 내지 제3 보호막(68,84,86)이 형성된 하부기판(51) 상에 화소전극(72), 데이터보호전극(82) 및 게이트보호전극(78)이 형성된다.
이를 위해, 제1 내지 제3 보호막(68,84,86) 상에 스퍼터링 등의 증착방법으로 투명 전도성 물질이 전면 증착된다. 투명 전도성 물질은 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 및 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 중 어느 하나로 선택될 수 있다. 이 투명 전도성 물질이 증착된 하부기판(51) 상에 정렬된 제4 마스크를 이용한 포토리쏘그래피공정과 식각공정을 통해 투명전도성물질이 패터닝됨으로써화소전극(72), 데이터보호전극(82) 및 게이트보호전극(78)이 형성된다.
도 10a 내지 도 10d는 도 9b에 도시된 제2 마스크공정을 상세히 나타내는 단면도.
먼저, 게이트라인(52), 게이트전극(56) 및 게이트패드(76)가 형성된 하부기판(51) 상에 도 10a에 도시된 바와 같이 게이트절연막(62), 제1 및 제2 반도체층(65,67) 및 데이터금속층(57)이 순차적으로 형성된다. 그리고, 포토레지스트(68)를 전면 도포한 다음, 하부기판(51) 상에 반투과마스크 또는 회절마스크인 제2 마스크(MS)가 정렬된다. 여기서, 제2 마스크(MS)는 투명한 마스크기판(90)의 부분노광영역(S2)에 형성되는 부분투과층(92)과, 차단영역(S1)에 형성되는 차단층(94)을 구비한다. 그리고, 제2 마스크(MS)는 전면 노광영역(S0)에서 투명한 마스크기판(90)이 그대로 노출되게 형성된다.
이러한 제2 마스크(MS)를 이용한 포토리쏘그래피공정에 의해 제2 마스크(MS)의 전면 노광영역(S0)을 통해 전면 노광된 포토레지스트는 도 10b에 도시된 바와 같이 모두 제거되고, 차단영역(S1)과 부분노광영역(S2)을 통해 노광되지 않거나 부분 노광된 포토레지스트패턴(98)이 형성된다. 특히, 포토레지스트패턴(98)에서 제2 마스크(MS)의 차단층(94)에 의해 노광되지 않은 제1 포토레지스트패턴(98a)은 제1 높이를 갖도록 형성되며, 제2 마스크(MS)의 부분투과층(92)에 의해 부분 노광된 제2 포토레지스트패턴(98b)은 제1 높이보다 상대적으로 낮은 제2 높이를 갖도록 형성된다.
포토레지스트패턴(98)을 마스크로 이용한 습식식각공정으로데이터금속층(57)이 패터닝됨으로써 데이터라인(54), 소스전극(58), 그 소스전극(58)과 일체화된 드레인전극(60), 데이터패드(80) 및 스토리지패턴(100)이 형성된다.
그 다음, 동일한 포토레지스트패턴(98)을 이용한 건식식각공정으로 제1 및 제2 반도체층(55,57)이 동시에 패터닝됨으로써 오믹접촉층(64), 활성층(66), 제1 및 제2 배리어층(74,88)이 형성된다.
그리고, 포토레지스트패턴(98)에서 제2 높이를 갖는 제2 포토레지스트패턴(98b)은 도 10c에 도시된 바와 같이 플라즈마를 이용한 에싱공정으로 제거되고, 제1 포토레지스트패턴(98a)은 일정 높이가 낮아진 상태로 남게 된다. 낮아진 높이를 갖는 제1 포토레지스트패턴(98a)을 이용한 습식식각공정으로 TFT의 채널부의 일체화된 소스전극(58)과 드레인전극(60)이 분리되고, 게이트라인(52)과 중첩되는 영역에 위치하는 스토리지패턴(100)은 제거된다. 스토리지패턴(100)이 제거됨으로써 게이트라인(52)과 중첩되는 영역에는 제1 및 제2 배리어층(74,88)이 노출된다.
이 후, 분리된 소스전극(58) 및 드레인전극(60)으로 노출된 오믹접촉층(66)이 도 10d에 도시된 바와 같이 건식식각공정으로 제거됨으로써 활성층(64)이 노출되게 하여 채널이 형성된다.
이 후, 스트립공정으로 데이터라인(54), 소스 및 드레인전극(58,60)에 잔존하는 포토레지스트패턴(98)이 제거된다.
상술한 바와 같이, 본 발명에 따른 액정표시패널 및 그 제조방법은 게이트라인과 중첩되는 영역에 반도체층으로 형성되는 제1 및 제2 배리어층을 구비한다. 이 제1 및 제2 배리어층은 유기보호막을 포함하는 다층의 보호막을 관통하는 스토리지접촉홀에 의해 노출된다. 이 노출된 스토리지접촉홀에 의해 화소전극과 게이트라인간의 거리가 상대적으로 좁아짐으로써 스토리지캐패시터의 용량값이 증대된다. 또한, 본 발명에 따른 액정표시패널 및 그 제조방법은 유기보호막을 포함하는 다층의 보호막으로 형성됨으로써 개구율이 상대적으로 높힐 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (12)
- 게이트라인과,상기 게이트라인과 교차되게 형성되는 데이터라인과,상기 게이트라인과 데이터라인의 교차부에 위치하는 박막트랜지스터와,상기 박막트랜지스터와 접속되며 유기보호막을 포함하는 다층의 보호막 상에 형성되는 화소전극과,상기 게이트 라인과, 그 게이트 라인과 적어도 한 층의 절연막을 사이에 두고 중첩되게 형성되며 상기 다층의 보호막을 관통하는 접촉홀을 통해 상기 화소전극과 접속되는 과식각방지패턴을 포함하는 스토리지캐패시터를 구비하는 것을 특징으로 하는 액정표시패널.
- 제 1 항에 있어서,상기 다층의 보호막은 유기보호막을 사이에 두고 제1 및 제2 무기보호막으로 형성되는 것을 특징으로 하는 액정표시패널.
- 제 2 항에 있어서,상기 제1 및 제2 무기보호막은 산화실리콘 및 질화실리콘 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 액정표시패널.
- 제 2 항에 있어서,상기 유기보호막은 아크릴계 유기화합물, BCB 및 PFCB 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 액정표시패널.
- 제 1 항에 있어서,상기 박막트랜지스터는상기 게이트라인과 접속되는 게이트전극과,상기 게이트절연막 상에 형성되는 반도체층과,상기 반도체층보다 상대적으로 선폭이 작은 소스 및 드레인전극을 구비하는 것을 특징으로 하는 액정표시패널.
- 제 5 항에 있어서,상기 과식각방지패턴은 상기 반도체층과 동일물질로 형성되는 것을 특징으로하는 액정표시패널.
- 기판 상에 게이트라인과 게이트전극을 형성하는 단계와,상기 게이트라인과 게이트전극을 덮도록 게이트절연막을 형성하는 단계와,상기 게이트절연막 상에 상기 게이트라인과 중첩되는 과식각방지패턴을 형성함과 동시에 상기 게이트라인과 중첩되는 반도체층, 소스 및 드레인전극을 형성하는 단계와,상기 과식각방지패턴, 반도체층, 소스 및 드레인전극을 덮도록 유기보호막을 포함하는 다층의 보호막을 형성하는 단계와,상기 다층의 보호막을 관통하는 접촉홀을 통해 상기 과식각방지패턴 및 드레인전극과 접촉되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
- 제 7 항에 있어서,상기 다층의 보호막은 유기보호막을 사이에 두고 제1 및 제2 무기보호막으로 형성되는 것을 특징으로 하는 액정표시패널의 제조방법.
- 제 8 항에 있어서,상기 제1 및 제2 무기보호막은 산화실리콘 및 질화실리콘 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 액정표시패널의 제조방법.
- 제 8 항에 있어서,상기 유기보호막은 아크릴계 유기화합물, BCB 및 PFCB 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 액정표시패널의 제조방법.
- 제 7 항에 있어서,상기 소스 및 드레인전극은 상기 반도체층보다 상대적으로 선폭이 작은 것을특징으로 하는 액정표시패널의 제조방법.
- 제 7 항에 있어서,상기 과식각방지패턴은 상기 반도체층과 동일물질로 형성되는 것을 특징으로하는 액정표시패널의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020020087010A KR20040061206A (ko) | 2002-12-30 | 2002-12-30 | 액정표시패널 및 그 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020020087010A KR20040061206A (ko) | 2002-12-30 | 2002-12-30 | 액정표시패널 및 그 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20040061206A true KR20040061206A (ko) | 2004-07-07 |
Family
ID=37352766
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020087010A KR20040061206A (ko) | 2002-12-30 | 2002-12-30 | 액정표시패널 및 그 제조방법 |
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| Country | Link |
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| KR (1) | KR20040061206A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100801172B1 (ko) * | 2004-10-26 | 2008-02-11 | 미쓰비시덴키 가부시키가이샤 | 전기광학장치, 액정표시장치 및 그것들의 제조방법 |
| US9978777B2 (en) | 2016-01-11 | 2018-05-22 | Samsung Display Co., Ltd. | Display device including thin film transistor array panel and manufacturing method thereof |
-
2002
- 2002-12-30 KR KR1020020087010A patent/KR20040061206A/ko not_active Application Discontinuation
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