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KR20040013209A - 박막트랜지스터 액정표시장치의 제조방법 - Google Patents

박막트랜지스터 액정표시장치의 제조방법 Download PDF

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Abstract

본 발명은 박막트랜지스터 액정표시장치의 제조방법에 관한 것으로, 보다 상세하게는, 마스크 공정수를 줄인 박막트랜지스터 액정표시장치의 제조방법을 개시한다. 개시된 본 발명의 방법은 투명성 절연기판 상에 게이트용 금속막을 형성하는 단계; 상기 게이트용 금속막을 패터닝하여 게이트 전극을 포함한 게이트 라인을 형성하는 단계; 상기 게이트 전극을 덮도록 상기 기판 상에 게이트 절연막을 증착하는 단계; 상기 게이트 절연막 상에 a-Si막과 n+ a-si막을 차례로 증착하는 단계; 상기 n+ a-si막과 a-si막을 패터닝하여 채널층을 형성하는 단계; 상기 채널층을 포함한 게이트 절연막 상에 투명 금속막을 증착하는 단계; 상기 투명 금속막을 패터닝하여 화소전극을 형성함과 동시에 소오소/드레인 전극을 형성하면서 채널 영역 상의 n+ a-Si막 부분을 식각하여 박막트랜지스터를 형성하고, 데이터 라인 형성 영역 상에 투명 금속막 패턴을 형성하는 단계; 상기 단계까지의 기판 결과물 상에 보호막을 증착하는 단계; 상기 보호막을 식각하여 박막트랜지스터의 소오스 전극 및 투명 금속막 패턴을 노출시키는 트렌치를 형성하는 단계; 및 상기 트렌치에 의해 노출된 박막트랜지스터의 소오스 전극 및 투명 금속막 패턴 상에 저저항 금속을 전기도금하여 데이터 라인을 형성하는 단계를 포함한다.

Description

박막트랜지스터 액정표시장치의 제조방법{Method for manufacturing of thin film transistor liquid crystal display}
본 발명은 박막트랜지스터 액정표시장치의 제조방법에 관한 것으로, 보다 상세하게는, 마스크 공정수를 줄인 백 채널 구조를 갖는 박막트랜지스터 액정표시장치의 제조방법에 관한 것이다.
액정표시장치(Liquid Crystal Display)는 경박 단소하고 저전압구동과 저전력 소모라는 장점을 바탕으로 널리 이용되고 있으며, 그 발전속도가 매우 빨라 차세대 표시장치로서 인식되고 있다. 특히, 박막트랜지스터 액정표시장치 (Thin Film Transistor Liquid Crystal Display : 이하, TFT LCD)는 CRT(Cathode Ray Tube)에 필적할만한 화면의 고화질화, 대형화 및 컬러화 등을 실현하였는 바, 최근들어 노트북 PC 및 모니터 시장에서 크게 각광 받고 있다.
이와 같은 액정표시장치는 전형적으로 박막트랜지스터 및 화소전극 등을 구비한 어레이 기판과 컬러필터 및 상대전극 등을 구비한 컬러필터 기판이 액정의 개재하에 합착된 구조를 가진다.
한편, 어레이 기판의 제조 공정을 단순화시키는 것은, 즉, 마스크 공정수를 줄이는 것은 제조비용 측면에서 TFT LCD의 상용화에 크게 영향을 미친다. 따라서, 마스크 공정수를 감소시키기 위한 여러가지 구조들이 제안되고 있으며, 한 예로, 백 채널(Back Channel) 구조를 갖는 박막트랜지스터의 제조방법이 제안되었다.
도 1a 내지 도 1d는 종래 기술에 따른 백 채널 구조를 갖는 박막트랜지스터 액정표시장치의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 투명성 절연기판(1) 상에 게이트용 금속막을 증착하고, 상기 게이트용 금속막에 대한 제1마스크 공정으로 패터닝하여 상기 기판 상에 게이트 전극(3)을 포함한 게이트 라인(도시안됨)을 형성한다.
그런다음, 상기 게이트 전극(3)을 덮도록 기판(1)의 전 영역 상에 게이트 절연막(5)을 형성하고, 상기 게이트 절연막(5) 상에 비도핑된 비정질실리콘막(이하, a-Si막 : 7a)과 도핑된 비정질실리콘막(이하, n+ a-Si막 : 7b)을 차례로 증착한다.
이어서, 상기 a-Si막(7a)과 n+ a-Si막(7b)에 대한 제2마스크 공정으로 패터닝하여 액티브 라인(도시안됨)을 형성함과 동시에 TFT 형성 영역의 게이트 절연막(5) 부분 상에 채널층(9)을 형성하고, 그 다음, 상기 기판 결과물 상에 소오스/드레인용 금속막(11)을 증착한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 TFT 형성 영역에 증착된 소오스/드레인용 금속막(11)에 대한 제3마스크 공정으로 소오스 및 드레인 전극(11a, 11b)을 포함한 데이터 라인(도시안됨)을 형성한다.
또한, 상기 소오스 및 드레인 전극(11a, 11b)의 형성시 소오스 전극(11a)과 드레인 전극(11b) 사이, 즉, 채널층(9)의 일부 두께를 소오스/드레인용 금속막과 함께 식각하여, 이 결과로 백 채널 구조를 갖는 박막트랜지스터(15)를 구성한다.
도 1c에 도시된 바와 같이, 상기 결과물 상부에 TFT(15)를 보호하기 위한 보호막(17)을 증착하고, 이어서, 상기 보호막(17)에 대한 제4마스크 공정을 수행하여 소오스 전극을 노출시키는 비아홀을 형성한다.
다음으로, 상기 보호막 상에 투명 금속, 즉 ITO막을 증착한후, 상기 투명 금속막에 제5마스크 공정을 수행하여 상기 비아홀을 통하여 소오스 전극과 콘택되는 화소 전극(19)을 형성한다.
그러나, 종래의 기술에 따른 박막트랜지스터 액정표시장치의 제조방법은 총 5회의 마스크 공정이 이용되며, 하나의 마스크 공정은 그 자체로서 노광공정, 현상공정 및 식각 공정을 포함하고 있어서 장시간의 제조공정 및 제조단가 상승 등의 문제점이 있다.
여기서, 상기 마스크 공정수를 감소시키기 위하여 현추세에서는 하프 톤 (Half tone) 마스크를 사용하여 액티브라인과 소오스/드레인 전극을 하나의 마스크로 형성하는 기술이 이용되기도 한다. 그러나, 상기 하프 톤 마스크를 이용한 기술은 채널부의 하프 톤 영역을 갖는 감광막의 두께를 조절하기 힘들고 공정을 제어하기 어려운 단점을 가지고 있기 때문에 수율이 나빠지고 감광막 두께의 균일성이 떨어지는 문제점이 있으며, 특히, 투명성 절연기판의 사이즈(Size)가 증가할수록 상기 문제점은 더욱더 심각해진다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 마스크 공정수를 감소시킬 수 있는 박막트랜지스터 액정표시장치의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 백 채널 구조를 갖는 박막트랜지스터 액정표시장치의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 박막트랜지스터 액정표시장치의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 저저항 금속막을 전기도금으로 소오스 전극을 포함한 데이터 라인을 형성하는 방법을 설명하기 위한 평면도.
-도면의 주요 부분에 대한 부호의 설명-
21 : 투명성 절연기판 23 : 게이트 전극
25 : 게이트 절연막 27a : a-Si막
27b : n+ a-Si막 27 : 채널층
29a : 소오스 전극 29b : 드레인 전극
30 : 투명 금속막 패턴 31 : 보호막
33 : 트렌치 35 : 데이터 라인
상기와 같은 목적을 달성하기 위하여, 본 발명은, 투명성 절연기판 상에 게이트용 금속막을 형성하는 단계; 상기 게이트용 금속막을 패터닝하여 게이트 전극을 포함한 게이트 라인을 형성하는 단계; 상기 게이트 전극을 덮도록 상기 기판 상에 게이트 절연막을 증착하는 단계; 상기 게이트 절연막 상에 a-Si막과 n+ a-si막을 차례로 증착하는 단계; 상기 n+ a-si막과 a-si막을 패터닝하여 채널층을 형성하는 단계; 상기 채널층을 포함한 게이트 절연막 상에 투명 금속막을 증착하는 단계; 상기 투명 금속막을 패터닝하여 화소전극을 형성함과 동시에 소오소/드레인 전극을 형성하면서 채널 영역 상의 n+ a-Si막 부분을 식각하여 박막트랜지스터를 형성하고, 데이터 라인 형성 영역 상에 투명 금속막 패턴을 형성하는 단계; 상기 단계까지의 기판 결과물 상에 보호막을 증착하는 단계; 상기 보호막을 식각하여 박막트랜지스터의 소오스 전극 및 투명 금속막 패턴을 노출시키는 트렌치를 형성하는 단계; 및 상기 트렌치에 의해 노출된 박막트랜지스터의 소오스 전극 및 투명 금속막 패턴 상에 저저항 금속을 전기도금하여 데이터 라인을 형성하는 단계를 포함하는 박막트랜지스터 액정표시장치의 제조방법을 제공한다.
여기서, 상기 저저항 금속막은 구리, 은, 크롬 및 몰리브덴으로 구성된 그룹중 하나를 선택하여 형성하며, 또한, 상기 저저항 금속막으로 형성된 소오스/드레인 전극 및 데이터 라인 상에 전기도금으로 보호막을 형성하여 부식을 방지할 수도 있다.
본 발명에 따르면, 상기 소오스/드레인 전극과 데이터 라인을 마스크 공정없이 전기도금으로 형성하기 때문에 종래보다 1회의 마스크 공정을 줄일 수 있으며, 이에 따라, 생산성을 향상시킬 수 있다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 박막트랜지스터 액정표시장치의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 투명성 절연기판(21) 상에 게이트용 금속막을 형성한다. 그런다음, 상기 게이트용 금속막에 대한 제1마스크 공정을 수행하여 게이트 전극 (23)을 포함한 게이트 라인(미도시)을 형성한다.
도 2b를 참조하면, 상기 게이트 전극(23)을 덮도록 상기 기판 상에 게이트 절연막(25)을 증착하고, 그런다음, 상기 게이트 전극(23) 상부의 게이트 절연막 (25) 부분 상에 a-Si막(27a)과 n+ a-Si막(27b)을 차례로 형성한다. 상기 a-Si막 (27a)과 n+ a-Si막(27b)에 대한 제2마스크 공정을 수행하여 채널층(27)과 액티브라인(도시안됨)을 형성한다.
도 2c를 참조하면, 상기 결과물 상에 투명 금속막을 증착하고, 상기 투명 금속막에 대한 제3마스크 공정을 수행하여 화소 영역 상에 화소 전극(도시안됨)을 형성함과 동시에 채널 영역에 투명 금속막으로 이루어진 소오스 및 드레인 전극(29a, 29b)을 형성한다. 아울러, 상기 소오스 및 드레인 전극(29a, 29b) 형성시, 채널 영역 상의 n+ a-Si막 부분을 식각하여 백 채널 구조를 갖는 TFT(32)를 구성한다. 또한, 상기 투명 금속막에 대한 제3마스크 공정시 데이터 라인의 형성 영역 상에 투명 금속막 패턴(30)을 함께 형성해준다.
여기서, 상기 투명 금속막은 ITO(Indium Tin Oxide) 또는 IZO(Indium ZincOxide)로 형성한다.
도 2d를 참조하면, 상기 단계까지의 기판 결과물 상에 보호막(31)을 증착하고, 상기 보호막(31)에 제4마스크 공정을 수행하여 데이터 라인 영역에 형성된 투명 금속막 패턴(30)과, 예컨데, TFT(32)의 소오스 전극(29a)을 노출시키는 트렌치 (33)를 형성한다.
도 2e를 참조하면, 상기 트렌치(33)에 의해 노출된 소오스 전극(29a) 및 투명 금속막 패턴(30) 상에 저저항 금속막을 전기도금하고, 이를 통해, 데이터 라인(35)을 형성한다. 이때, 상기 저저항 금속막은 바람직하게, 구리, 은, 크롬, 몰리브덴으로 구성된 그룹중 하나로 이루어진다.
여기서, 도 3을 참조하여 상기 소오스 전극을 포함한 데이터 라인(35)을 형성하는 공정을 보다 자세히 설명하면 다음과 같다.
전기도금 수용액(43)이 담긴 반응조(41) 내에 저저항 금속판(45)과 상기 기판 결과물을 침지시킨 상태에서, 상기 저저항 금속막(45)에는 + 전압을 인가하고, 상기 기판 결과물 내의 트렌치에 의해 노출된 투명 금속막 패턴(30)에는 - 전압을 인가한다. 이 경우, 상기 저저항 금속판(45)이 산화반응을 일으키고, 곧 이어, 상기 투명 금속막 패턴(30)에서 환원반응이 일어남으로써, 상기 투명 금속막 패턴 (30)은 상기 저저항 금속막(45)이 전기도금된다.
따라서, 본 발명은 소오스 전극을 포함한 데이터 라인 형성 영역을 한정하는 투명 금속막 패턴(30)에만 저저항 금속막이 도금되어, 그 결과로서, 데이터 라인 영역의 투명 금속막 패턴을 노출시키는 트렌치(33)를 매립하는 형태로 마스크공정없이 소오스/드레인 전극과 데이터 라인을 형성함으로서, 종래 기술에 비하여 1회의 마스크 공정을 감소시킬 수 있다.
이상에서와 같이, 본 발명은 소오스/드레인 전극을 포함한 데이터 라인을 마스크 공정없이 전기도금으로 형성하기 때문에 종래 기술에 비하여 1회의 마스크 공정수를 감소시킬 수 있으며, 이에 따라서, 생산성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.

Claims (3)

  1. 투명성 절연기판 상에 게이트용 금속막을 형성하는 단계;
    상기 게이트용 금속막을 패터닝하여 게이트 전극을 포함한 게이트 라인을 형성하는 단계;
    상기 게이트 전극을 덮도록 상기 기판 상에 게이트 절연막을 증착하는 단계;
    상기 게이트 절연막 상에 a-Si막과 n+ a-si막을 차례로 증착하는 단계;
    상기 n+ a-si막과 a-si막을 패터닝하여 채널층을 형성하는 단계;
    상기 채널층을 포함한 게이트 절연막 상에 투명 금속막을 증착하는 단계;
    상기 투명 금속막을 패터닝하여 화소전극을 형성함과 동시에 소오소/드레인 전극을 형성하면서 채널 영역 상의 n+ a-Si막 부분을 식각하여 박막트랜지스터를 형성하고, 데이터 라인 형성 영역 상에 투명 금속막 패턴을 형성하는 단계;
    상기 단계까지의 기판 결과물 상에 보호막을 증착하는 단계;
    상기 보호막을 식각하여 박막트랜지스터의 소오스 전극 및 투명 금속막 패턴을 노출시키는 트렌치를 형성하는 단계; 및
    상기 트렌치에 의해 노출된 박막트랜지스터의 소오스 전극 및 투명 금속막 패턴 상에 저저항 금속을 전기도금하여 데이터 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
  2. 제 1 항에 있어서, 상기 저저항 금속은 구리, 은, 크롬, 몰리브덴으로 이루어진 그룹중 하나를 선택하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
  3. 제 1 항에 있어서, 상기 데이터 라인을 형성하는 단계 후,
    상기 저저항 금속으로 이루어진 데이터 라인 표면 상에 전기도금으로 금속 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100789090B1 (ko) * 2002-12-30 2007-12-26 엘지.필립스 엘시디 주식회사 액정표시장치 제조방법
KR101011503B1 (ko) * 2008-05-15 2011-01-31 유인상 컨테이너 백 제조방법 및 컨테이너 백 구조
KR20130020546A (ko) * 2011-08-19 2013-02-27 엘지디스플레이 주식회사 표시장치용 어레이 기판 및 그의 제조방법
CN107658228A (zh) * 2017-10-11 2018-02-02 京东方科技集团股份有限公司 一种薄膜晶体管及制备方法、阵列基板和显示面板

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100690001B1 (ko) * 2000-02-21 2007-03-08 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
KR100674236B1 (ko) * 2000-12-28 2007-01-25 비오이 하이디스 테크놀로지 주식회사 프린지필드구동 액정표시장치의 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100789090B1 (ko) * 2002-12-30 2007-12-26 엘지.필립스 엘시디 주식회사 액정표시장치 제조방법
KR101011503B1 (ko) * 2008-05-15 2011-01-31 유인상 컨테이너 백 제조방법 및 컨테이너 백 구조
KR20130020546A (ko) * 2011-08-19 2013-02-27 엘지디스플레이 주식회사 표시장치용 어레이 기판 및 그의 제조방법
CN107658228A (zh) * 2017-10-11 2018-02-02 京东方科技集团股份有限公司 一种薄膜晶体管及制备方法、阵列基板和显示面板

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