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KR20030075385A - 칩 패키지 및 그 제조방법 - Google Patents

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KR20030075385A
KR20030075385A KR1020020014571A KR20020014571A KR20030075385A KR 20030075385 A KR20030075385 A KR 20030075385A KR 1020020014571 A KR1020020014571 A KR 1020020014571A KR 20020014571 A KR20020014571 A KR 20020014571A KR 20030075385 A KR20030075385 A KR 20030075385A
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KR
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layer
chip
chip package
conductive layer
terminals
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KR1020020014571A
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윤준호
최용칠
배석수
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삼성전기주식회사
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Publication date
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Abstract

본 발명은, 두개의 단자가 형성된 칩 소자의 상면에 두 단자에 각각 연결되고 소정의 간격으로 분리된 두 도전층과, 칩 소자의 하면에 형성되어 그 하면의 단자와 연결된 도전층을 포함하며, 상기 도전층의 측면 중 동일한 방향을 갖는 측면에 각각 인쇄회로기판의 연결패드에 연결하기 위한 전극면이 형성된 칩 패키지를 제공한다.
본 발명에 따른 칩 패키지에서는, 전체 패키지 크기를 획기적으로 소형화시킬 수 있을 뿐만 아니라, 비아홀 형성공정이나, 와이어공정등이 생략이 가능하여 그 제조공정이 간소하면서도 칩의 신뢰성을 보장할 수 있는 새로운 구조의 패키지를 제조할 수 있다.

Description

칩 패키지 및 그 제조방법{CHIP SCALE PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 칩 패키지에 관한 것으로, 특히 트랜지스터 소자와 같은 한면에 두 개의 단자와, 그 대향하는 다른 면에 하나의 단자가 마련된 칩형 전자소자를 포함하는 칩 패키지 및 그 제조방법에 관한 것이다.
일반적으로, 트랜지스터 등의 반도체 소자는 패키지를 형성하여 인쇄회로기판 상에 실장된다. 이러한 패키지는 반도체 소자의 단자를 인쇄회로기판의 신호패턴에 용이하게 연결시킬 수 있는 구조를 가지고 있으며, 외부의 영향으로부터 소자를 보호하여 신뢰성을 확보하는 역할을 수행한다.
이러한 반도체 소자의 패키지는 제품의 소형화 추세에 따라 점차 소형화되고 있다. 이와 같은 소형화에 대표적인 패키지 방식으로 칩 스케일 패키지(chip scale package)가 있다. 도1은 종래의 칩 스케일 패키지의 구조를 나타내는 개략단면도이다. 도1에 도시된 패키지구조는 세라믹 기판을 이용한 방식으로 세 개의 단자를 갖는 트랜지스터 패키지의 일 형태이다.
도1을 참조하면, 세라믹기판(1)에는 3 개의 비아홀(2a,2b,2c)이 형성된다. 상기 비아홀(2a,2b,2c)의 내부는 기판(1)의 상하면이 서로 전기적으로 연결되도록 소정의 도전성 물질이 충전되며, 상기 두 비아홀(2a,2b,2c)의 상부에는 제1 내지 제3 상부 도전성 랜드(3a,3b,3c)가 형성되고, 그 하부에는 각각 제1 내지 제3 하부 도전성 랜드(4a,4b,4c)가 형성된다. 또한, 상기 제3 상부 도전성 랜드(4c)는 트랜지스터(5)의 실장면에 형성된 일측단자와 연결되며, 상기 제1 및 제2 상부 도전성랜드(4a,4b)는 칩의 상부단자와 일단이 연결된 와이어(7)에 연결된다. 이와 같이 트랜지스터(5)가 실장된 세라믹기판(1)는 그 상면에 외부의 영향으로부터 트랜지스터를 보호하기 위해 통상의 수지로 몰딩부(9)를 형성한 패키지(10)로 완성된다.
이렇게 완성된 트랜지스터 패키지(10)는 도2와 같이, 리플로우 솔더링 방식으로 인쇄회로기판(20)에 실장된다. 상기 트랜지스터 패키지(10)는 그 하면에 형성된 제1 내지 제3 하부 도전성 랜드(4a,4b,4c)를 신호패턴의 원하는 위치에 배치한 후에 각각에 솔더링(15)을 형성하는 방법으로 상기 인쇄회로기판(20)에 실장된다.
도1 및 도2에서 설명된 바와 같이, 일반적으로 트랜지스터는 대향하는 면에 단자가 각각 형성되어 있으므로, 와이어를 통한 연결이 요구된다. 그러나, 이러한 와이어는 칩 상부공간의 상당한 부분을 차지한다. 따라서, 전체 패키지 높이가 높아지는 문제가 있다. 또한, 세라믹기판에 칩단자의 연결를 위한 적어도 3개의 비아홀을 형성해야 하므로, 그 비아홀의 직경에 따른 기판 면적이 요구될 뿐만 아니라, 그 비아홀의 상하면에 형성되는 도전성랜드가 서로 단락되지 않도록 최소한의 간격을 유지하여야 한다. 이와 같은 조건을 만족하는 충분한 면적을 갖도록 기판을 제조해야 한다. 결국, 이러한 조건은 전체적인 패키지 크기를 소형화시키는데 큰 제약사항이 된다.
또한, 패키지에 사용되는 기판은 비교적 고가의 세라믹기판으로 제조비용이 크며, 종래의 패키지제조공정은 트랜지스터를 기판에 부착하는 다이본딩(diebonding)공정뿐만 아니라, 와이어본딩 및 몰딩공정이 요구되어 그 제조공정이 복잡하다는 문제도 있다.
따라서, 당 기술분야에서는, 이러한 제약사항을 해소하고 보다 소형화가 가능하면서도 제조공정이 용이한 새로운 패키지구조가 요구되어 왔다.
본 발명은 상기 문제점을 해결하기 위해서 안출된 것으로, 그 목적은 두 단자가 형성된 상면과 하나의 단자가 형성된 하면을 갖는 칩 소자(chip type device)를 인쇄회로기판에 실장하기 위해 패키징하는데 있어서, 두 단자영역을 제외한 칩 소자의 상면에 절연층과 상기 절연층 상에 상기 각 단자에 연결된 도전층을 형성하고, 칩 소자의 하면에는 도전층을 형성한 후에 상기 각 도전층 측면 중 동일한 방향을 갖는 측면에 인쇄회로기판의 연결패드에 연결하기 위한 전극면을 형성함으로써 패키지를 획기적으로 소형화시킬 수 있을 뿐만 아니라, 그 제조공정이 간소하면서도 칩의 신뢰성을 보장할 수 있는 새로운 구조의 패키지를 제공하는데 있다.
또한, 본 발명의 다른 목적은 새로운 칩 패키지의 구조에 따른 새로운 실장방식을 갖는 칩 패키지 어셈블리를 제공하는데 있다.
나아가, 본 발명의 또 다른 목적은 새로운 구조를 갖는 칩 패키지의 제조방법을 제공하는데도 있다.
도1은 종래의 칩 패키지의 단면도이다.
도2는 종래의 칩 패키지 어셈블리의 단면도이다.
도3a 및 3b는 본 발명의 일실시형태에 따른 칩 패키지의 사시도 및 단면도이다.
도4는 본 발명의 일 실시형태에 따른 칩 패키지 어셈블리의 사시도이다.
도5a 내지 도5f는 본 발명의 바람직한 실시예에 따른 칩 패키지 제조방법을 나타내는 공정별 단면도이다.
<도면의 주요부분에 대한 부호설명>
30: 칩 패키지31a,31b,31c: 도전층
33: 절연층 37a,37b,37c: 전극면
35: 칩 소자51: 인쇄회로기판
57a,57b,57c: 연결패드
상기 과제를 해결하기 위해서, 본 발명은, 두 개의 단자가 형성된 제1 면과 상기 제1 면과 대향하며 하나의 단자가 형성된 제2 면을 구비한 칩 소자와, 상기두 개의 단자영역을 제외한 상기 제1 면에 형성된 절연층과, 상기 절연층 상에 형성되어 상기 제1 면에 있는 상기 단자에 각각 연결되며, 소정의 간격으로 전기적으로 분리된 제1 및 제2 도전층과, 상기 칩 소자의 제2 면에 형성되어 그 제2 면의 단자와 연결된 제3 도전층과, 상기 제1, 제2 및 제3 도전층의 측면 중 상기 칩 소자의 동일한 측면과 접하는 일측면 각각에 형성된 전극면을 포함하는 칩 패키지를 제공한다.
또한, 본 발명의 다른 실시형태에서는, 두 개의 단자가 형성된 제1 면과 상기 제1 면과 대향하며 하나의 단자가 형성된 제2 면을 구비한 칩 소자와, 상기 두 개의 단자영역을 제외한 상기 제1 면에 형성된 절연층과, 상기 절연층 상에 형성되어 상기 제1 면 상에 있는 각 단자에 연결되며, 소정의 간격으로 분리된 제1 및 제2 도전층과, 상기 칩 소자의 제2 면에 단자와 연결되어 형성된 제3 도전층과, 상기 제1, 제2 및 제3 도전층의 측면 중 상기 칩 소자의 동일한 측면과 접하는 일측면 각각에 형성된 전극면을 포함한 칩 패키지; 및, 적어도 3개의 연결패드와 상기 연결패드에 각각 연결된 소정의 회로패턴이 형성된 인쇄회로기판을 포함하고, 상기 전극면이 각각 상기 연결패드에 부착되어 상기 칩 패키지가 상기 인쇄회로기판에 실장된 칩 패키지 어셈블리를 제공한다.
나아가, 본 발명은 본 발명의 칩 패키지를 제조하기 위한 방법을 제공한다. 상기 칩 패키지 제조방법은, 상면에 2개의 단자와 하면에 1개의 단자를 갖는 복수개의 칩 소자가 형성된 웨이퍼를 마련하는 단계와, 상기 2개의 단자가 형성된 영역을 제외한 상기 웨이퍼 상면에 절연층을 형성하는 단계와, 상기 절연층 상에 상기 웨이퍼 상면에 형성된 2개의 단자와 연결되도록 상부 도전층을 형성하는 단계와, 상기 웨이퍼 하면에 그 하면의 단자와 연결되도록 하부 도전층을 형성하는 단계와, 상기 절연층 상에 형성된 도전층을 상기 2개의 단자에 각각 연결된 2개의 도전층으로 분리시키는 단계와, 칩 패키지의 일측면이 형성되도록 상기 웨이퍼를 1차 다이싱하는 단계와, 상기 1차 다이싱에 의해 형성된 상기 도전층의 일측면에 각각 전극면을 형성하는 단계 및, 칩 패키지 단위로 완전히 분리되도록 상기 결과물을 2차 다이싱하는 단계를 포함한다.
이하, 도면을 참조하여 본 발명을 바람직한 실시형태를 통해 보다 상세히 설명하기로 한다.
도3a 및 3b는 본 발명의 바람직한 실시형태에 따른 칩 패키지를 나타내는 사시도 및 단면도이다.
도3a를 참조하면, 상기 칩 패키지(30)는 칩 소자(35)와, 그 상면에 형성된 절연층(33)과, 상기 절연층(33)의 상면 및 칩 소자(35)의 하면에 각각 형성된 도전층(31a,31b,31c) 및 상기 도전층(31a,31b,31c)의 동일한 측면 상에 각각 형성된 전극면(37a,37b,37c)을 포함한다. 도3a에는 도시되지 않았으나, 상기 칩 소자(35)는 상면에 두 개의 단자가 형성되어 있으며, 그 하면에 하나의 단자를 구비한 소자의 대표적인 예로 트랜지스터가 있다.
도3b를 참조하면, 상면의 단자(A,B)영역을 제외한 상기 칩 소자(35)의 상면에는 절연층(33)이 형성되며, 상기 절연층(33) 상에는 제1 및 제2 도전층(31a,31b)이 형성된다. 상기 제1 및 제2 도전층(31a,31b)은 칩소자(35)의 상면에 마련된 단자(A,B)에 각각 연결되며, 소정의 간격으로 분리되어 형성된다. 또한, 상기 칩소자(35)의 하면에는 제3 도전층(31c)이 형성되어 그 하면에 마련된 단자에 전기적으로 연결된다.
상기 도전층(31a,31b,31c)은 바람직하게는 구리로 이루어진 금속층으로 이루어질 수 있으며, 이에 본 발명이 한정되는 것은 아니다. 또한, 상기 도전층(31a,31b,31c)의 두께는 인쇄회로기판의 종류에 따라 달라질 수 있으나, 그 인쇄회로기판의 연결패드 사이 간격을 고려하여 설정한다. 즉, 상기 칩 패키지를 인쇄회로기판 상에 실장할 때 도전층의 일면에 형성될 전극면이 각각 연결패드 상에 위치해야 하므로, 상기 도전층을 충분한 두께를 갖도록 형성할 필요가 있다.
도전층(31a,31b,31c)을 소정의 두께로 형성하는 공정으로는, 상기 도전층은 도금공정을 이용하여 도금층으로 필요한 두께로 제조하는 것이 가능하나, 이는 상당한 공정시간 및 비용이 요구되므로, 바람직하게는, 전해도금법으로 얇은 금속층을 형성한 후에 그 금속층 위에 적어도 하나의 동박을 적층하는 방식을 사용할 수 있다.
또한, 상기 각 도전층(31a,31b,31c)은 동일한 방향에 위치한 일측면에 전극면(37a,37b,37c)이 형성된다. 상기 전극면(37a,37b,37c)은 인쇄회로기판 상의 연결패드에 전기적/기계적으로 연결하기 위해 형성되며, 솔더링 공정에 적합하면서 전기적 전도성이 우수한 금(Au)으로 형성하는 것이 바람직하다.
도3b와 같은 칩 패키지(30)의 구조에서는, 상기 칩 소자(35)의 상면에 마련된 두개의 단자를 포함한 영역(A,B)을 제외하고 절연층(33)이 형성되고, 상기 절연층(33) 상에는 상기 두 단자(A,B)에 각각 연결된 도전층(31a,31b)이 형성된다. 또한, 상기 칩 소자(35)의 상면에 형성된 두 도전층(31a,31b)의 일측면과 그 측면과 동일한 방향의 측면인 도전층(31c)의 측면에는 각각 전극면(37a,37b,37c)이 형성된다. 이와 같이 전극면(37a,37b,37c)이 형성된 측면은 인쇄회로기판과 접하는 실장면을 형성하며, 상기 칩 패키지(30)는 실장면이 아래를 향하도록 90°회전시킨 상태에 인쇄회로기판 상에 탑재되는 새로운 실장방식을 따른다.
한편, 도전층(31a,31b,31c)은 노출된 외부면에서 발생되는 자연 산화에 의해 형성되는 산화막을 구비할 수 있다. 이러한 산화막은 도전층의 신뢰성을 보장하는 보호막으로서 작용할 수 있다. 그러나, 패키지의 사용환경에 따라 소자의 신뢰성에 큰 영향을 주는 심각한 산화현상을 발생할 수 있으므로, 이를 방지하기 위해, 도시된 바와 같이 상기 도전층(31a,31b,31c)에는 전극면(37a,37b,37c)이 형성된 면을 제외하고, 보호층(37)을 형성할 수 있다. 이러한 보호층(39)은 절연성 수지를 도포하여 형성된 절연성 피막으로 형성하는 것이 바람직하며, 필요에 따라 외부로 노출된 칩 소자(35)의 측면에도 형성할 수도 있다.
도4는 본 발명에 따른 칩 패키지(40)와 인쇄회로기판(51)을 포함하는 칩 패키지 어셈블리(50)의 일형태이다.
도4와 같이, 상기 칩 패키지 어셈블리(50)는 칩 패키지(40)와 그 칩 패키지가 실장된 인쇄회로기판(51)으로 이루어진다. 상기 칩 패키지(40)는 도3a 및 3b에 도시된 구조와 같이, 칩 소자(45)는 그 상면에 절연층(43)과 두 단자(미도시)와 각각 연결된 도전층(41a,41b)을 형성되어 있고, 그 하면에 형성된 단자(미도시)는 다른 도전층(41c)에 연결된다. 또한, 상기 도전층(41a,41b,41c)의 일면에 전극면(47a,47b,47c)이 각각 형성되어, 칩 패키지(40)의 실장면을 구성한다. 상기 각각의 전극면(47a,47b,47c)은 도전층(41a,41b,41c)을 통해 칩 소자(45)의 각 단자에 연결된다. 상기 칩 패키지의 전극면(47a,47b)을 인쇄회로기판(51)의 연결패드(57a,57b,57c)상에 각각 배치하고 솔더링시킴으로써, 도4에 도시된 칩 패키지 어셈블리(50)를 완성할 수 있다. 본 발명의 칩 패키지 어셈블리에서는, 인쇄회로기판에 형성된 소정의 회로는 연결패드(57a,57b,57c)에 연결된 패키지(40)의 전극면(47a,47b,47c)을 통해 칩소자(45)의 각 단자에 연결될 수 있다. 이를 위해서, 앞서 설명한 바와 같이, 상기 도전층(41a,41b)은 적어도 연결패드(57a,57b) 사이의 간격을 고려하여 그 두께를 설정할 필요가 있다.
또한, 본 발명은 상기 칩 패키지의 제조방법을 제공한다. 도5a 내지 5f는 본 발명의 바람직한 실시형태에 따른 칩 패키지 제조방법을 설명하기 위한 공정도이다.
우선, 도5a와 같이, 상하면에 각각 단자가 형성된 복수의 칩 소자가 형성된 웨이퍼(105)를 마련한다. 여기서, 상기 웨이퍼(105) 상면에 선으로 구분된 영역은 각 칩 소자의 단위를 도시한다. 상기 웨이퍼(105)는 행과 열을 따라 복수의 칩 소자가 배열된 직사각형 구조로 도시되어 있으나, 당업자라면, 도5a에 도시된 웨이퍼가 소정의 구경을 갖는 통상의 웨이퍼라는 것을 이해할 수 있을 것이다.
상기 칩 소자는 그 상면에 두개의 단자(101a,101b)를 구비하며, 하면에는 1개의 단자가 형성된다. 또한, 본 실시예에서, 상기 웨이퍼에 형성된 칩 소자는, 통상의 트랜지스터와 같이, 상면에는 산화막으로 이루어진 윈도우층(106)이 형성되고, 그 개구부를 통해 단자(101a,101b)가 형성된 구조를 갖는다.
이어, 도5b와 같이, 상기 웨이퍼 상면에 절연층(113)을 형성한다. 상기 절연층은 두 단자영역을 제외한 상면영역에 형성된다.다음으로, 도5c와 같이, 상기 절연층(113)의 상면과 웨이퍼(105)의 하면에 각각 상부 및 하부 도전층(121a,121b)을 형성한다. 이 때 상부 도전층(121a)은 상기 두 단자와 연결되도록 형성해야 한다. 따라서, 상기 절연층이 형성되지 않은 부분이 충진되도록 금속층을 형성하기 위해서, 도금법을 이용하여 상부 도전층을 형성하는 것이 바람직하나, 앞서 설명한 바와 같이, 상기 도전층은 연결패드의 간격을 고려하고 전극면을 형성하기에 충분한 측면을 갖도록 소정의 두께로 형성되어야 하므로, 우선 단자영역에 해당하는 절연층이 형성되지 않은 부분이 충분하게 충진되도록 도금층을 형성한 후에 적어도 하나의 동박을 적층하여 형성하는 것이 가장 바람직하다. 이어, 도5c에서 Y-Y'로 표시된 선을 따라 칩 소자의 열을 두 라인 단위로 다이싱한다.
상기 다이싱단계 후에 도5d와 같이 두 라인 단위로 분리된 결과물을 얻을 수 있으며, 이러한 구조에서 각 칩 소자는 하나의 측면만이 형성된다. 상기 다이싱을통해 얻어진 일측면을 구성하는 상부 및 하부 도전층(121a,121b)의 측면 상에 각각 전극면(137',137")을 형성한다. 이러한 전극면(137',137")은 전해도금방법으로 사용함으로써, 실리콘재질의 칩 소자측면에는 전극이 형성되지 않고, 금속재질인 도금층(121a,121b)의 측면에 한하여 선택적으로 형성될 수 있다.
다음으로, 도5d에 X-X'로 표시된 부분에 해당하는 상부 도전층(121a)을 제거하여, 도5e와 같이 각 칩 소자의 두 단자에 각각 연결된 상부 도전층(121a)과 상부 도전층에 형성된 전극면(137')을 두영역으로 분리한다. 이 때, 절연층(113)은 두 단자를 전기적으로 분리시키면서도 상부 도전층(121a)을 분리하는 공정에서 칩 소자의 손상을 방지하는 역할을 한다.
이어, 도5e에 도시된 결과물이 칩 소자 단위로 완전히 분리되도록, 최종 다이싱공정을 수행한다. 이로써 최종 칩 패키지(140)가 완성된다. 또한, 도5f에 도시된 바와 같이, 상기 칩 패키지(140)의 노출된 도전층 외부면에 보호층(139)을 추가적으로 형성할 수도 있다. 이러한 보호층(139)은 상기 상하부 도전층(121a,121b)에 절연성 수지를 도포하여 형성된 절연성 피막으로 이루어지며 상기 도전층(121a,121b)의 산화를 방지하여 패키지의 신뢰성을 보다 안정적으로 보장할 수 있다. 이러한 보호층(139)은 칩 패키지의 사용환경 등에 따라 생략할 수도 있다.
또한, 도5a 내지 도5f에 도시된 본 발명에 따른 칩 패키지의 제조공정은 다양한 변형되어 구현될 수 있다. 특히, 보호층 및 전극면 형성공정은 칩 패키지로 다이싱하는 공정에 따라 그 구성을 달리할 수 있다.
예를 들어, 도5a 내지 5f에 도시된 실시예의 경우에, 보호층을 형성하는 공정을, 상기 2차 다이싱한 후에, 상기 전극면이 형성되지 않은 상기 도전층의 외부면에 보호층을 형성하는 방식으로 1회 도포공정으로 형성하고 있으나, 이와 달리, 상기 상부 및 하부 도전층을 형성한 후에, 상기 상부 및 하부 도전층 상에 보호층을 형성하고, 상기 2차 다이싱한 후에, 상기 전극면이 형성되지 않은 도전층의 측면에 보호층을 형성할 수도 있다. 전자의 방법에 따르면, 웨이퍼를 다이싱할 때에 도전층이 형성된 웨이퍼 배면이 테이프 또는 진공장치를 이용하여 고정시켜 후속 공정에서 그 도전층에 보호층을 형성하는데 곤란한 문제가 있으나, 후자의 방법은 다이싱공정 전에 웨이퍼 하면의 도전층에 보호층을 미리 형성하므로 이러한 문제를 해결할 수 있는 잇점이 있다.
한편, 도5e와 같이 상기 절연층 상에 형성된 도전층을 2개의 도전층으로 분리시키는 단계는 도5f에서 수행되는 2차 다이싱을 수행하는 단계에서 동시에 구현될 수 있다. 즉, 2차 다이싱 단계를 수행할 때에 도전층의 분리위치에서 절삭깊이를 도전층의 두께에 해당하는 깊이로 조절함으로써 도전층을 분리시키는 공정과 칩 패키지단위로 분리하는 공정을 동시에 수행할 수도 있다.
이와 같이, 본 발명에 따른 칩 패키지 제조방법의 특징은, 상기 얻어진 웨이퍼를 하나의 칩 소자를 포함한 패키지로 다이싱하면서, 상기 각 칩 패키지의 일측면을 구성하는 상기 도전층의 측면에는 전극면을 형성하고, 상기 두 도전층의 다른 측면에는 보호층을 형성하는 방법이라면, 다양한 형태로 개조 및 변형될 수 있다. 따라서, 칩 패키지의 측면을 형성하기 위한 각 다이싱공정은 보호층 또는 전극면을 형성하는 공정을 순서와 방식은 다양하게 변경될 수 있으나, 이러한 개량 또는 변경된 형태도 본 발명의 범위에 포함될 것이다.
상술한 바와 같이, 본 발명에 따른 칩 패키지에서는, 전체 패키지크기를 획기적으로 소형화시킬 수 있을 뿐만 아니라, 비아홀 형성공정이나, 와이어공정등이 생략이 가능하여 그 제조공정이 간소하면서도 칩의 신뢰성을 보장할 수 있는 새로운 구조의 칩 패키지 및 이를 포함한 칩 패키지 어셈블리를 제조할 수 있다.

Claims (27)

  1. 두 개의 단자가 형성된 제1 면과 상기 제1 면과 대향하며 하나의 단자가 형성된 제2 면을 갖는 칩 소자;
    상기 두 개의 단자영역을 제외한 상기 제1 면에 형성된 절연층;
    상기 절연층 상에 형성되어 상기 제1 면 상에 있는 각 단자에 연결되며, 소정의 간격으로 전기적으로 분리된 제1 및 제2 도전층;
    상기 칩 소자의 제2 면에 형성되어 그 제2 면의 단자와 연결된 제3 도전층; 및
    상기 제1, 제2 및 제3 도전층의 측면 중 상기 칩 소자의 동일한 측면과 접하는 일측면 각각에 형성된 전극면을 포함하는 칩 패키지.
  2. 제1항에 있어서,
    상기 칩 패키지는, 상기 전극면이 형성된 일측면을 제외한, 상기 도전층의 외곽면에 형성된 보호층을 더 포함하는 것을 특징으로 하는 칩 패키지.
  3. 제2항에 있어서,
    상기 보호층은 절연성 수지를 도포하여 형성된 피막으로 이루어진 것을 특징으로 하는 칩 패키지.
  4. 제1항에 있어서,
    상기 칩 소자의 측면과 상기 도전층의 전극면이 형성된 측면은 하나의 평탄한 면을 형성하는 것을 특징으로 칩 패키지.
  5. 제1항에 있어서,
    상기 도전층은 구리를 포함한 금속층인 것을 특징으로 하는 칩 패키지.
  6. 제1항에 있어서,
    상기 전극면은 금을 포함한 금속층인 것을 특징으로 하는 칩 패키지.
  7. 제1항에 있어서,
    상기 도전층은 도금층으로 이루어진 제1 층과, 상기 제1 층 상에 적층된 적어도 하나의 동박으로 이루어진 제2 층으로 포함하는 것을 특징으로 하는 칩 패키지.
  8. 제1항에 있어서,
    상기 칩 소자는 트랜지스터인 것을 특징으로 하는 칩 패키지.
  9. 두 개의 단자가 형성된 제1 면과 상기 제1 면과 대향하며 하나의 단자가 형성된 제2 면을 갖는 칩 소자와, 상기 두 개의 단자영역을 제외한 상기 제1 면에 형성된 절연층과, 상기 절연층 상에 형성되어 상기 제1 면 상에 있는 각 단자에 연결되며, 소정의 간격으로 분리된 제1 및 제2 도전층과, 상기 칩 소자의 제2 면에 단자와 연결되어 형성된 제3 도전층과, 상기 제1, 제2 및 제3 도전층의 측면 중 상기 칩 소자의 동일한 측면과 접하는 일측면 각각에 형성된 전극면을 포함한 칩 패키지; 및,
    적어도 3개의 연결패드와 상기 연결패드에 각각 연결된 소정의 회로패턴이 형성된 인쇄회로기판을 포함하며,
    상기 전극면이 각각 상기 연결패드에 부착되어 상기 칩 패키지가 상기 인쇄회로기판에 실장된 구조물로 이루어진 칩 패키지 어셈블리.
  10. 제9항에 있어서,
    상기 칩 패키지는 상기 인쇄회로기판에 실장되는 면을 제외한, 상기 도전층의 외곽면에 형성된 보호층을 더 포함하는 것을 특징으로 하는 칩 패키지 어셈블리.
  11. 제10항에 있어서,
    상기 보호층은 절연성 수지를 도포하여 형성된 피막으로 이루어진 것을 특징으로 하는 칩 패키지 어셈블리.
  12. 제9항에 있어서,
    상기 도전층은 구리를 포함한 금속층인 것을 특징으로 하는 칩 패키지 어셈블리.
  13. 제9항에 있어서,
    상기 전극면은 금을 포함한 금속층인 것을 특징으로 하는 칩 패키지 어셈블리.
  14. 제9항에 있어서,
    상기 도전층은 도금층으로 이루어진 제1 층과 상기 제1 층 상에 적층된 적어도 하나의 동박으로 이루어진 제2 층을 포함하는 것을 특징으로 하는 칩 패키지 어셈블리.
  15. 제9항에 있어서,
    상기 칩 소자는 트랜지스터인 것을 특징으로 하는 칩 패키지 어셈블리.
  16. 상면에 두 개의 단자와 하면에 하나의 단자를 갖는 복수개의 칩 소자가 형성된 웨이퍼를 마련하는 단계;
    상기 두 개의 단자가 형성된 영역을 제외하고, 상기 웨이퍼 상면에 절연층을 형성하는 단계;
    상기 절연층 상에 상기 웨이퍼 상면에 형성된 두 개의 단자와 연결되도록 상부 도전층을 형성하는 단계;
    상기 웨이퍼의 하면에 그 하면의 단자와 연결되도록 하부 도전층을 형성하는 단계;
    칩 패키지의 일측면이 형성되도록 상기 웨이퍼를 1차 다이싱하는 단계;
    상기 1차 다이싱에 의해 형성된 상기 도전층의 일측면에 각각 전극면을 형성하는 단계;
    상기 절연층 상에 형성된 도전층을 상기 두 개의 단자에 각각 연결된 2개의 도전층으로 분리시키는 단계; 및,
    칩 패키지 단위로 완전히 분리되도록 상기 결과물을 2차 다이싱하는 단계를 포함하는 칩 패키지 제조방법.
  17. 제16항에 있어서,
    상기 상부 및 하부 도전층을 형성한 후에, 상기 상부 및 하부 도전층 상에 보호층을 형성하는 단계와,
    상기 2차 다이싱한 후에, 상기 전극면이 형성되지 않은 도전층의 측면에 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 패키지 제조방법.
  18. 제16항에 있어서,
    상기 2차 다이싱한 후에, 상기 전극면이 형성되지 않은 상기 도전층의 외부면에 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 패키지 제조방법.
  19. 제17항 또는 제18항에 있어서,
    상기 보호층은 절연성 수지를 도포하여 형성되는 것을 특징으로 하는 칩 패키지 제조방법.
  20. 제16항에 있어서,
    상기 1차 다이싱하는 단계는,
    상기 웨이퍼 상에 칩 소자가 배열된 라인을 기준으로 두 개의 라인단위로 분리되도록 상기 웨이퍼를 다이싱하는 단계인 것을 특징으로 하는 칩 패키지 제조방법.
  21. 제16항에 있어서,
    상기 절연층 상에 형성된 도전층을 두 개의 도전층으로 분리시키는 단계는, 절삭깊이를 조절하여 상기 2차 다이싱하는 단계와 동시에 수행됨을 특징으로 하는 칩 패키지 제조방법.
  22. 제16항에 있어서,
    상기 도전층은 도금법을 이용하여 형성되는 것을 특징으로 하는 칩 패키지 제조방법.
  23. 제16항에 있어서,
    상기 도전층은 구리를 포함한 금속층인 것을 특징으로 하는 칩 패키지.
  24. 제16항에 있어서,
    상기 전극면은 금을 포함한 금속층인 것을 특징으로 하는 칩 패키지.
  25. 제16항에 있어서,
    상기 도전층을 형성하는 단계는 상기 각 단자와 연결되는 도금층을 형성한 후에 그 상면에 적어도 하나의 동박을 적층하는 단계인 것을 특징으로 하는 칩 패키지 제조방법.
  26. 제16항에 있어서,
    상기 전극면은 도금법을 이용하여 형성되는 것은 것을 특징으로 하는 칩 패키지 제조방법
  27. 제16항에 있어서,
    상기 칩 소자는 트랜지스터인 것을 특징을 하는 칩 패키지 제조방법.
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