[go: up one dir, main page]

KR20030060740A - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치 Download PDF

Info

Publication number
KR20030060740A
KR20030060740A KR1020020043328A KR20020043328A KR20030060740A KR 20030060740 A KR20030060740 A KR 20030060740A KR 1020020043328 A KR1020020043328 A KR 1020020043328A KR 20020043328 A KR20020043328 A KR 20020043328A KR 20030060740 A KR20030060740 A KR 20030060740A
Authority
KR
South Korea
Prior art keywords
memory cell
region
flash memory
dinor
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020020043328A
Other languages
English (en)
Inventor
시로모토타쓰야
아지카나쓰오
시미쯔사토시
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20030060740A publication Critical patent/KR20030060740A/ko
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명에서의 1 단위의 반도체 칩(1)에는, NOR형 메모리 셀 트랜지스터를 포함하는 NOR형 플래시 메모리 형성영역(2)과, DINOR형 메모리 셀 트랜지스터를 포함하는 DINOR형 플래시 메모리 형성영역(3)이 형성되어 있다. 또한, NOR형 플래시 메모리 형성영역(2) 및 DINOR형 플래시 메모리 형성영역(3)의 주변영역에 주변회로용 트랜지스터 등을 포함하는 주변회로 형성영역(7)이 형성되어 있다. 주변회로 형성영역(7)은 NOR형 플래시 메모리 형성영역(2) 및 DINOR형 플래시 메모리 형성영역(3) 양쪽에 전기적으로 접속됨으로써 공유 가능하다. 이에 따라서, 본 발명은, 비교적 넓은 용도로 이용가능한 불휘발성 반도체 기억장치 및 그 제조방법을 얻을 수 있다.

Description

불휘발성 반도체 기억장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 용도의 제약을 개선한 불휘발성 반도체 기억장치에 관한 것이다.
불휘발성 반도체 기억장치의 하나인 일괄소거가 가능한 플래시 메모리가 있다. 플래시 메모리의 메모리 셀 트랜지스터 구조로서 NOR형, 신 NOR형 및 DINOR형이 있다.
도 24는 NOR형 메모리 셀 트랜지스터의 프로그램(기록)동작을 나타낸 설명도이다. 도 25는 NOR형 메모리 셀 트랜지스터의 소거동작을 나타낸 설명도이다. 도 26은 NOR형 메모리 셀 트랜지스터의 판독 동작을 나타낸 설명도이다. 이때, 도 24∼도 26은 NMOS 구조의 메모리 셀 트랜지스터를 나타낸다.
도 24∼도 26에 나타낸 NOR형 메모리 셀 트랜지스터는, 반도체 기판(11)의 표면 내에 소스 주요영역(41), 드레인영역(31)이 선택적으로 형성되고, 소스 주요영역(41)의 주변에 불순물 농도가 소스 주요영역(41)보다 얇은 소스확산영역(42)이 형성되고, 소스 주요영역(41)과 드레인영역(31) 사이의 반도체 기판(11)상에 터널 산화막(13)을 통해 플로팅 게이트전극(24)이 형성되고, 플로팅 게이트전극(24) 상에 게이트간 산화막(16)을 통해 콘트롤 게이트전극(23)이 형성된다.
그리고, 소스 주요영역(41)에 소스단자 P1, 드레인영역(31)에 드레인단자 P2, 콘트롤 게이트전극(23)에 게이트단자 P3 및 반도체 기판(11)에 기판단자 P4가 각각의 전위 설정용으로 설치된다.
이러한 구성에서, NOR형 메모리 셀 트랜지스터에 대한 프로그램동작은, 도 24에 나타낸 것처럼, 소스단자 P1을 0V, 드레인단자 P2를 정의 고전압 HV, 게이트단자 P3을 정의 고전압 HV, 기판단자 P4를 0V로 설정하여서 행해진다. 상기 설정에 의해서, 채널 열전자 현상에 의해서 플로팅 게이트전극(24)에 전자를 주입함으로써 프로그램동작(고 Vth(고한계치전압)에 메모리 셀 트랜지스터를 설정하는 동작)이 실행된다.
NOR형 메모리 셀 트랜지스터에 대한 소거동작은, 도 25에 나타낸 것처럼, 소스단자 P1을 정의 고전압 HV, 드레인단자 P2를 플로팅(open), 게이트단자 P3을 0V 또는 부의 고전압 MHV, 기판단자 P4를 0V로 설정하여서 행해진다. 상기 설정에 의해서, 소스 주요영역(41)의 엣지 근방영역에서의 FN(Fowrler-Nordheim tunnelling)현상에 의해서 플로팅 게이트전극(24)으로부터 전자를 추출함으로써, 소거동작(저 Vth(저한계치전압)으로 설정하는 동작)이 실행된다.
NOR형 메모리 셀 트랜지스터에 대한 판독 동작은, 도 26에 나타낸 것처럼, 소스단자 P1을 0V, 드레인단자 P2를 정의 저전압 HLow, 게이트단자 P3을 판독 전압 VR(저 Vth<VR<고 Vth), 기판단자 P4를 0V로 설정하여서 행해진다. 상기 설정에 의해서, 메모리 셀 트랜지스터가 온상태가 되는지 아닌지를 검출하여 한계치전압이 고 Vth인지 저 Vth인지를 인식하여서 판독 동작을 할 수 있다.
도 27은 NOR형 메모리 셀 트랜지스터의 한계치전압 Vth의 분포를 나타낸 그래프이다. 이 도면에 나타낸 것처럼, "0"을 나타내는 고 Vth는 6.0V이상으로 분포하고, "1"을 나타내는 저 Vth는 1.5∼3.0V 사이에 분포한다. 그 결과, 고 Vth의 분포와 저 Vth의 분포의 한계치전압 윈도우(window) 폭 △Vth1은, 2.5V로 된다.
도 28은 신 NOR형 메모리 셀 트랜지스터의 프로그램동작을 나타낸 설명도이다. 도 29는 신 NOR형 메모리 셀 트랜지스터의 소거동작을 나타낸 설명도이다. 도 30은 신 NOR형 메모리 셀 트랜지스터의 판독 동작을 나타낸 설명도이다. 도 28∼도 30은 NMOS형 구조의 메모리 셀 트랜지스터를 나타낸다.
도 28∼도 30에 나타낸 신 NOR형 메모리 셀 트랜지스터는, 반도체 기판(11)의 표면 내에 소스영역(45)과 드레인영역(31)이 선택적으로 형성되고, 소스영역(45)과 드레인영역(31) 사이의 반도체 기판(11) 상에 터널 산화막(13)을 통해 플로팅 게이트전극(24)이 형성되어, 플로팅 게이트전극(24)상에 게이트간 산화막(16)을 통해 콘트롤 게이트전극(23)이 형성된다.
그리고, 소스영역(45)에 소스단자 P1, 드레인영역(31)에 드레인단자 P2, 콘트롤 게이트전극(23)에 게이트단자 P3, 반도체 기판(11)에 기판단자 P4가 각각의 전위 설정용으로 설치된다.
이러한 구성에 있어서, 신 NOR형 메모리 셀 트랜지스터에 대한 프로그램동작은, 도 28에 나타낸 것처럼, 소스단자 P1을 0V, 드레인단자 P2를 정의 고전압 HV, 게이트단자 P3을 정의 고전압 HV, 기판단자 P4를 0V로 설정하여서 행해진다. 상기 설정에 의해서, 채널 열전자 현상에 따라서 플로팅 게이트전극(24)에 전자를 주입함으로써 프로그램동작이 실행된다.
신 NOR형 메모리 셀 트랜지스터에 대한 소거동작은, 도 29에 나타낸 것처럼, 소스단자 P1을 정의 고전압 HV, 드레인단자 P2를 플로팅(open), 게이트단자 P3을 부의 고전압 MHV, 기판단자 P4를 정의 고전압 HV로 설정하여서 행해진다. 상기 설정에 의해서, 채널 전체면에서의 FN 현상에 따라 플로팅 게이트전극(24)으로부터 전자를 추출함으로써, 소거동작이 실행된다.
신 NOR형 메모리 셀 트랜지스터에 대한 판독 동작은, 도 30에 나타낸 것처럼, 소스단자 P1을 0V, 드레인단자 P2를 정의 저전압 HLow, 게이트단자 P3을 판독 전압 VR(저 Vth<VR<고 Vth), 기판단자 P4를 0V로 설정하여서 NOR형과 마찬가지로행해진다.
도 31은 신 NOR형 메모리 셀 트랜지스터의 한계치전압 Vth의 분포를 나타낸 그래프이다. 이 도면에 나타낸 것처럼, NOR형과 마찬가지로, "0"을 나타내는 고 Vth는 6.0V 이상으로 분포되고, "1"을 나타내는 저 Vth는 1.5∼3.0V 사이에 분포한다. 그 결과, 고 Vth의 분포와 저 Vth의 분포의 한계치전압 윈도우 폭 △Vth2는 2.5V가 된다.
도 32는 DINOR형 메모리 셀 트랜지스터의 프로그램동작을 나타낸 설명도이다. 도 33은 DINOR형 메모리 셀 트랜지스터의 소거동작을 나타낸 설명도이다. 도 34는 DINOR형 메모리 셀 트랜지스터의 판독동작을 나타낸 설명도이다. 도 32∼도 34는 NMOS 구조의 메모리 셀 트랜지스터를 나타낸다.
도 32∼도 34에 나타낸 DINOR형 메모리 셀 트랜지스터는, 반도체 기판(11)의 표면 내에 소스영역(43)과 드레인 주요영역(32)이 선택적으로 형성되고, 드레인 주요영역(32)의 주변에 드레인 주요영역(32) 보다 불순물 농도가 연한 드레인 확산영역(33)이 형성되고, 소스영역(43)과 드레인 주요영역(32) 사이의 반도체 기판(11) 상에 터널 산화막(13)을 통해 플로팅 게이트전극(24)이 형성되고, 플로팅 게이트전극(24) 상에 게이트간 산화막(16)을 통해 콘트롤 게이트전극(23)이 형성된다.
그리고, 소스영역(43)에 소스단자 P1, 드레인 주요영역(32)에 드레인단자 P2, 콘트롤 게이트전극(23)에 게이트단자 P3, 반도체 기판(11)에 기판단자 P4가 각각의 전위 설정용으로 설치된다.
이러한 구성에 있어서, DINOR형 메모리 셀 트랜지스터에 대한 프로그램동작은, 도 32에 나타낸 것처럼, 소스단자 P1을 플로팅, 드레인단자 P2를 정의 고전압 HV, 게이트단자 P3을 부의 고전압 MHV 및 기판단자 P4를 0V로 설정하여서 행해진다. 상기 설정에 의해서, 드레인 주요영역(32)의 엣지 근방영역에서의 FN 현상에 따라서 플로팅 게이트전극(24)으로부터 전자를 추출함으로써, 프로그램동작(저 Vth로 설정하는 동작)이 실행된다.
DINOR형 메모리 셀 트랜지스터에 대한 소거동작은, 도33에 나타낸 것처럼, 소스단자 P1을 부의 고전압 MHV, 드레인단자 P2를 플로팅(open), 게이트단자 P3을 정의 고전압 HV, 기판단자 P4를 부의 고전압 MHV로 설정하여서 행해진다. 상기 설정에 의해서, 채널 전체면에서의 FN 현상에 의해 플로팅 게이트전극(24)에 전자를 주입함으로써, 소거동작(고 Vth로 설정하는 동작)이 실행된다.
DINOR형 메모리 셀 트랜지스터에 대한 판독동작은, 도 34에 나타낸 것처럼, 소스단자 P1을 0V, 드레인단자 P2를 정의 저전압 HLow, 게이트단자 P3을 판독 전압 VR(저 Vth<VR<고 Vth), 기판단자 P4를 0V로 설정함으로써 NOR형과 신 NOR형과 마찬가지로 행해진다.
도 35는 DINOR형 메모리 셀 트랜지스터의 한계치전압 Vth의 분포를 나타낸 그래프이다. 이 도면에 나타낸 것처럼, "1"을 나타내는 고 Vth는 5.0V이상으로 분포되고, "0"을 나타내는 저 Vth는 1.5∼2.0V사이에 분포한다. 그 결과, 고 Vth의 분포와 저 Vth의 분포의 한계치전압 윈도우 폭 △Vth3은 3.0V가 된다.
도 36은 NOR형 플래시 메모리의 메모리 셀 어레이 배치구성을 나타낸 회로도이다. 이 도면에 나타낸 것처럼, 매트릭스상태로 배치된 메모리 셀 트랜지스터 MQ1에 있어서, (콘트롤) 게이트가 행 단위로 동일한 워드선 WL에 접속되고, 드레인이 열 단위로 동일한 비트선 BL에 접속되고, 소스가 열방향으로 인접한 메모리 셀 트랜지스터 MQ1과 MQ1 사이에서 공유되면서 행 단위로 동일한 소스선 SL에 접속된다. 이때, 신 NOR형 메모리 셀 트랜지스터도 메모리 셀 어레이 배치도 마찬가지이다.
도 37은 DINOR형 플래시 메모리의 메모리 셀 어레이 배치구성을 나타낸 회로도이다. 이 도면에 나타낸 것처럼, 매트릭스 상태로 배치된 메모리 셀 트랜지스터 MQ2에 있어서, 게이트가 행 단위로 동일한 워드선 WL에 접속되고, 드레인이 동일 열에서 소정수 단위로 선택 트랜지스터 ST의 소스에 접속되고, 선택 트랜지스터 ST의 드레인이 대응하는 비트선 BL에 접속되고, 소스가 열방향으로 인접한 메모리 셀 트랜지스터 MQ2와 MQ2 사이에서 공유되면서 행 단위로 동일한 소스선 SL에 접속된다.
상술한 NOR형과 신 NOR형 메모리 셀 트랜지스터는, 도 27 및 도 31에 나타낸 것처럼, "1"을 나타내는 저 Vth의 분포가 비교적 넓다. 이 때문에, 한계치전압 윈도우 폭 △Vth1과 △Vth2는 비교적 좁고, 판독 전압 VR을 저 Vth의 분포의 최대치인 3.0(V)+α정도로 설정해야 하기 때문에, 저전압 랜덤 액세스가 곤란하다는 문제점이 있었다.
한편, DINOR형 메모리 셀 트랜지스터는, 기록 동작을 비트단위로 확인하면서 해야 하기 때문에, 바이트 기록 등의 고속 기록 동작이 곤란하다는 문제점이 있었다.
즉, NOR형과 신 NOR형 메모리 셀 트랜지스터는, 저전압 랜덤 액세스 용도로는 부적합하고, DINOR형 메모리 셀 트랜지스터는 고속 기록이 요구되는 용도로는 부적합하다고 하는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해서 주어진 것으로, 비교적 넓은 용도로 이용가능한 불휘발성 반도체 기억장치 및 그 제조방법을 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1의 플래시 메모리의 구성을 나타낸 설명도,
도 2는 실시예 1의 플래시 메모리에서의 메모리 트랜지스터의 제조방법을 나타낸 단면도,
도 3은 실시예 1의 제조방법을 단면도,
도 4는 실시예 1의 제조방법을 나타낸 단면도,
도 5는 실시예 1의 제조방법을 나타낸 단면도,
도 6은 실시예 1의 제조방법을 나타낸 단면도,
도 7은 실시예 1의 제조방법을 나타낸 단면도,
도 8은 실시예 1의 제조방법을 나타낸 단면도,
도 9는 실시예 1의 제조방법을 나타낸 단면도,
도 10은 실시예 1의 제조방법을 나타낸 단면도,
도 11은 실시예 1의 제조방법을 나타낸 단면도,
도 12는 실시예 1의 제조방법을 나타낸 단면도,
도 13은 실시예 1의 제조방법을 나타낸 평면도,
도 14는 실시예 1의 제조방법을 나타낸 단면도,
도 15는 실시예 1의 제조방법을 나타낸 단면도,
도 16은 실시예 1의 제조방법을 나타낸 단면도,
도 17은 실시예 1의 제조방법을 나타낸 단면도,
도 18은 실시예 1의 제조방법을 나타낸 단면도,
도 19는 실시예 1의 제조방법을 나타낸 단면도,
도 20은 본 발명의 실시예 2의 플래시 메모리의 구성을 나타낸 설명도,
도 21은 실시예 2의 플래시 메모리에서의 메모리 트랜지스터의 소스영역 형성공정을 나타낸 단면도,
도 22는 실시예 2의 제조방법을 나타낸 단면도,
도 23은 본 발명의 실시예 3의 플래시 메모리의 구성을 나타낸 설명도,
도 24는 NOR형 메모리 셀 MOS 트랜지스터의 기록 방법을 나타낸 설명도,
도 25는 NOR형 메모리 셀 MOS 트랜지스터의 소거방법을 나타낸 설명도,
도 26은 NOR형 메모리 셀 MOS 트랜지스터의 판독방법을 나타낸 설명도,
도 27은 NOR형 메모리 셀 MOS 트랜지스터의 한계치전압의 분포를 나타낸 그래프,
도 28은 신 NOR형 메모리 셀 MOS 트랜지스터의 기록방법을 나타낸 설명도,
도 29는 신 NOR형 메모리 셀 MOS 트랜지스터의 소거방법을 나타낸 설명도,
도 30은 신 NOR형 메모리 셀 MOS 트랜지스터의 판독방법을 나타낸 설명도,
도 31은 신 NOR형 메모리 셀 MOS 트랜지스터의 한계치전압의 분포를 나타낸 그래프,
도 32는 DINOR형 메모리 셀 MOS 트랜지스터의 기록방법을 나타낸 설명도,
도 33은 DINOR형 메모리 셀 MOS 트랜지스터의 소거방법을 나타낸 설명도,
도 34는 DINOR형 메모리 셀 MOS 트랜지스터의 판독방법을 나타낸 설명도,
도 35는 DINOR형 메모리 셀 MOS 트랜지스터의 한계치전압의 분포를 나타낸 그래프,
도 36은 NOR형 플래시 메모리의 메모리 셀 어레이 배치구성을 나타낸 회로도,
도 37은 DINOR형 플래시 메모리의 메모리 셀 어레이 배치구성을 나타낸 회로도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체 칩2, 5 : NOR형 플래시 메모리 형성영역
3, 6 : DINOR형 플래시 메모리 형성영역
4 : 신 NOR형 플래시 메모리 형성영역 7∼9 : 주변회로 형성영역
본 발명에 따른 제 1 국면에 기재된 불휘발성 반도체 기억장치는, 반도체 기판과, 상기 반도체 기판에 형성되고, 불휘발성 기억이 가능하고, 제 1 동작특성을 갖는 제 1 메모리 셀 트랜지스터를 포함하는 제 1 불휘발성 메모리 셀 형성영역과, 상기 반도체 기판에 형성되고, 불휘발성 기억이 가능하고, 상기 제 1 동작특성과 다른 제 2 동작특성을 갖는 제 2 메모리 셀 트랜지스터를 포함하는 제 2 불휘발성 메모리 셀 형성영역을 구비한다.
또한, 제 2 국면의 발명은, 제 1 국면에 기재된 불휘발성 반도체 기억장치에 있어서, 상기 반도체 기판에 형성되고, 상기 제 1 및 제 2 불휘발성 메모리 셀 형성영역과 전기적으로 접속되는 주변회로를 포함하는 주변회로 형성영역을 더 구비한다.
또한, 제 3 국면의 발명은, 제 1 국면 또는 제 2 국면에 기재된 불휘발성 반도체 기억장치에 있어서, 상기 제 1 및 제 2 메모리 셀 트랜지스터의 트랜지스터 사이즈는, 서로 다르다.
또한, 제 4 국면의 발명은, 제 1 국면 내지 제 3 국면 중, 어느 한 국면에 기재된 불휘발성 반도체 기억장치에 있어서, 상기 제 1 메모리 셀 트랜지스터는 NOR형 메모리 셀 트랜지스터를 포함하고, 상기 제 2 메모리 셀 트랜지스터는 DINOR형 메모리 셀 트랜지스터를 포함한다.
또한, 제 5 국면의 발명은, 제 1 국면 내지 제 3 국면 중 어느 한 국면에 기재된 불휘발성 반도체 기억장치에 있어서, 상기 제 1 메모리 셀 트랜지스터는 신NOR형 메모리 셀 트랜지스터를 포함하고, 상기 제 2 메모리 셀 트랜지스터는 DINOR형 메모리 셀 트랜지스터를 포함한다.
또한, 제 6 국면의 발명은, 제 5 국면에 기재된 불휘발성 반도체 기억장치에 있어서, 상기 신 NOR형 메모리 셀 트랜지스터 및 상기 DINOR형 메모리 셀 트랜지스터의 소스영역은 동일 불순물 프로파일로 형성된다.
또한, 제 7 국면에 기재된 불휘발성 반도체 기억장치의 제조방법은, (a) 반도체 기판을 준비하는 단계와, (b) 상기 반도체 기판 상에 복수의 게이트구조를 형성하는 단계를 구비하고, 상기 복수의 게이트구조는 각각 제 1 절연막, 플로팅 게이트전극, 제 2 절연막 및 콘트롤 게이트전극의 순으로 퇴적된 구조를 포함하고, 상기 복수의 게이트구조는 제 1 및 제 2 불휘발성 메모리 셀 형성영역에 각각 형성되는 제 1 및 제 2 게이트구조를 포함하고, (c) 상기 제 1 불휘발성 메모리 셀 형성영역에서, 상기 제 1 게이트구조를 마스크로 하여서 제 1 드레인 형성조건으로제 1 드레인영역을 형성하는 단계와, (d) 상기 제 2 불휘발성 메모리 셀 형성영역에서, 상기 제 2 게이트구조를 마스크로 하여서 제 2 드레인 형성조건으로 제 2 드레인영역을 형성하는 단계와, (e) 상기 제 1 불휘발성 메모리 셀 형성영역에서, 상기 제 1 게이트구조를 마스크로 하여서 제 1 소스형성조건으로 제 1 소스영역을 형성하는 단계를 더 구비하고, 상기 제 1 게이트구조, 상기 제 1 드레인영역 및 상기 제 1 소스영역에 의해서 제 1 동작특성을 갖는 제 1 메모리 셀 트랜지스터가 형성되고, (f) 상기 제 2 불휘발성 메모리 셀 형성영역에서, 상기 제 2 게이트구조를 마스크로 하여서 제 2 소스형성조건으로 제 2 소스영역을 형성하는 단계를 더 구비하고, 상기 제 2 게이트구조, 상기 제 2 드레인영역 및 상기 제 2 소스영역에 의해서 제 2 동작특성을 갖는 제 2 메모리 셀 트랜지스터가 형성된다.
또한, 제 8 국면의 발명은, 상기 제 7 국면에 기재된 불휘발성 반도체 기억장치의 제조방법에 있어서, 상기 제 1 메모리 셀 트랜지스터는 NOR형 메모리 셀 트랜지스터를 포함하고, 상기 제 2 메모리 셀 트랜지스터는 DINOR형 메모리 셀 트랜지스터를 포함하고, 상기 제 1 및 제 2 드레인형성조건은 서로 다른 조건을 포함하고, 상기 제 1 및 제 2 소스형성조건은 서로 다른 조건을 포함한다.
또한, 제 9 국면의 발명은, 상기 제 8 국면에 기재된 불휘발성 반도체 기억장치의 제조방법에 있어서, 상기 제 1 및 제 2 드레인형성조건은 각각의 적어도 일부에 공통하는 드레인 부분 공통 형성조건을 갖는다.
또한, 제 10 국면의 발명은, 상기 제 8 국면 또는 상기 제 9 국면에 기재된 불휘발성 반도체 기억장치의 제조방법에 있어서, 상기 제 1 및 제 2 소스형성조건은 각각의 적어도 일부에 공통하는 소스 부분 공통 형성조건을 갖는다.
또한, 제 11 국면의 발명은, 상기 제 7 국면에 기재된 불휘발성 반도체 기억장치의 제조방법에 있어서, 상기 제 1 메모리 셀 트랜지스터는 신 NOR형 메모리 셀 트랜지스터를 포함하고, 상기 제 2 메모리 셀 트랜지스터는 DINOR형 메모리 셀 트랜지스터를 포함하며, 상기 제 1 및 제 2 드레인 형성조건은 서로 다른 조건을 포함한다.
또한, 제 12 국면의 발명은, 상기 제 11 국면에 기재된 불휘발성 반도체 기억장치의 제조방법에 있어서, 상기 제 1 및 제 2 드레인 형성조건은 각각의 적어도 일부에 공통하는 부분 공통 형성조건을 갖는다.
또한, 제 13 국면의 발명은, 상기 제 11 국면 또는 제 12 국면에 기재된 불휘발성 반도체 기억장치의 제조방법에 있어서, 상기 제 1 및 제 2 소스형성조건은 서로 동일조건을 포함한다.
[발명의 실시예]
<실시예 1>
도 1은 본 발명의 실시예 1인 플래시 메모리의 구성을 나타낸 설명도이다. 이 도면에 나타낸 것처럼, 1 단위의 반도체 칩(1)에 NOR형 플래시 메모리 형성영역(2)과 DINOR형 플래시 메모리 형성영역(3)이 형성되어 있다. NOR형 플래시 메모리 형성영역(2)에는 NOR형 메모리 셀 트랜지스터가 형성되고, DINOR형 플래시 메모리 형성영역(3)에는 DINOR형 메모리 셀 트랜지스터가 형성된다.
그리고, NOR형 플래시 메모리 형성영역(2) 및 DINOR형 플래시 메모리 형성영역(3)의 주변영역에 주변회로 형성영역(7)이 형성되어 있다. 주변회로 형성영역(7)에는 주변회로용 트랜지스터 등이 형성되고, NOR형 플래시 메모리 형성영역(2) 및 DINOR형 플래시 메모리 형성영역(3) 양쪽에 전기적으로 접속됨으로써 공유 가능하다.
이때, NOR형 플래시 메모리 형성영역(2), DINOR형 플래시 메모리 형성영역(3) 및 주변회로 형성영역(7) 각각에 형성되는 (메모리 셀)트랜지스터 등의 소자는, 게이트 어레이와 같이 규칙성을 갖고 복수개로 배치되어 있다.
도 2∼도 19는 실시예 1의 플래시 메모리의 NOR형 및 DINOR형 메모리 셀 트랜지스터 형성방법을 도시한 도면으로, 도 2∼도 12 및 도 14∼도 19는 단면도, 도 13은 평면도이다. 이때, 도 2, 도 4, 도 6 및 도 8은, 워드선 WL 형성방향을 절단면으로 한 단면도이고, 도 14와 도 16은 워드 WL과 WL간 형성방향을 절단면으로 한 단면도이고, 도 3, 도 5, 도 7, 도 9∼도 12, 도 15 및 도 17∼도 19는, 비트선 BL 형성방향을 절단면으로 한 단면도이다. 이하, 이 도면들을 참조하여, 실시예 1의 제조공정을 설명한다.
도 2 및 도 3에 나타낸 것처럼, 반도체 기판(11)의 상층부에 선택적으로 소자분리막(12)을 형성하고, 소정의 도전형의 섬(웰 영역; 도시하지 않음)을 이온주입 등으로 형성한 후, 터널 산화막(13)을 형성하고, 플로팅 게이트재료가 되는 비결정질 Si층(14)을 형성한다. 그리고, 메모리 셀 형성영역 A1의 소자분리막(12)상에 비트선 BL 형성방향을 따라서 개구부(29)를 갖는 레지스트(15)를 형성하고, 이레지스트(15)를 마스크로서 비결정질 Si층(14) 및 터널 산화막(13)을 선택적으로 제거한다.
다음에, 도 4 및 도 5에 나타낸 것처럼, 전체면에 게이트간 산화막(16)을 형성 후, 메모리 셀 형성영역 A1만을 덮은 레지스트(17)를 형성 후, 이 레지스트(17)를 마스크로서 주변 트랜지스터 형성영역 A2에 형성된 터널 산화막(13), 비결정질 Si층(14) 및 게이트간 산화막(16)을 제거한다. 그 후, 주변 트랜지스터 형성영역 A2에는 메모리 셀의 주변회로의 트랜지스터용 게이트 산화막(19)(도 4 및 도 5에서는 도시하지 않음, 도 6 이후에서 도시함)을 형성한다.
그리고, 도 6 및 도 7에 나타낸 것처럼, 전체면에 비결정질 Si층(18)을 형성하고, 메모리 셀 형성영역 A1의 콘트롤 게이트 형성영역상과 주변 트랜지스터 형성영역 A2의 게이트 형성영역상을 덮은 레지스트(20)를 형성한다. 도 6에 나타낸 것처럼, 워드선 WL 형성영역상의 비결정질 Si층(18)은 콘트롤 게이트 및 워드선 WL로서 이용되기 위해 워드선 WL 형성영역상의 비결정질 Si층(18)의 위에는 레지스트(20)는 형성되지 않는다.
이 레지스트(20)를 마스크로서 비결정질 Si층(18), 게이트간 산화막(16) 및 게이트 산화막(19)에 대한 식각을 함으로써, 도 9에 나타낸 것처럼, 메모리 셀 형성영역 A1의 콘트롤 게이트전극(23)을 얻고, 주변 트랜지스터 형성영역 A2에 게이트전극(21)을 얻는다.
계속해서, 도 8 및 도 9에 나타낸 것처럼, 워드선 형성영역상에서의 메모리셀 형성영역 A1 및 주변 트랜지스터 형성영역 A2를 덮은 레지스트(22)를 형성하고,이 레지스트(22)와 콘트롤 게이트전극(23)을 마스크로서 비결정질 Si층(14) 및 터널 산화막(13)에 대한 식각을 함으로써, 도 10에 나타낸 것처럼, 콘트롤 게이트 전극(23)과 비트선 BL 방향의 형성폭이 같은 플로팅 게이트전극(24)을 얻을 수 있다.
그리고, 도 11에 나타낸 것처럼, 메모리 셀 형성영역 A1의 NOR형 플래시 메모리 형성영역(2)에 있어서, 콘트롤 게이트전극(23)의 일부 및 소스형성영역상을 덮은 레지스트(25) 및 콘트롤 게이트전극(23)을 마스크로 하여서, 제 1 드레인 형성조건에 따라서 비소(As)를 도입하여 확산함으로써, 드레인영역(31)을 얻는다.
한편, 도 12에 나타낸 것처럼, 메모리 셀 형성영역 A1의 DINOR형 플래시 메모리 형성영역(3)에서, 콘트롤 게이트전극(23)의 일부 및 소스형성영역상을 덮은 레지스트(30) 및 콘트롤 게이트전극(23)을 마스크로서, 제 2 드레인 형성조건의 제 1 부분조건에 따라서 비소를 도입하여 확산함으로써, 드레인 주요영역(32)을 얻고, 또한, 제 2 드레인 형성조건의 제 2 부분조건에 따라서 인(P)을 도입하여 확산함으로써 드레인 주요영역(32)의 주변영역에 드레인 확산영역(33)을 얻는다.
이때, NOR형 및 DINOR형 각각의 비소의 도입조건인 제 1 드레인 형성조건과 제 2 드레인 형성조건의 제 1 부분조건을 드레인 형성용 부분 공통 형성조건인 이 조건으로 설정함으로써, 동일한 레지스트를 사용하여 드레인영역(31) 및 드레인 주요영역(32)을 동시에 형성하고, 제조공정의 간략화에 따른 제조비용을 감소화 할 수 있다.
도 13은 도 11에서 나타낸 공정 종료 후의 NOR형 플래시 메모리 형성영역(2)의 설계 구조를 나타낸 평면도이다. 이 도면에 나타낸 A-A단면이 워드선 WL(콘트롤게이트전극 23) 형성면의 단면도가 되고, B-B 단면이 소자분리막(12)의 형성방향으로 평행 비트선 BL의 형성면의 단면도가 되고, C-C 단면이 워드선 WL과 WL간의 단면도가 된다. 그리고, 도 13의 해칭영역이 소스 및 소스접속영역이 된다.
도 13의 C-C 단면인 도 14와 B-B 단면인 도 15로 나타낸 것처럼, 소스접속영역상에만 개구부(34)를 갖는 레지스트(27)를 형성하고, 이 레지스트(27) 및 콘트롤 게이트전극(23)을 마스크로서 소자분리막(12)에 대한 식각처리를 하고, 도 16 및 도 17에 나타낸 것처럼, 소자분리막(12)을 선택적으로 제거한다. 이때, 도 17에 나타낸 것처럼, 개구부(34) 아래의 반도체 기판(11)의 표면이 다소 깎여, 얕게 오목부(28)가 형성된다.
그리고, 도 18에 나타낸 것처럼, 메모리 셀 형성영역 A1의 NOR형 플래시 메모리 형성영역(2)에서, 콘트롤 게이트전극(23)의 일부 및 드레인 형성영역상을 덮은 레지스트(35) 및 콘트롤 게이트전극(23)을 마스크로서, 제 1 소스형성조건의 제 1 부분조건에 따라서 비소를 도입하여 확산함으로써 소스 주요영역(41)을 얻는다. 또한, 제 1 소스형성조건의 제 2 부분조건에 따라서 인을 도입하여 확산함으로써 소스 주요영역(41)의 주변에 소스확산영역(42)을 형성한다. 그 결과, NOR형 메모리셀용 MOS 트랜지스터 Q1이 완성된다. 이때, 소스확산영역(42)은 전계 완화영역으로서 기능한다.
한편, 도 19에 나타낸 것처럼, 메모리 셀 형성영역 A1의 DINOR형 플래시 메모리 형성영역(3)에서, 콘트롤 게이트전극(23)의 일부 및 드레인 형성영역상을 덮은 레지스트(36) 및 콘트롤 게이트전극(23)을 마스크로서, 제 2 소스형성조건에 따라서 비소를 도입하여 확산함으로써 소스영역(43)을 얻는다. 그 결과, DINOR형 메모리 셀용 MOS 트랜지스터 Q2가 완성된다.
이때, DINOR형 플래시 메모리 형성영역(3)에 보론(B)을 비소보다 깊게 도입하여 확산함으로써 P형 확산영역(44)을 형성하는 공정을 제 2 소스형성조건으로서 추가하여도 된다. 이때, P형 확산영역(44)은 펀치스루에 대한 스토퍼로서 기능한다.
그 후, 기존의 배선공정을 거쳐서, 메모리 셀 형성영역 A1의 NOR형 플래시 메모리 형성영역(2)에는 NOR형 메모리 셀용 MOS 트랜지스터 Q1에 의한 메모리 셀 어레이가, 메모리 셀 형성영역 A1의 DINOR형 플래시 메모리 형성영역(3)에는 DINOR형 메모리 셀용 MOS트랜지스터 Q2에 의한 메모리 셀 어레이가 형성되고, 주변 트랜지스터 영역 A2는 NOR형 플래시 메모리 형성영역(2), DINOR형 플래시 메모리 형성영역(3)에서 공유되는 주변회로용 트랜지스터의 소스, 드레인영역 등이 형성되어, 실시예 1의 플래시 메모리가 완성된다.
실시예 1의 플래시 메모리는, 1 칩 상에 특성이 다른 2종류의 플래시 메모리 형성영역(NOR형 플래시 메모리 형성영역 2, DINOR형 플래시 메모리 형성영역 3)을 형성함으로써, 저전압 랜덤 액세스의 용도에는 DINOR형 플래시 메모리 형성영역(3)에 형성된 DINOR형 메모리 셀 트랜지스터를 사용하고, 고속동작이 요구되는 용도에는 NOR형 플래시 메모리 형성영역(2)에 형성된 NOR형 메모리 셀 트랜지스터를 사용함으로써, 넓은 용도로 이용가능한 불휘발성 반도체 기억장치를 얻을 수 있다.
또한, 1 단위의 반도체 칩(1) 상에 NOR형 플래시 메모리 형성영역(2) 및DINOR형 플래시 메모리 형성영역(3)이 형성되어 있기 때문에, NOR형 및 DINOR형 각각의 메모리 셀 어레이를 개별로 2칩에서 형성하는 경우와 비교하여, 높은 집적도를 유지할 수 있다.
아울러, 주변회로 형성영역(7)을 NOR형 플래시 메모리 형성영역(2)과 DINOR형 플래시 메모리 형성영역(3) 사이에서 공유함으로써, 회로 형성 면적을 축소화할 수 있는 등의 이유로, 칩 사이즈를 축소할 수 있다고 하는 효과를 나타낸다. 이 효과는, NOR형 및 DINOR형 각각의 메모리 셀 어레이를 개별로 2 칩에서 형성하는 경우에는 도저히 얻을 수 없어, 휴대전화 등의 미세화가 상당히 요구되는 분야에서는 매우 중요하다.
또한, NOR형, DINOR형 메모리 셀 트랜지스터의 제조공정의 소스, 드레인영역형성 공정이외의 공정을 공유화하여 제조하기 때문에, 2종류의 메모리 셀 트랜지스터를 형성하는 경우에서의 제조 공정 수 증가를 최소한으로 필요하게 억제함으로써, 제조비용의 증대를 효과적으로 억제할 수 있다.
<실시예 2>
도 20은 본 발명의 실시예 2인 플래시 메모리의 구성을 나타낸 설명도이다. 이 도면에 나타낸 것처럼, 반도체 칩(1)에 DINOR형 플래시 메모리 형성영역(3)과 신 NOR형 플래시 메모리 형성영역(4)이 형성되어 있다. 신 NOR형 플래시 메모리 형성영역(4)에는 신 NOR형 메모리 셀 트랜지스터가 형성되고, DINOR형 플래시 메모리 형성영역(3)에는 DINOR형 메모리 셀 트랜지스터가 형성된다.
그리고, 신 NOR형 플래시 메모리 형성영역(4) 및 DINOR형 플래시 메모리 형성영역(3)의 주변영역에 주변회로 형성영역(8)이 형성되어 있다. 주변회로 형성영역(8)에는 주변회로용 트랜지스터 등이 형성되고, 신 NOR형 플래시 메모리 형성영역(4) 및 DINOR형 플래시 메모리 형성영역(3) 양쪽에 전기적으로 접속되는 것에 의해 공유 가능하다.
이때, 신 NOR형 플래시 메모리 형성영역(4), DINOR형 플래시 메모리 형성영역(3) 및 주변회로 형성영역(8) 각각에 형성되는 (메모리 셀)트랜지스터 등의 소자는, 게이트 어레이와 같이 규칙성을 갖고 복수개로 배치되어 있다.
도 21 및 도 22는 실시예 2의 플래시 메모리의 신 NOR형 및 DINOR형 메모리 셀 트랜지스터 형성방법에서의 소스영역 형성공정을 나타낸 단면도이다. 도 21 및 도 22는 비트선 BL 형성방향을 절단면으로 한 단면도이다.
이때, 실시예 2의 메모리 셀 트랜지스터 형성방법에서의 소스영역 형성 공정전의 제조방법은, 도 2∼도 17에 나타낸 실시예 1과 마찬가지로 행해진다. 따라서, 도 21 및 도 22로 나타낸 소스영역 형성공정만 설명한다.
도 21에 나타낸 것처럼, 메모리 셀 형성영역 A1의 신 NOR형 플래시 메모리 형성영역(4)에서, 콘트롤 게이트전극(23)의 일부 및 드레인 형성영역상을 덮은 레지스트(37) 및 콘트롤 게이트전극(23)을 마스크로서, 제 1 소스형성조건에 따라서 비소를 도입하여 확산함으로써 소스영역(45)을 얻는다. 그 결과, 신 NOR형 메모리셀용 MOS 트랜지스터 Q3이 완성된다.
한편, 도 22에 나타낸 것처럼, 메모리 셀 형성영역 A1의 DINOR형 플래시 메모리 형성영역(3)에서, 콘트롤 게이트전극(23)의 일부 및 드레인 형성영역상을 덮은 레지스트(38) 및 콘트롤 게이트전극(23)을 마스크로서, 제 2 소스형성조건에 따라서 비소를 도입하여 확산함으로써 소스영역(43)을 얻는다. 그 결과, DINOR형 메모리 셀용 MOS 트랜지스터 Q2가 완성된다.
신 NOR형 메모리 셀 트랜지스터와 DINOR형 메모리 셀 트랜지스터는, 소스 프로파일이 완전히 동일하게 할 수 있기 때문에, 제 1 및 제 2 소스형성조건을 동일하게 하면 동일한 레지스트를 사용하여 소스영역 43 및 소스영역 45를 동시에 형성할 수 있다. 그 결과, 소스형성공정 모두를 공통으로 함으로써, 제조공정의 간략화에 따른 제조비용을 대폭적으로 감소화할 수 있다.
이때, 도 21 및 도 22에 나타낸 것처럼, 신 NOR형 플래시 메모리 형성영역(4) 및 DINOR형 플래시 메모리 형성영역(3)에 보론을 비소보다 깊게 도입하여 확산함으로써 P형 확산영역 46 및 44를 동시에 형성하는 공정을 제 1 및 제 2 소스형성조건으로서 추가하여도 된다. 이들 P형 확산영역 46 및 44는, 펀치스루에 대한 스토퍼로서 기능한다.
그 후, 기존의 배선공정을 거쳐서, 실시예 1과 마찬가지로, 실시예 2의 플래시 메모리가 완성된다.
실시예 2의 플래시 메모리는, 1칩 상에 특성이 다른 2종류의 플래시 메모리 형성영역(신 NOR형 플래시 메모리 형성영역 4, DINOR형 플래시 메모리 형성영역 3)을 형성함으로써, 실시예 1과 마찬가지로 넓은 용도로 이용가능한 불휘발성 반도체 기억장치를 얻을 수 있다.
또한, 실시예 2의 플래시 메모리는, 실시예 1과 마찬가지로, 1 단위의 반도체 칩(1)상에 신 NOR형 플래시 메모리 형성영역(4) 및 DINOR형 플래시 메모리 형성영역(3)이 형성되어 있기 때문에, 칩 사이즈를 축소할 수 있다고 하는 효과를 나타낸다.
또한, NOR형, DINOR형 메모리 셀 트랜지스터의 제조공정의 소스, 드레인영역형성공정이외의 공정을 공유화하여 제조하기 때문에, 실시예 1과 마찬가지로 제조비용의 증대를 효과적으로 억제할 수 있다.
또한, 소스영역 형성공정을 공유하는 만큼, 실시예 1보다 제조비용의 증대를 효과적으로 억제할 수 있다.
<실시예 3>
도 23은 본 발명의 실시예 3인 플래시 메모리의 구성을 나타낸 설명도이다. 이 도면에 나타낸 것처럼, 반도체 칩(1)에 NOR형 플래시 메모리 형성영역(5)과 DINOR형 플래시 메모리 형성영역(6)이 형성되어 있다. NOR형 플래시 메모리 형성영역(5)에는 제 1 트랜지스터 사이즈(셀 사이즈)의 NOR형 메모리 셀 트랜지스터가 형성되고, DINOR형 플래시 메모리 형성영역(6)에는 제 2 트랜지스터 사이즈의 DINOR 형 메모리 셀 트랜지스터가 형성된다.
그리고, NOR형 플래시 메모리 형성영역(5) 및 DINOR형 플래시 메모리 형성영역(6)의 주변영역에 주변회로 형성영역(9)이 형성되어 있다. 주변회로 형성영역(9)에는 주변회로용 트랜지스터 등이 형성되고, NOR형 플래시 메모리 형성영역(5) 및 DINOR형 플래시 메모리 형성영역(6) 양쪽에 전기적으로 접속됨으로써 공유 가능하다.
이때, NOR형 플래시 메모리 형성영역(5), DINOR형 플래시 메모리 형성영역(6) 및 주변회로 형성영역(9) 각각에 형성되는 (메모리 셀)트랜지스터 등의 소자는, 게이트 어레이와 같이 규칙성을 갖고서 복수개로 배치된다.
그리고, 실시예 3의 플래시 메모리는, NOR형 플래시 메모리 형성영역(5)에 형성되는 NOR형 메모리 셀 트랜지스터의 제 1 트랜지스터 사이즈쪽이 DINOR형 플래시 메모리 형성영역(6)에 형성되는 DINOR형 메모리 셀 트랜지스터의 제 2 트랜지스터 사이즈보다 크게 설정된다.
이와 같이, 실시예 3의 플래시 메모리는, 1칩 상에 특성이 다른 2종류의 플래시 메모리 형성영역(DINOR형 플래시 메모리 형성영역(6), NOR형 플래시 메모리 형성영역(5))을 형성함으로써, 실시예 1과 마찬가지로 넓은 용도로 이용가능한 불휘발성 반도체 기억장치를 얻을 수 있다.
아울러, NOR형 메모리 셀 트랜지스터의 트랜지스터 사이즈를 DINOR형 메모리 셀 트랜지스터보다 크게 설정함으로써, 구동 능력 등을 변경하여 보다 넓은 용도에 적합한 플래시 메모리를 얻을 수 있다.
또한, 실시예 3의 플래시 메모리는, 실시예 1 및 실시예 2와 마찬가지로, 1 단위의 반도체 칩(1)상에 DINOR형 플래시 메모리 형성영역(6) 및 NOR형 플래시 메모리 형성영역(5)이 형성되어 있기 때문에, 칩 사이즈를 축소할 수 있다고 하는 효과를 나타낸다.
또한, NOR형, DINOR형 메모리 셀 트랜지스터의 제조공정의 소스, 드레인영역형성공정이외의 공정을 공유화하여 제조하기 때문에, 실시예 1과 마찬가지로 제조비용의 증대를 효과적으로 억제할 수 있다.
이때, 실시예 3에서는 NOR형 메모리 셀 트랜지스터의 트랜지스터 사이즈를 DINOR형 메모리 셀 트랜지스터보다 크게 설정하였지만, 반대로 DINOR형 메모리 셀 트랜지스터의 트랜지스터 사이즈를 NOR형 메모리 셀 트랜지스터보다 크게 설정하여도 된다. 또한, NOR형 플래시 메모리 형성영역(5) 대신에 신 NOR형 메모리 셀 트랜지스터를 갖는 신 NOR형 플래시 메모리 형성영역을 형성하여도 된다.
이상 설명한 것처럼, 본 발명에서의 제 1 국면에 기재된 불휘발성 반도체 기억장치는, 1 단위의 반도체 기판 상에, 다른 동작특성을 갖는 제 1 및 제 2 메모리 셀 트랜지스터의 형성영역을 형성함으로써, 높은 집적도를 유지하면서 제 1 및 제 2 동작특성용도의 양쪽에 대응하는 넓은 용도에서의 이용이 가능해지는 효과를 나타낸다.
또한, 상기 제 2 국면에 기재된 불휘발성 반도체 기억장치는, 주변회로를 제 1 및 제 2 불휘발성 메모리 셀 형성영역에서 공유할 수 있는 만큼 집적도를 향상할 수 있다.
제 3 국면에 기재된 불휘발성 반도체 기억장치는, 제 1 및 제 2 메모리 셀 트랜지스터의 트랜지스터 사이즈를 바꿈으로써, 보다 넓은 용도로의 이용이 가능해진다.
또한, 제 4 국면에 기재된 불휘발성 반도체 기억장치는, 고속기록이 가능한NOR형 메모리 셀 트랜지스터와 저전압 랜덤 액세스가 가능한 DINOR형 메모리 셀 트랜지스터를 함께 이용할 수 있다.
또한, 상기 제 5 국면에 기재된 불휘발성 반도체 기억장치는, 고속기록이 가능한 신 NOR형 메모리 셀 트랜지스터와 저전압 랜덤 액세스가 가능한 DINOR형 메모리 셀 트랜지스터를 함께 이용할 수 있다.
또한, 제 6 국면에 기재된 불휘발성 반도체 기억장치는, 신 NOR형 메모리 셀 트랜지스터 및 DINOR형 메모리 셀 트랜지스터의 소스영역은 동일 불순물 프로파일로 형성되므로, 양자의 소스영역을 동시에 형성함으로써 제조공정을 간략화할 수 있다.
또한, 제 7 국면에 기재된 불휘발성 반도체 기억장치의 제조방법은, 제 1 및 제 2 드레인 형성조건으로 제 1 및 제 2 메모리 셀 트랜지스터의 제 1 및 제 2 드레인영역을 제조하고, 제 1 및 제 2 소스형성조건으로 제 1 및 제 2 메모리 셀 트랜지스터의 제 1 및 제 2 소스영역을 각각 형성한다.
따라서, 상기 제 7 국면에 기재된 제조방법으로 제조되는 불휘발성 반도체 기억장치는, 1 단위의 반도체 기판 상에 다른 동작특성을 갖는 제 1 및 제 2 메모리 셀 트랜지스터의 형성영역을 설치할 수 있으므로, 높은 집적도를 유지하면서 제 1 및 제 2 동작특성용도의 양쪽에 대응하는 넓은 용도에서의 이용이 가능해지는 효과를 나타낸다.
또한, 제 8 국면에 기재된 불휘발성 반도체 기억장치의 제조방법은, 고속기록이 가능한 NOR형 메모리 셀 트랜지스터와 저전압 랜덤 액세스가 가능한 DINOR형메모리 셀 트랜지스터를, 소스와 드레인영역 공정이외의 단계(a)와 (b)를 공통으로 하여 제조비용증가를 최소한으로 억제하면서 제조할 수 있다.
또한, 제 9 국면에 기재된 불휘발성 반도체 기억장치의 제조방법은, 드레인형성공정인 단계(c)와 (d)의 소스부분 공통형성조건에 대응한 처리를 공통으로 실행함으로써, 제조공정의 간략화에 따른 제조비용을 감소화할 수 있다.
아울러, 제 10 국면에 기재된 불휘발성 반도체 기억장치의 제조방법은, 소스형성공정인 단계(e)와 (f)의 소스부분 공통형성조건에 대응한 처리를 공통으로 실행함으로써, 제조공정의 간략화에 따른 제조비용을 감소화할 수 있다.
또한, 제 11 국면에 기재된 불휘발성 반도체 기억장치의 제조방법은, 고속기록이 가능한 신 NOR형 메모리 셀 트랜지스터와 저전압 랜덤 액세스가 가능한 DINOR형 메모리 셀 트랜지스터를, 소스와 드레인영역 공정이외의 단계(a)와 (b)를 공통으로 하여 제조 비용 증가를 최소한으로 억제하면서 제조할 수 있다.
또한, 제 12 국면에 기재된 불휘발성 반도체 기억장치의 제조방법은, 드레인형성공정인 단계(c)와 (d)의 부분 공통 형성조건에 대응한 처리를 공통으로 실행함으로써, 제조공정의 간략화에 따른 제조비용을 감소화할 수 있다.
아울러, 제 13 국면에 기재된 불휘발성 반도체 기억장치의 제조방법은, 소스형성공정인 단계(e)와 (f) 모두를 공통으로 하여 제조공정의 간략화에 따른 대폭적인 제조비용을 감소화시킬 수 있다.

Claims (1)

  1. 반도체 기판과,
    상기 반도체 기판에 형성되고, 불휘발성 기억이 가능하고, 판독, 기록 및 소거동작에서 제 1 동작특성을 갖는 제 1 메모리 셀 트랜지스터를 포함하는 제 1 불휘발성 메모리 셀 형성영역과,
    상기 반도체 기판에 형성되고, 불휘발성 기억이 가능하고, 판독, 기록 및 소거동작의 적어도 하나에서 상기 제 1 동작특성과 다른 제 2 동작특성을 갖는 제 2 메모리 셀 트랜지스터를 포함하는 제 2 불휘발성 메모리 셀 형성영역을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
KR1020020043328A 2002-01-07 2002-07-23 불휘발성 반도체 기억장치 Ceased KR20030060740A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002000322A JP2003203997A (ja) 2002-01-07 2002-01-07 不揮発性半導体記憶装置及びその製造方法
JPJP-P-2002-00000322 2002-01-07

Publications (1)

Publication Number Publication Date
KR20030060740A true KR20030060740A (ko) 2003-07-16

Family

ID=19190471

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020043328A Ceased KR20030060740A (ko) 2002-01-07 2002-07-23 불휘발성 반도체 기억장치

Country Status (4)

Country Link
US (2) US6611459B2 (ko)
JP (1) JP2003203997A (ko)
KR (1) KR20030060740A (ko)
TW (1) TW557579B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003203997A (ja) * 2002-01-07 2003-07-18 Mitsubishi Electric Corp 不揮発性半導体記憶装置及びその製造方法
TWI470607B (zh) * 2002-11-29 2015-01-21 Semiconductor Energy Lab A current driving circuit and a display device using the same
US20050226050A1 (en) * 2004-03-24 2005-10-13 Crosby Robert M Apparatus and method for programming flash memory units using customized parameters
ITMI20050608A1 (it) * 2005-04-11 2006-10-12 St Microelectronics Srl Dispositivo elettronico di memoria non volatile a struttura cnand integrato monoliticamente su semiconduttore
US7898859B2 (en) 2009-06-15 2011-03-01 Micron Technology, Inc. Use of emerging non-volatile memory elements with flash memory
US8017488B2 (en) * 2009-09-18 2011-09-13 Eon Silicon Solutions Inc. Manufacturing method of a NOR flash memory with phosphorous and arsenic ion implantations
WO2012061633A2 (en) 2010-11-03 2012-05-10 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
CN106659566B (zh) * 2014-07-25 2018-06-12 武藏野镜片研究公司 有晶状体眼人工晶状体
JP6917737B2 (ja) * 2017-03-13 2021-08-11 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW231343B (ko) * 1992-03-17 1994-10-01 Hitachi Seisakusyo Kk
US5756385A (en) * 1994-03-30 1998-05-26 Sandisk Corporation Dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
US5491657A (en) * 1995-02-24 1996-02-13 Advanced Micro Devices, Inc. Method for bulk (or byte) charging and discharging an array of flash EEPROM memory cells
JP2977023B2 (ja) * 1996-09-30 1999-11-10 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
US5822242A (en) * 1997-03-05 1998-10-13 Macronix International Co, Ltd. Asymmetric virtual ground p-channel flash cell with latid n-type pocket and method of fabrication therefor
JP3378879B2 (ja) * 1997-12-10 2003-02-17 松下電器産業株式会社 不揮発性半導体記憶装置及びその駆動方法
US6492675B1 (en) * 1998-01-16 2002-12-10 Advanced Micro Devices, Inc. Flash memory array with dual function control lines and asymmetrical source and drain junctions
JP4819215B2 (ja) * 2000-07-24 2011-11-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置およびその製造方法
JP2003203997A (ja) * 2002-01-07 2003-07-18 Mitsubishi Electric Corp 不揮発性半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
JP2003203997A (ja) 2003-07-18
TW557579B (en) 2003-10-11
US20040008551A1 (en) 2004-01-15
US6611459B2 (en) 2003-08-26
US20030128584A1 (en) 2003-07-10

Similar Documents

Publication Publication Date Title
US6130838A (en) Structure nonvolatile semiconductor memory cell array and method for fabricating same
US6845042B2 (en) Nonvolatile semiconductor memory, fabrication method for the same, semiconductor integrated circuits and systems
US8344443B2 (en) Single poly NVM devices and arrays
KR100355662B1 (ko) 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법
KR101110538B1 (ko) 불휘발성 반도체 메모리 장치 및 공핍형 ｍｏｓ 트랜지스터
US7851306B2 (en) Method for forming a flash memory device with straight word lines
US20070278557A1 (en) Novel method to form memory cells to improve programming performance of embedded memory technology
KR101309876B1 (ko) 비휘발성 메모리 어레이
US7813179B2 (en) Semiconductor memory device having plural word lines arranged at narrow pitch and manufacturing method thereof
US8319316B2 (en) Depletion MOS transistor and enhancement MOS transistor
US6380031B1 (en) Method to form an embedded flash memory circuit with reduced process steps
KR100518583B1 (ko) 반도체 메모리 소자 및 그 제조방법
KR20030060740A (ko) 불휘발성 반도체 기억장치
CN108039350B (zh) 改善闪存中高压器件栅极氧化层可靠性的工艺集成方法
US10388660B2 (en) Semiconductor device and method for manufacturing the same
US7217964B1 (en) Method and apparatus for coupling to a source line in a memory device
KR0176176B1 (ko) Nand형 비휘발성 메모리 소자 및 그 제조방법
KR100276200B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
US20060171206A1 (en) Non-volatile memory and fabricating method and operating method thereof
US20020033500A1 (en) Surrounding-gate flash memory having a self-aligned control gate
KR20000000580A (ko) 불휘발성 반도체 메모리 장치 및 그 동작 방법
HK1133121B (en) Scalable electrically eraseable and programmable memory
KR20000027276A (ko) 멀티 비트 플래쉬 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20020723

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20040628

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20050126

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20040628

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I