JP3378879B2 - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents
不揮発性半導体記憶装置及びその駆動方法Info
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に浮遊ゲート電極及び制御ゲート電極の２層
ゲート電極を有するFlash EEPROMとして機能する不揮発
性半導体記憶装置及びその駆動方法に関するものであ
る。
憶装置、特に浮遊ゲート電極及び制御ゲート電極の２層
ゲート電極を有するFlash EEPROMとして機能する不揮発
性半導体記憶装置及びその駆動方法に関するものであ
る。
【０００２】
【従来の技術】近年、Flash ＥＥＰＲＯＭの低電圧下で
の単一電源による書換えや、低電圧下における高速読み
出しに対する要望が強くなっている。ここで、低電圧と
は、１．５Ｖから３．３Ｖ程度をさしている。
の単一電源による書換えや、低電圧下における高速読み
出しに対する要望が強くなっている。ここで、低電圧と
は、１．５Ｖから３．３Ｖ程度をさしている。
【０００３】Flash ＥＥＰＲＯＭには様々な種類があ
る。例えば、ある社では、書き込み時にはドレイン側か
らＣＨＥ(Channnel Hot Electron）により浮遊ゲート電
極に電子を注入し、消去時にはソース側からＦＮトンネ
ル電流により電子を引き抜く方式（以下、ＣＨＥ方式と
呼ぶ）を用いている。この方式は、ＥＰＲＯＭの延長技
術で回路の構成と製造プロセスの組立を行なうことがで
きるという長所を有しているが、書込み時に１セルあた
り５００μＡ程度の消費電流が必要なことから、５Ｖの
単一電源による書換えは比較的容易に実現されるもの
の、２．５Ｖ以下の単一電源による書換えは実現困難で
ある。
る。例えば、ある社では、書き込み時にはドレイン側か
らＣＨＥ(Channnel Hot Electron）により浮遊ゲート電
極に電子を注入し、消去時にはソース側からＦＮトンネ
ル電流により電子を引き抜く方式（以下、ＣＨＥ方式と
呼ぶ）を用いている。この方式は、ＥＰＲＯＭの延長技
術で回路の構成と製造プロセスの組立を行なうことがで
きるという長所を有しているが、書込み時に１セルあた
り５００μＡ程度の消費電流が必要なことから、５Ｖの
単一電源による書換えは比較的容易に実現されるもの
の、２．５Ｖ以下の単一電源による書換えは実現困難で
ある。
【０００４】一方、最近主流となりつつあるのは、書き
込み時には浮遊ゲート電極からドレイン側にＦＮトンネ
ル電流を用いて電子を引き抜き、消去時には浮遊ゲート
電極にチャネル全面におけるＦＮトンネル電流を用いて
電子を注入する方式である。かかる方式を利用したFlas
h ＥＥＰＲＯＭの例としては、U.S.Pat.5283758に開示
されているＤＩＮＯＲ型Flash ＥＥＰＲＯＭや、U.S.Pa
t.5592415 に開示されているＡＮＤ型Flash ＥＥＰＲＯ
Ｍなどがある。これらは、書込み・消去ともにＦＮトン
ネル電流を用いるために、書込み・消去時に必要な電流
が小さく、低電圧（例えば２．５Ｖ）の単一電源による
書換えが可能であるという特徴を有している。以下、こ
の方式をドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭと
呼ぶ。
込み時には浮遊ゲート電極からドレイン側にＦＮトンネ
ル電流を用いて電子を引き抜き、消去時には浮遊ゲート
電極にチャネル全面におけるＦＮトンネル電流を用いて
電子を注入する方式である。かかる方式を利用したFlas
h ＥＥＰＲＯＭの例としては、U.S.Pat.5283758に開示
されているＤＩＮＯＲ型Flash ＥＥＰＲＯＭや、U.S.Pa
t.5592415 に開示されているＡＮＤ型Flash ＥＥＰＲＯ
Ｍなどがある。これらは、書込み・消去ともにＦＮトン
ネル電流を用いるために、書込み・消去時に必要な電流
が小さく、低電圧（例えば２．５Ｖ）の単一電源による
書換えが可能であるという特徴を有している。以下、こ
の方式をドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭと
呼ぶ。
【０００５】以下、ドレイン側ＦＮ−ＦＮ型Flash ＥＥ
ＰＲＯＭの構造及びその駆動方法を説明し、その課題を
整理する。次に、その課題を解決する方法として提案さ
れている別の従来の不揮発性半導体記憶装置及びその駆
動方法について説明する。なお、以下に説明するドレイ
ン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭは、ＤＩＮＯＲ型
Flash ＥＥＰＲＯＭを想定している。
ＰＲＯＭの構造及びその駆動方法を説明し、その課題を
整理する。次に、その課題を解決する方法として提案さ
れている別の従来の不揮発性半導体記憶装置及びその駆
動方法について説明する。なお、以下に説明するドレイ
ン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭは、ＤＩＮＯＲ型
Flash ＥＥＰＲＯＭを想定している。
【０００６】まず、ドレイン側ＦＮ−ＦＮ型Flash ＥＥ
ＰＲＯＭの構造及び駆動方法を説明する。
ＰＲＯＭの構造及び駆動方法を説明する。
【０００７】図２４は、上記ドレイン側ＦＮ−ＦＮ型Fl
ash ＥＥＰＲＯＭの例を示す断面図である。図におい
て、１０１はＰ型半導体基板、１０２は深いＮ型ウェ
ル、１０３はＰ型ウェル、１０４はゲート絶縁膜、１０
５は浮遊ゲート電極、１０６は電極間絶縁膜、１０７は
制御ゲート電極、１０８はドレイン拡散層、１０９はソ
ース拡散層である。
ash ＥＥＰＲＯＭの例を示す断面図である。図におい
て、１０１はＰ型半導体基板、１０２は深いＮ型ウェ
ル、１０３はＰ型ウェル、１０４はゲート絶縁膜、１０
５は浮遊ゲート電極、１０６は電極間絶縁膜、１０７は
制御ゲート電極、１０８はドレイン拡散層、１０９はソ
ース拡散層である。
【０００８】同図に示すFlash ＥＥＰＲＯＭの構造は、
上記ＣＨＥ方式のFlash ＥＥＰＲＯＭと基本的には同じ
であるが、拡散層の形状がやや異なる。つまり、ＣＨＥ
方式のFlash ＥＥＰＲＯＭでは、ソース拡散層がドレイ
ン拡散層に比べて深いのに対し、ドレイン側ＦＮ−ＦＮ
型Flash ＥＥＰＲＯＭでは、ドレイン拡散層１０８がソ
ース拡散層１０９に比べて深い。これは、ＣＨＥ方式の
Flash ＥＥＰＲＯＭでは、ソース拡散層と浮遊ゲート電
極間のトンネル電流を利用するのに対し、ドレイン側Ｆ
Ｎ−ＦＮ型Flash ＥＥＰＲＯＭでは、ドレイン拡散層１
０８と浮遊ゲート電極１０５間のトンネル電流を利用す
ることに起因する。
上記ＣＨＥ方式のFlash ＥＥＰＲＯＭと基本的には同じ
であるが、拡散層の形状がやや異なる。つまり、ＣＨＥ
方式のFlash ＥＥＰＲＯＭでは、ソース拡散層がドレイ
ン拡散層に比べて深いのに対し、ドレイン側ＦＮ−ＦＮ
型Flash ＥＥＰＲＯＭでは、ドレイン拡散層１０８がソ
ース拡散層１０９に比べて深い。これは、ＣＨＥ方式の
Flash ＥＥＰＲＯＭでは、ソース拡散層と浮遊ゲート電
極間のトンネル電流を利用するのに対し、ドレイン側Ｆ
Ｎ−ＦＮ型Flash ＥＥＰＲＯＭでは、ドレイン拡散層１
０８と浮遊ゲート電極１０５間のトンネル電流を利用す
ることに起因する。
【０００９】次に、ドレイン側ＦＮ−ＦＮ型Flash ＥＥ
ＰＲＯＭのアレイ構造及び消去方法について説明する。
図２５（ａ），（ｂ）は、上記従来のドレイン側ＦＮ−
ＦＮ型Flash ＥＥＰＲＯＭ における不揮発性半導体記
憶装置のメモリセルを一括して消去する際の電圧の印加
状態を示す電気回路図及びそのときの電子の移動状態を
示す断面図である。
ＰＲＯＭのアレイ構造及び消去方法について説明する。
図２５（ａ），（ｂ）は、上記従来のドレイン側ＦＮ−
ＦＮ型Flash ＥＥＰＲＯＭ における不揮発性半導体記
憶装置のメモリセルを一括して消去する際の電圧の印加
状態を示す電気回路図及びそのときの電子の移動状態を
示す断面図である。
【００１０】まず、図２５（ａ）を参照しながら、ドレ
イン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭのアレイ構造に
ついて説明する。同図に示すように、メモリ・ワード線
（Ｍ．Ｗ−０，１，２）は、Ｘ方向に並んでいるメモリ
セルの制御ゲート電極１０７を接続しており、ソース線
（Ｓ−０，１，２）は、Ｘ方向に並んでいるメモリセル
のソース拡散層１０９を接続しており、ビット線（Ｂ−
０,１,２）は、Ｙ方向に並んでいるメモリセルのドレイ
ン拡散層１０８を接続している。
イン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭのアレイ構造に
ついて説明する。同図に示すように、メモリ・ワード線
（Ｍ．Ｗ−０，１，２）は、Ｘ方向に並んでいるメモリ
セルの制御ゲート電極１０７を接続しており、ソース線
（Ｓ−０，１，２）は、Ｘ方向に並んでいるメモリセル
のソース拡散層１０９を接続しており、ビット線（Ｂ−
０,１,２）は、Ｙ方向に並んでいるメモリセルのドレイ
ン拡散層１０８を接続している。
【００１１】このように、メモリセルのワード線（メモ
リ・ワード線）に対して、ソース線は平行に、ビット線
は直交するようにそれぞれ配置されている。
リ・ワード線）に対して、ソース線は平行に、ビット線
は直交するようにそれぞれ配置されている。
【００１２】次に、消去方法について説明する。図２５
（ａ）には、同図中の９個のメモリセルを一括して消去
する場合の電圧の印加状態が示されている。同図に示す
ように、メモリ・ワード線（Ｍ．Ｗ−０，１，２）に＋
７Ｖの電圧を、Ｐ型ウェル（ＰＷ）に−７Ｖの電圧をそ
れぞれ印加する。以上の設定により、全メモリトランジ
スタの制御ゲート電極１０７とチャネル表面との間の電
位差が１４Ｖとなるため、図２５（ｂ）に示すように、
浮遊ゲート電極１０５とチャネル表面との間の全領域に
トンネル電流が流れ、浮遊ゲート電極１０５中へ電子が
注入される。このとき、メモリトランジスタのしきい値
電圧が約４Ｖとなる。
（ａ）には、同図中の９個のメモリセルを一括して消去
する場合の電圧の印加状態が示されている。同図に示す
ように、メモリ・ワード線（Ｍ．Ｗ−０，１，２）に＋
７Ｖの電圧を、Ｐ型ウェル（ＰＷ）に−７Ｖの電圧をそ
れぞれ印加する。以上の設定により、全メモリトランジ
スタの制御ゲート電極１０７とチャネル表面との間の電
位差が１４Ｖとなるため、図２５（ｂ）に示すように、
浮遊ゲート電極１０５とチャネル表面との間の全領域に
トンネル電流が流れ、浮遊ゲート電極１０５中へ電子が
注入される。このとき、メモリトランジスタのしきい値
電圧が約４Ｖとなる。
【００１３】次に、書込み方法について説明する。図２
６（ａ），（ｂ）は、上記ドレイン側ＦＮ−ＦＮ型Flas
h ＥＥＰＲＯＭにおける中央のメモリセルを１つだけ選
択して書込む際の電圧の印加状態を示す電気回路図及び
そのときの電子の移動状態を示す断面図である。図２６
（ａ）に示すように、選択的に書込むメモリセル（選択
メモリセル）のメモリ・ワード線（Ｍ．Ｗ−１）に−９
Ｖの電圧を、ビット線（Ｂ−１）に＋５Ｖの電圧を、Ｐ
型ウェル３（ＰＷ）に０Ｖの電圧をそれぞれ印加する。
以上のような電圧の設定により、選択したメモリセルの
制御ゲート電極１０７とドレイン拡散層１０８との間の
電位差が１４Ｖとなるため、図２６（ｂ）に示すよう
に、浮遊ゲート電極１０５とドレイン拡散層１０８との
間にトンネル電流が流れて、浮遊ゲート電極１０５中の
電子が除去される。このとき、メモリトランジスタのし
きい値電圧は約１．２Ｖとなる。
６（ａ），（ｂ）は、上記ドレイン側ＦＮ−ＦＮ型Flas
h ＥＥＰＲＯＭにおける中央のメモリセルを１つだけ選
択して書込む際の電圧の印加状態を示す電気回路図及び
そのときの電子の移動状態を示す断面図である。図２６
（ａ）に示すように、選択的に書込むメモリセル（選択
メモリセル）のメモリ・ワード線（Ｍ．Ｗ−１）に−９
Ｖの電圧を、ビット線（Ｂ−１）に＋５Ｖの電圧を、Ｐ
型ウェル３（ＰＷ）に０Ｖの電圧をそれぞれ印加する。
以上のような電圧の設定により、選択したメモリセルの
制御ゲート電極１０７とドレイン拡散層１０８との間の
電位差が１４Ｖとなるため、図２６（ｂ）に示すよう
に、浮遊ゲート電極１０５とドレイン拡散層１０８との
間にトンネル電流が流れて、浮遊ゲート電極１０５中の
電子が除去される。このとき、メモリトランジスタのし
きい値電圧は約１．２Ｖとなる。
【００１４】さらに、非選択メモリセルの誤書込みを防
止するために、メモリ・ワード線（Ｍ．Ｗ−０,２）に
０Ｖの電圧を、ビット線（Ｂ−０,２）に０Ｖの電圧を
それぞれ印加する。以上の設定により、非選択メモリセ
ルの制御ゲート電極１０７とドレイン拡散層１０８間の
電位差を、最大９Ｖに抑えることができ、非選択メモリ
セルの誤書込みを防止できる。
止するために、メモリ・ワード線（Ｍ．Ｗ−０,２）に
０Ｖの電圧を、ビット線（Ｂ−０,２）に０Ｖの電圧を
それぞれ印加する。以上の設定により、非選択メモリセ
ルの制御ゲート電極１０７とドレイン拡散層１０８間の
電位差を、最大９Ｖに抑えることができ、非選択メモリ
セルの誤書込みを防止できる。
【００１５】次に、読み出し方法について説明する。図
２７（ａ），（ｂ）は、上記ドレイン側ＦＮ−ＦＮ型Fl
ash ＥＥＰＲＯＭにおける不揮発性半導体記憶装置の中
央のメモリセルを１つだけ選択して読み出す際の電圧の
印加状態を示す電気回路図及びそのときの電子の移動状
態を示す断面図である。図２７（ａ）に示すように、選
択的に読み出すメモリセル（選択メモリセル）のメモリ
・ワード線（Ｍ．Ｗ−１）に３Ｖの電圧を、ビット線
（Ｂ−１）に１Ｖの電圧を、Ｐ型ウェル（ＰＷ）に０Ｖ
の電圧を印加する。以上の設定により、選択したメモリ
トランジスタが書込状態（ＶＴ＝１．２Ｖ）にある場合
は、図２７（ｂ）に示すように電流が流れ、選択したメ
モリトランジスタが消去状態（ＶＴ＝４Ｖ）にある場合
は、電流が流れないので、記憶状態を判定できる。
２７（ａ），（ｂ）は、上記ドレイン側ＦＮ−ＦＮ型Fl
ash ＥＥＰＲＯＭにおける不揮発性半導体記憶装置の中
央のメモリセルを１つだけ選択して読み出す際の電圧の
印加状態を示す電気回路図及びそのときの電子の移動状
態を示す断面図である。図２７（ａ）に示すように、選
択的に読み出すメモリセル（選択メモリセル）のメモリ
・ワード線（Ｍ．Ｗ−１）に３Ｖの電圧を、ビット線
（Ｂ−１）に１Ｖの電圧を、Ｐ型ウェル（ＰＷ）に０Ｖ
の電圧を印加する。以上の設定により、選択したメモリ
トランジスタが書込状態（ＶＴ＝１．２Ｖ）にある場合
は、図２７（ｂ）に示すように電流が流れ、選択したメ
モリトランジスタが消去状態（ＶＴ＝４Ｖ）にある場合
は、電流が流れないので、記憶状態を判定できる。
【００１６】さて、ドレイン側ＦＮ−ＦＮ型Flash ＥＥ
ＰＲＯＭには、以下に説明するような３つの課題があ
る。
ＰＲＯＭには、以下に説明するような３つの課題があ
る。
【００１７】第１は、信頼性が高くないという点であ
る。ドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭで用い
られている方法、つまりドレイン拡散層１０８と浮遊ゲ
ート電極１０５との間のトンネル電流を利用する方法で
は、ドレイン拡散層１０８とＰ型ウェル１０３の間に約
５Ｖの電位差が必要であり、かつ制御ゲート電極１０７
に−９Ｖの電圧が印加されるのでドレイン拡散層１０８
とＰ型ウエル１０３との間にバンド・バンド間トンネル
電流が発生する。このために、Ｐ型ウエル１０３内のド
レイン拡散層１０８との間の境界付近の領域においてバ
ンド・バンド間トンネル電流に起因するホールが発生
し、そのホールがゲート絶縁膜１０４にトラップされる
ことにより信頼性が悪化するという課題を有していた。
る。ドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭで用い
られている方法、つまりドレイン拡散層１０８と浮遊ゲ
ート電極１０５との間のトンネル電流を利用する方法で
は、ドレイン拡散層１０８とＰ型ウェル１０３の間に約
５Ｖの電位差が必要であり、かつ制御ゲート電極１０７
に−９Ｖの電圧が印加されるのでドレイン拡散層１０８
とＰ型ウエル１０３との間にバンド・バンド間トンネル
電流が発生する。このために、Ｐ型ウエル１０３内のド
レイン拡散層１０８との間の境界付近の領域においてバ
ンド・バンド間トンネル電流に起因するホールが発生
し、そのホールがゲート絶縁膜１０４にトラップされる
ことにより信頼性が悪化するという課題を有していた。
【００１８】第２は、書込み時の消費電力である。ドレ
イン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭにおけるドレイ
ン拡散層１０８と浮遊ゲート電極１０５との間のトンネ
ル電流を利用する方法では、バンド・バンド間トンネル
電流が発生する。このために、１セルあたり、１００ｎ
Ａ程度の書込み電流が必要であった。
イン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭにおけるドレイ
ン拡散層１０８と浮遊ゲート電極１０５との間のトンネ
ル電流を利用する方法では、バンド・バンド間トンネル
電流が発生する。このために、１セルあたり、１００ｎ
Ａ程度の書込み電流が必要であった。
【００１９】第３は、読み出し時電源電圧の低電圧化で
ある。ドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭは、
１個のメモリトランジスタで構成されているために、書
込み後しきい値電圧のバラツキ制御を制御しようとする
と、１ビット毎に書込み深さ（しきい値電圧）を制御す
る必要があり、制御回路が複雑な構成にならざるを得な
い。さらに、しきい値電圧が０．８Ｖ程度のバラツキ範
囲でしか制御できないため、書込み後のしきい値電圧
は、約０．８Ｖから１．６Ｖの間に分布する。よって、
誤読み出しを生じないためには、低電圧動作をさせると
いっても、２．５Ｖ程度が限界であった。
ある。ドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭは、
１個のメモリトランジスタで構成されているために、書
込み後しきい値電圧のバラツキ制御を制御しようとする
と、１ビット毎に書込み深さ（しきい値電圧）を制御す
る必要があり、制御回路が複雑な構成にならざるを得な
い。さらに、しきい値電圧が０．８Ｖ程度のバラツキ範
囲でしか制御できないため、書込み後のしきい値電圧
は、約０．８Ｖから１．６Ｖの間に分布する。よって、
誤読み出しを生じないためには、低電圧動作をさせると
いっても、２．５Ｖ程度が限界であった。
【００２０】そこで、上記第１〜第３の課題を克服すべ
く提案されているサイドウォール型セレクトトランジス
タを設けた不揮発性半導体記憶装置及びその駆動方法
（U.S.Pat.5402371）について説明する。
く提案されているサイドウォール型セレクトトランジス
タを設けた不揮発性半導体記憶装置及びその駆動方法
（U.S.Pat.5402371）について説明する。
【００２１】図２８は、この不揮発性半導体記憶装置の
断面図である。同図に示すように、セレクトトランジス
タは、浮遊ゲート電極１０５及び制御ゲート電極１０７
の側方にサイドウォールとして形成され選択ゲート電極
１１３を有しており、選択ゲート電極１１３と浮遊ゲー
ト電極１０５及び制御ゲート電極１０７との間には横方
向電極間絶縁膜１１２が介在している。また、選択ゲー
ト電極１１３と基板との間にはゲート絶縁膜１１１が介
在している。
断面図である。同図に示すように、セレクトトランジス
タは、浮遊ゲート電極１０５及び制御ゲート電極１０７
の側方にサイドウォールとして形成され選択ゲート電極
１１３を有しており、選択ゲート電極１１３と浮遊ゲー
ト電極１０５及び制御ゲート電極１０７との間には横方
向電極間絶縁膜１１２が介在している。また、選択ゲー
ト電極１１３と基板との間にはゲート絶縁膜１１１が介
在している。
【００２２】図２８に示す不揮発性半導体記憶装置は、
ドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭの有する３
つの課題に対し、ポリシリコン・サイドウォールからな
る選択ゲート電極１１３を利用して、書込み・消去とも
に浮遊ゲート電極１０５とチャネル全面間のトンネル電
流を利用した書換え方法を実現するものである。この書
換え方法を実現することにより、ドレイン拡散層１０８
とＰ型ウェル１０３との間に電位差が不要となり、バン
ド・バンド間トンネル電流が発生しない。このために、
バンド・バンド間トンネル電流に起因するホールが発生
せず、信頼性上の課題を解決し、さらに、書換え時の消
費電流を低減することも可能である。また、セレクトト
ランジスタを設けることにより、メモリトランジスタの
しきい値電圧が負になっても、メモリセルのしきい値電
圧はセレクトトランジスタのしきい値電圧で制限される
という特性を有するものである。
ドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭの有する３
つの課題に対し、ポリシリコン・サイドウォールからな
る選択ゲート電極１１３を利用して、書込み・消去とも
に浮遊ゲート電極１０５とチャネル全面間のトンネル電
流を利用した書換え方法を実現するものである。この書
換え方法を実現することにより、ドレイン拡散層１０８
とＰ型ウェル１０３との間に電位差が不要となり、バン
ド・バンド間トンネル電流が発生しない。このために、
バンド・バンド間トンネル電流に起因するホールが発生
せず、信頼性上の課題を解決し、さらに、書換え時の消
費電流を低減することも可能である。また、セレクトト
ランジスタを設けることにより、メモリトランジスタの
しきい値電圧が負になっても、メモリセルのしきい値電
圧はセレクトトランジスタのしきい値電圧で制限される
という特性を有するものである。
【００２３】なお、書込み・消去ともに浮遊ゲート電極
１０５とチャネル全面間のトンネル電流を利用した書換
え方法については、ＮＡＮＤ型Flash ＥＥＰＲＯＭで実
現している例もあり、信頼性（書換え保証回数）及び低
電圧の単一電源による書換えに対する優位性も実証され
ている。しかし、このＮＡＮＤ型Flash ＥＥＰＲＯＭ
は、そのアレイ構造がＮＡＮＤ型であるため、ランダム
アクセス時間が長いという欠点を有している。ところ
で、図２８に示す不揮発性半導体記憶装置は、そのアレ
イ構造がＮＯＲ型であるために、ランダムアクセス時間
が速いという長所を有している。ただし、セルサイズは
ＮＡＮＤ型Flash ＥＥＰＲＯＭより大きくなる。
１０５とチャネル全面間のトンネル電流を利用した書換
え方法については、ＮＡＮＤ型Flash ＥＥＰＲＯＭで実
現している例もあり、信頼性（書換え保証回数）及び低
電圧の単一電源による書換えに対する優位性も実証され
ている。しかし、このＮＡＮＤ型Flash ＥＥＰＲＯＭ
は、そのアレイ構造がＮＡＮＤ型であるため、ランダム
アクセス時間が長いという欠点を有している。ところ
で、図２８に示す不揮発性半導体記憶装置は、そのアレ
イ構造がＮＯＲ型であるために、ランダムアクセス時間
が速いという長所を有している。ただし、セルサイズは
ＮＡＮＤ型Flash ＥＥＰＲＯＭより大きくなる。
【００２４】以上をまとめると、図２８に示す不揮発性
半導体記憶装置は、ランダムアクセス時間が速い特徴を
有するＮＯＲ型アレイ構造を有しつつ、書込み・消去と
もに浮遊ゲート電極１０５とチャネル全面間のトンネル
電流を利用した書換え方法を実現するための提案である
と要約できる。そこで、以下では、図２８に示す従来の
不揮発性半導体記憶装置のアレイ構造及び駆動方法につ
いて説明する。
半導体記憶装置は、ランダムアクセス時間が速い特徴を
有するＮＯＲ型アレイ構造を有しつつ、書込み・消去と
もに浮遊ゲート電極１０５とチャネル全面間のトンネル
電流を利用した書換え方法を実現するための提案である
と要約できる。そこで、以下では、図２８に示す従来の
不揮発性半導体記憶装置のアレイ構造及び駆動方法につ
いて説明する。
【００２５】図２９（ａ），（ｂ）は、上記図２８に示
す従来のサイドウォール型セレクトトランジスタを設け
た不揮発性半導体記憶装置のメモリセルを一括して消去
する際の電圧の印加状態を示す電気回路図及びそのとき
の電子の移動状態を示す断面図である。
す従来のサイドウォール型セレクトトランジスタを設け
た不揮発性半導体記憶装置のメモリセルを一括して消去
する際の電圧の印加状態を示す電気回路図及びそのとき
の電子の移動状態を示す断面図である。
【００２６】まず、この不揮発性半導体記憶装置のアレ
イ構造について説明する。図２９（ａ）に示すように、
メモリ・ワード線（Ｍ．Ｗ−０，１，２）は、Ｘ方向に
並んでいるメモリセルの制御ゲート電極１０７を接続し
ており、セレクト・ワード線（Ｓ．Ｗ−０,１,２）は、
Ｘ方向に並んでいるメモリセルの選択ゲート電極１１３
を接続しており、ソース線（Ｓ−０,１,２）は、Ｘ方向
に並んでいるメモリセルのソース拡散層１０９を接続し
ており、ビット線（Ｂ−０,１,２）は、Ｙ方向に並んで
いるメモリセルのドレイン拡散層１０８を接続してい
る。このように、メモリセルのワード線（メモリ・ワー
ド線とセレクト・ワード線）に対して、ソース線は平行
に、ビット線は直交するように配置されている。
イ構造について説明する。図２９（ａ）に示すように、
メモリ・ワード線（Ｍ．Ｗ−０，１，２）は、Ｘ方向に
並んでいるメモリセルの制御ゲート電極１０７を接続し
ており、セレクト・ワード線（Ｓ．Ｗ−０,１,２）は、
Ｘ方向に並んでいるメモリセルの選択ゲート電極１１３
を接続しており、ソース線（Ｓ−０,１,２）は、Ｘ方向
に並んでいるメモリセルのソース拡散層１０９を接続し
ており、ビット線（Ｂ−０,１,２）は、Ｙ方向に並んで
いるメモリセルのドレイン拡散層１０８を接続してい
る。このように、メモリセルのワード線（メモリ・ワー
ド線とセレクト・ワード線）に対して、ソース線は平行
に、ビット線は直交するように配置されている。
【００２７】次に、消去方法について説明する。図２９
（ａ）には、同図に示す９個のメモリセルを一括して消
去する場合の電圧の印加状態が示されている。すなわ
ち、メモリ・ワード線（Ｍ．Ｗ−０，１，２）に−７Ｖ
の電圧を、Ｐ型ウェル（ＰＷ）に＋７Ｖの電圧をそれぞ
れ印加する。この電圧設定により、全メモリトランジス
タの制御ゲート電極１０７とチャネル表面間の電位差が
１４Ｖとなるため、図２９（ｂ）に示すように、浮遊ゲ
ート電極１０５とチャネル表面との間の全領域にトンネ
ル電流が流れ、浮遊ゲート電極１０５中の電子が除去さ
れる。このとき、メモリトランジスタのしきい値電圧は
約−１Ｖとなる。メモリセルは、セレクトトランジスタ
（ＶＴ＝０．６Ｖ）とメモリトランジスタ（ＶＴ＝−１
Ｖ）との直列構造であるため、メモリセルのしきい値電
圧は０．６Ｖとなる。
（ａ）には、同図に示す９個のメモリセルを一括して消
去する場合の電圧の印加状態が示されている。すなわ
ち、メモリ・ワード線（Ｍ．Ｗ−０，１，２）に−７Ｖ
の電圧を、Ｐ型ウェル（ＰＷ）に＋７Ｖの電圧をそれぞ
れ印加する。この電圧設定により、全メモリトランジス
タの制御ゲート電極１０７とチャネル表面間の電位差が
１４Ｖとなるため、図２９（ｂ）に示すように、浮遊ゲ
ート電極１０５とチャネル表面との間の全領域にトンネ
ル電流が流れ、浮遊ゲート電極１０５中の電子が除去さ
れる。このとき、メモリトランジスタのしきい値電圧は
約−１Ｖとなる。メモリセルは、セレクトトランジスタ
（ＶＴ＝０．６Ｖ）とメモリトランジスタ（ＶＴ＝−１
Ｖ）との直列構造であるため、メモリセルのしきい値電
圧は０．６Ｖとなる。
【００２８】次に、書込み方法について説明する。図３
０（ａ）は、上記図２８に示すサイドウォール型セレク
トトランジスタを設けた不揮発性半導体記憶装置におけ
る中央のメモリセルを１つだけ選択して書込む際の電圧
の印加状態を示す電気回路図及びそのときの電子の移動
状態を示す断面図である。図３０（ａ）に示すように、
選択的に書込むメモリセル（選択メモリセル）のメモリ
・ワード線（Ｍ．Ｗ−１）に＋９Ｖの電圧を、セレクト
・ワード線（Ｓ．Ｗ−１）に−５Ｖの電圧を、ビット線
（Ｂ−１）に−５Ｖの電圧を、Ｐ型ウェル（ＰＷ）に−
５Ｖの電圧をそれぞれ印加する。この電圧設定により、
選択したメモリトランジスタの制御ゲート電極１０７と
チャネル表面間の電位差が１４Ｖとなるため、図３０
（ｂ）に示すように、浮遊ゲート電極１０５とチャネル
表面との間の全領域にトンネル電流が流れ、浮遊ゲート
電極１０５中に電子が注入される。このとき、メモリト
ランジスタのしきい値電圧は約４Ｖとなる。メモリセル
は、セレクトトランジスタ（ＶＴ＝０．６Ｖ）とメモリ
トランジスタ（ＶＴ＝４Ｖ）の直列構造であるため、メ
モリセルのしきい値電圧は４Ｖとなる。
０（ａ）は、上記図２８に示すサイドウォール型セレク
トトランジスタを設けた不揮発性半導体記憶装置におけ
る中央のメモリセルを１つだけ選択して書込む際の電圧
の印加状態を示す電気回路図及びそのときの電子の移動
状態を示す断面図である。図３０（ａ）に示すように、
選択的に書込むメモリセル（選択メモリセル）のメモリ
・ワード線（Ｍ．Ｗ−１）に＋９Ｖの電圧を、セレクト
・ワード線（Ｓ．Ｗ−１）に−５Ｖの電圧を、ビット線
（Ｂ−１）に−５Ｖの電圧を、Ｐ型ウェル（ＰＷ）に−
５Ｖの電圧をそれぞれ印加する。この電圧設定により、
選択したメモリトランジスタの制御ゲート電極１０７と
チャネル表面間の電位差が１４Ｖとなるため、図３０
（ｂ）に示すように、浮遊ゲート電極１０５とチャネル
表面との間の全領域にトンネル電流が流れ、浮遊ゲート
電極１０５中に電子が注入される。このとき、メモリト
ランジスタのしきい値電圧は約４Ｖとなる。メモリセル
は、セレクトトランジスタ（ＶＴ＝０．６Ｖ）とメモリ
トランジスタ（ＶＴ＝４Ｖ）の直列構造であるため、メ
モリセルのしきい値電圧は４Ｖとなる。
【００２９】さらに、非選択メモリセルの誤書込みを防
止するために、メモリ・ワード線（Ｍ．Ｗ−０,２）に
−５Ｖの電圧を、セレクト・ワード線（Ｓ．Ｗ−０,
２）に−５Ｖの電圧を、ビット線（Ｂ−０,２）に０Ｖ
の電圧をそれぞれ印加する。この電圧設定により、非選
択メモリセルのメモリトランジスタの制御ゲート電極１
０７とチャネル表面との間の電位差を、最大９Ｖに抑え
ることができ、非選択メモリセルの誤書込みを防止でき
る。ここで、全てのセレクト・ワード線（Ｓ．Ｗ−０,
１,２）に−５Ｖの電圧を印加しているのは、全てのセ
レクト・トランジスタをオフ状態にする必要があるため
である。例えば、選択したメモリセルに接続されたセレ
クト・ワード線（Ｓ．Ｗ−１）に０Ｖの電圧を印加する
と、セレクト・トランジスタがオン状態になるため、選
択したビット線に印加した−５Ｖの電圧が、ソース線
（Ｓ−１）を介し、選択メモリセルとＹ方向に共通な非
選択メモリセルのビット線に伝達されてしまい、誤書込
みが生じる。
止するために、メモリ・ワード線（Ｍ．Ｗ−０,２）に
−５Ｖの電圧を、セレクト・ワード線（Ｓ．Ｗ−０,
２）に−５Ｖの電圧を、ビット線（Ｂ−０,２）に０Ｖ
の電圧をそれぞれ印加する。この電圧設定により、非選
択メモリセルのメモリトランジスタの制御ゲート電極１
０７とチャネル表面との間の電位差を、最大９Ｖに抑え
ることができ、非選択メモリセルの誤書込みを防止でき
る。ここで、全てのセレクト・ワード線（Ｓ．Ｗ−０,
１,２）に−５Ｖの電圧を印加しているのは、全てのセ
レクト・トランジスタをオフ状態にする必要があるため
である。例えば、選択したメモリセルに接続されたセレ
クト・ワード線（Ｓ．Ｗ−１）に０Ｖの電圧を印加する
と、セレクト・トランジスタがオン状態になるため、選
択したビット線に印加した−５Ｖの電圧が、ソース線
（Ｓ−１）を介し、選択メモリセルとＹ方向に共通な非
選択メモリセルのビット線に伝達されてしまい、誤書込
みが生じる。
【００３０】次に、読み出し方法について説明する。図
３１（ａ），（ｂ）は、図２８に示すサイドウォール型
セレクトトランジスタを設けた不揮発性半導体記憶装置
における中央のメモリセルを１つだけ選択して読み出す
際の電圧の印加状態を示す電気回路図及びそのときの電
子の移動状態を示す断面図である。図３１（ａ）に示す
ように、選択的に読み出すメモリセル（選択メモリセ
ル）のメモリ・ワード線（Ｍ．Ｗ−１）に３Ｖの電圧
を、セレクト・ワード線（Ｓ．Ｗ−１）に３Ｖの電圧
を、ビット線（Ｂ−１）に１Ｖの電圧を、Ｐ型ウェル
（ＰＷ）に０Ｖの電圧をそれぞれ印加する。この電圧設
定により、選択したメモリトランジスタが消去状態（Ｖ
Ｔ＝０．６Ｖ）の場合は、図３１（ｂ）に示すように、
ソース拡散層１０９からドレイン拡散層１０８に電子が
移動することで電流が流れ、選択したメモリトランジス
タが書込み状態（ＶＴ＝４Ｖ）の場合は、電流が流れな
いので、記憶状態を判定できる。
３１（ａ），（ｂ）は、図２８に示すサイドウォール型
セレクトトランジスタを設けた不揮発性半導体記憶装置
における中央のメモリセルを１つだけ選択して読み出す
際の電圧の印加状態を示す電気回路図及びそのときの電
子の移動状態を示す断面図である。図３１（ａ）に示す
ように、選択的に読み出すメモリセル（選択メモリセ
ル）のメモリ・ワード線（Ｍ．Ｗ−１）に３Ｖの電圧
を、セレクト・ワード線（Ｓ．Ｗ−１）に３Ｖの電圧
を、ビット線（Ｂ−１）に１Ｖの電圧を、Ｐ型ウェル
（ＰＷ）に０Ｖの電圧をそれぞれ印加する。この電圧設
定により、選択したメモリトランジスタが消去状態（Ｖ
Ｔ＝０．６Ｖ）の場合は、図３１（ｂ）に示すように、
ソース拡散層１０９からドレイン拡散層１０８に電子が
移動することで電流が流れ、選択したメモリトランジス
タが書込み状態（ＶＴ＝４Ｖ）の場合は、電流が流れな
いので、記憶状態を判定できる。
【００３１】ここで、図２８に示す不揮発性半導体記憶
装置及びその駆動方法は、図２４に示すドレイン側ＦＮ
−ＦＮ型Flash ＥＥＰＲＯＭに対して、下記の３つの利
点を有する。
装置及びその駆動方法は、図２４に示すドレイン側ＦＮ
−ＦＮ型Flash ＥＥＰＲＯＭに対して、下記の３つの利
点を有する。
【００３２】第１は、信頼性の向上である。図２４に示
すドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭで用いら
れている方法、つまり書き込みにドレイン拡散層１０８
と浮遊ゲート電極１０５間のトンネル電流を利用する方
法では、ドレイン拡散層１０８とＰ型ウェル１０３の間
に約５Ｖの電位差が必要であり、かつ制御ゲート電極に
−９Ｖの電圧が印加されるためにバンド・バンド間トン
ネル電流が発生する。このために、バンド・バンド間ト
ンネル電流に起因するホールが発生し、そのホールがゲ
ート絶縁膜にトラップされるために信頼性上の課題を有
していた。しかし、図２８に示すサイドウォール型選択
ゲート電極を有するFlash ＥＥＰＲＯＭでは、書込み、
消去ともに、浮遊ゲート電極１０５とメモリトランジス
タのチャネル表面との間の全領域に流れるトンネル電流
を利用しているため、ドレイン拡散層１０８とＰ型ウェ
ル１０３の間に発生する電位差がゼロであり、バンド・
バンド間トンネル電流が発生しない。このため、信頼性
を劣化させるホールがほとんど発生せず、信頼性の劣化
が抑制される。
すドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭで用いら
れている方法、つまり書き込みにドレイン拡散層１０８
と浮遊ゲート電極１０５間のトンネル電流を利用する方
法では、ドレイン拡散層１０８とＰ型ウェル１０３の間
に約５Ｖの電位差が必要であり、かつ制御ゲート電極に
−９Ｖの電圧が印加されるためにバンド・バンド間トン
ネル電流が発生する。このために、バンド・バンド間ト
ンネル電流に起因するホールが発生し、そのホールがゲ
ート絶縁膜にトラップされるために信頼性上の課題を有
していた。しかし、図２８に示すサイドウォール型選択
ゲート電極を有するFlash ＥＥＰＲＯＭでは、書込み、
消去ともに、浮遊ゲート電極１０５とメモリトランジス
タのチャネル表面との間の全領域に流れるトンネル電流
を利用しているため、ドレイン拡散層１０８とＰ型ウェ
ル１０３の間に発生する電位差がゼロであり、バンド・
バンド間トンネル電流が発生しない。このため、信頼性
を劣化させるホールがほとんど発生せず、信頼性の劣化
が抑制される。
【００３３】第２は、書込み、消去時の低消費電力化で
ある。図２４に示すドレイン側ＦＮ−ＦＮ型Flash ＥＥ
ＰＲＯＭで用いられている方法、つまりドレイン拡散層
１０８とメモリトランジスタの浮遊ゲート電極１０５間
のトンネル電流を利用する方法では、バンド・バンド間
トンネル電流が発生する。このために、１メモリセルあ
たり、１００ｎＡ程度の書込み電流が必要であった。そ
れに対し、図２８に示すFlash ＥＥＰＲＯＭでは、書込
み、消去ともに、バンド・バンド間トンネル電流が発生
せず、１メモリセルあたり１ｎＡ以下の書込み電流とな
る。すなわち、図２８に示すFlash ＥＥＰＲＯＭでは、
ドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭの１００分
の１以下の低消費電力化が可能である。これにより、内
部昇圧回路面積の削減、ないしは同時書込可能ビット数
増加による書込時間低減効果、より低い電圧での書き換
え動作を実現できる。
ある。図２４に示すドレイン側ＦＮ−ＦＮ型Flash ＥＥ
ＰＲＯＭで用いられている方法、つまりドレイン拡散層
１０８とメモリトランジスタの浮遊ゲート電極１０５間
のトンネル電流を利用する方法では、バンド・バンド間
トンネル電流が発生する。このために、１メモリセルあ
たり、１００ｎＡ程度の書込み電流が必要であった。そ
れに対し、図２８に示すFlash ＥＥＰＲＯＭでは、書込
み、消去ともに、バンド・バンド間トンネル電流が発生
せず、１メモリセルあたり１ｎＡ以下の書込み電流とな
る。すなわち、図２８に示すFlash ＥＥＰＲＯＭでは、
ドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭの１００分
の１以下の低消費電力化が可能である。これにより、内
部昇圧回路面積の削減、ないしは同時書込可能ビット数
増加による書込時間低減効果、より低い電圧での書き換
え動作を実現できる。
【００３４】第３は、読み出し時電源電圧の低電圧化で
ある。ドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭは、
１個のメモリトランジスタで構成されているために、書
込み後しきい値電圧のバラツキを制御するために、１ビ
ット毎に書込み深さ（しきい値電圧）を制御する必要が
あり、制御回路が複雑な構成にならざるを得ない。さら
に、しきい値電圧が０．８Ｖ程度のバラツキ範囲でしか
制御できないため、書込み後のしきい値電圧は、約０．
８Ｖから１．６Ｖの間に分布する。よって、低電圧動作
をさせるといっても、誤読み出しを生じないためには、
２．５Ｖ程度が限界であった。それに対し、図２８に示
すFlash ＥＥＰＲＯＭでは、メモリセルがセレクトトラ
ンジスタとメモリトランジスタの２個のトランジスタの
直列構造を有しており、メモリトランジスタのしきい値
電圧が負になっても、メモリセルのしきい値電圧はセレ
クトトランジスタのしきい値電圧以下にならない。この
ため、メモリセルのしきい値電圧を０．６Ｖから０．８
Ｖ程度の分布に設定可能であり、このような分布の抑制
により、例えば１．５Ｖ程度の低電圧で読み出すことが
可能である。
ある。ドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭは、
１個のメモリトランジスタで構成されているために、書
込み後しきい値電圧のバラツキを制御するために、１ビ
ット毎に書込み深さ（しきい値電圧）を制御する必要が
あり、制御回路が複雑な構成にならざるを得ない。さら
に、しきい値電圧が０．８Ｖ程度のバラツキ範囲でしか
制御できないため、書込み後のしきい値電圧は、約０．
８Ｖから１．６Ｖの間に分布する。よって、低電圧動作
をさせるといっても、誤読み出しを生じないためには、
２．５Ｖ程度が限界であった。それに対し、図２８に示
すFlash ＥＥＰＲＯＭでは、メモリセルがセレクトトラ
ンジスタとメモリトランジスタの２個のトランジスタの
直列構造を有しており、メモリトランジスタのしきい値
電圧が負になっても、メモリセルのしきい値電圧はセレ
クトトランジスタのしきい値電圧以下にならない。この
ため、メモリセルのしきい値電圧を０．６Ｖから０．８
Ｖ程度の分布に設定可能であり、このような分布の抑制
により、例えば１．５Ｖ程度の低電圧で読み出すことが
可能である。
【００３５】ただし、メモリセル面積は増大するという
不具合はある。ドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲ
ＯＭは、１個のメモリトランジスタからメモリセルが構
成されている。しかし、図２８に示すFlash ＥＥＰＲＯ
Ｍの構造では、セレクトトランジスタが動作上必要とな
るので、その分メモリセル面積は増大する。しかし、サ
イドウォールを利用したセレクトトランジスタを使用す
ることにより、セレクトトランジスタを追加することに
よるドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭと比較
したメモリセル面積の増大が抑えられる。
不具合はある。ドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲ
ＯＭは、１個のメモリトランジスタからメモリセルが構
成されている。しかし、図２８に示すFlash ＥＥＰＲＯ
Ｍの構造では、セレクトトランジスタが動作上必要とな
るので、その分メモリセル面積は増大する。しかし、サ
イドウォールを利用したセレクトトランジスタを使用す
ることにより、セレクトトランジスタを追加することに
よるドレイン側ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭと比較
したメモリセル面積の増大が抑えられる。
【００３６】したがって、図２８に示す不揮発性半導体
記憶装置及びその駆動方法は、ドレイン側ＦＮ−ＦＮ型
Flash ＥＥＰＲＯＭに対して上述のような３つの利点を
有しているといえる。
記憶装置及びその駆動方法は、ドレイン側ＦＮ−ＦＮ型
Flash ＥＥＰＲＯＭに対して上述のような３つの利点を
有しているといえる。
【００３７】
【発明が解決しようとする課題】上記図２８に示す不揮
発性半導体記憶装置及びその駆動方法は、ドレイン側Ｆ
Ｎ−ＦＮ型Flash ＥＥＰＲＯＭに対して３つの利点を有
していたが、その実現性において、下記の２つの課題が
あった。
発性半導体記憶装置及びその駆動方法は、ドレイン側Ｆ
Ｎ−ＦＮ型Flash ＥＥＰＲＯＭに対して３つの利点を有
していたが、その実現性において、下記の２つの課題が
あった。
【００３８】第１の課題は、選択ゲート電極−制御ゲー
ト電極間の横方向電極間絶縁膜１１２の信頼性である。
ト電極間の横方向電極間絶縁膜１１２の信頼性である。
【００３９】図３１（ａ），（ｂ）に示す書込み時に、
選択メモリセルのメモリ・ワード線（Ｍ．Ｗ−０，２）
に９Ｖの電圧が、セレクト・ワード線に−５Ｖの電圧が
それぞれ印加されると、制御ゲート電極１０７と選択ゲ
ート電極１１３との間の横方向電極間絶縁膜１１２に１
４Ｖ（５＋９）の電位差が発生する。ところで、プロセ
ス構成上、横方向電極間絶縁膜１１２とセレクトトラン
ジスタのゲート絶縁膜１１１は同時に形成する必要があ
る。一方、サイドウォールで構成されている選択ゲート
電極１１３の横方向の厚み（ゲート長）はプロセス上あ
まり厚くすることができず、たかだか約０．２μｍであ
ることから、セレクトトランジスタの機能を発揮するた
めには、セレクトトランジスタのゲート絶縁膜１１１は
４ｎｍ程度でなければならない。したがって、横方向電
極間絶縁膜１１２の厚みは、ポリシリコン上の増速酸化
効果を考慮しても、せいぜい１０ｎｍ程度となる。すな
わち、この１０ｎｍ程度の厚みの横方向電極間絶縁膜１
１２に書込み時に１４Ｖの電位差が印加されることにな
り、絶縁破壊が生じるなど信頼性が悪化するおそれがあ
る。
選択メモリセルのメモリ・ワード線（Ｍ．Ｗ−０，２）
に９Ｖの電圧が、セレクト・ワード線に−５Ｖの電圧が
それぞれ印加されると、制御ゲート電極１０７と選択ゲ
ート電極１１３との間の横方向電極間絶縁膜１１２に１
４Ｖ（５＋９）の電位差が発生する。ところで、プロセ
ス構成上、横方向電極間絶縁膜１１２とセレクトトラン
ジスタのゲート絶縁膜１１１は同時に形成する必要があ
る。一方、サイドウォールで構成されている選択ゲート
電極１１３の横方向の厚み（ゲート長）はプロセス上あ
まり厚くすることができず、たかだか約０．２μｍであ
ることから、セレクトトランジスタの機能を発揮するた
めには、セレクトトランジスタのゲート絶縁膜１１１は
４ｎｍ程度でなければならない。したがって、横方向電
極間絶縁膜１１２の厚みは、ポリシリコン上の増速酸化
効果を考慮しても、せいぜい１０ｎｍ程度となる。すな
わち、この１０ｎｍ程度の厚みの横方向電極間絶縁膜１
１２に書込み時に１４Ｖの電位差が印加されることにな
り、絶縁破壊が生じるなど信頼性が悪化するおそれがあ
る。
【００４０】第２の課題は、選択ゲート電極１１３を有
するセレクトトランジスタのソース・ドレイン間耐圧で
ある。
するセレクトトランジスタのソース・ドレイン間耐圧で
ある。
【００４１】書込み時に、選択メモリセルとワード線を
共有する非選択メモリセルのセレクトトランジスタのド
レイン拡散層１０８は約０Ｖの電位に、ソース拡散層１
０９は約−５Ｖの電位（ソース線はオープン状態ではあ
るが、ほぼＰ型ウェルと同電位となる）になり、両者間
には５Ｖの電位差が発生する。しかし、上述のように選
択ゲート電極１１３のゲート長がたかだか約０．２μｍ
であることを考慮すると、セレクトトランジスタのソー
ス・ドレイン間耐圧はせいぜい２．５Ｖ程度であり、５
Ｖにはとても達しない。よって、書き込み時に、非選択
メモリセルのセレクトトランジスタがオフ状態となら
ず、誤書込が発生するおそれがある。
共有する非選択メモリセルのセレクトトランジスタのド
レイン拡散層１０８は約０Ｖの電位に、ソース拡散層１
０９は約−５Ｖの電位（ソース線はオープン状態ではあ
るが、ほぼＰ型ウェルと同電位となる）になり、両者間
には５Ｖの電位差が発生する。しかし、上述のように選
択ゲート電極１１３のゲート長がたかだか約０．２μｍ
であることを考慮すると、セレクトトランジスタのソー
ス・ドレイン間耐圧はせいぜい２．５Ｖ程度であり、５
Ｖにはとても達しない。よって、書き込み時に、非選択
メモリセルのセレクトトランジスタがオフ状態となら
ず、誤書込が発生するおそれがある。
【００４２】以上のような問題点があるために、図２８
に示すような従来提案されている不揮発性半導体記憶装
置及びその駆動方法は、実現性に疑問がある。
に示すような従来提案されている不揮発性半導体記憶装
置及びその駆動方法は、実現性に疑問がある。
【００４３】本発明は上記問題点に着目してなされたも
のであり、その目的は、メモリトランジスタとセレクト
トランジスタとを備えたFlash ＥＥＰＲＯＭとして機能
する不揮発性半導体記憶装置を前提とし、セレクトトラ
ンジスタ−メモリトランジスタ間の横方向電極間絶縁膜
の信頼性の悪化や、セレクトトランジスタのソース・ド
レイン間耐圧の不足に起因する誤書き込みを防止しうる
不揮発性半導体記憶装置及び駆動方法を提供することに
ある。
のであり、その目的は、メモリトランジスタとセレクト
トランジスタとを備えたFlash ＥＥＰＲＯＭとして機能
する不揮発性半導体記憶装置を前提とし、セレクトトラ
ンジスタ−メモリトランジスタ間の横方向電極間絶縁膜
の信頼性の悪化や、セレクトトランジスタのソース・ド
レイン間耐圧の不足に起因する誤書き込みを防止しうる
不揮発性半導体記憶装置及び駆動方法を提供することに
ある。
【００４４】
【課題を解決するための手段】これらの課題を解決する
ために、本発明では、セレクトトランジスタをサイドウ
ォールを利用したトランジスタではなく独立したトラン
ジスタを用い、ソース線をビット線毎に電気的に独立し
て設け、ビット線に平行（ワード線に直交）に配置した
り、ソース線をビット線毎に電気的に独立して設け、ビ
ット線に平行（ワード線に直交）に配置し、かつ、ウェ
ル領域をビット線毎に電気的に独立して設けるなどの手
段を講じている。
ために、本発明では、セレクトトランジスタをサイドウ
ォールを利用したトランジスタではなく独立したトラン
ジスタを用い、ソース線をビット線毎に電気的に独立し
て設け、ビット線に平行（ワード線に直交）に配置した
り、ソース線をビット線毎に電気的に独立して設け、ビ
ット線に平行（ワード線に直交）に配置し、かつ、ウェ
ル領域をビット線毎に電気的に独立して設けるなどの手
段を講じている。
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【００５９】
【００６０】
【００６１】
【００６２】
【００６３】
【００６４】
【００６５】
【００６６】
【００６７】
【００６８】
【００６９】
【００７０】
【００７１】本発明の不揮発性半導体記憶装置は、半導
体基板のウェル領域の上に複数のメモリセルを行列状に
配置してなるメモリセルアレイを有する不揮発性半導体
記憶装置であって、上記メモリセルは、上記半導体基板
のソース拡散層とドレイン拡散層との間に、上記半導体
基板の上に形成された第１のゲート絶縁膜、該第１のゲ
ート絶縁膜の上に形成された浮遊ゲート電極、該浮遊ゲ
ート電極の上に形成された電極間絶縁膜、及び該電極間
絶縁膜の上に形成された制御ゲート電極を有するメモリ
トランジスタと、上記半導体基板の上に形成された第２
のゲート絶縁膜及び該第２のゲート絶縁膜の上に形成さ
れた選択ゲート電極を有し、上記メモリトランジスタと
は離間して配置されたセレクトトランジスタと、上記メ
モリトランジスタとセレクトトランジスタとの間に位置
する半導体基板内の領域に形成された中間拡散層とを設
けて構成され、上記浮遊ゲート電極から電子を除去する
際と上記浮遊ゲート電極に電子を注入する際には、上記
メモリトランジスタの第１のゲート絶縁膜の略全面を電
子が通過するトンネル電流を用いるとともに、上記複数
のメモリセルのうち行方向に並ぶメモリセルの各メモリ
トランジスタの制御ゲート電極を接続するメモリ・ワー
ド線と、上記複数のメモリセルのうち行方向に並ぶメモ
リセルの各セレクトトランジスタの選択ゲート電極を接
続するセレクト・ワード線と、上記複数のメモリセルの
うち列方向に並ぶメモリセルの各ソース拡散層を接続す
るソース線と、上記複数のメモリセルのうち列方向に並
ぶメモリセルの各ドレイン拡散層を接続するビット線と
をさらに備え、所定のメモリセル内のメモリトランジス
タの浮遊ゲート電極に電子を注入するときに、上記所定
のメモリセル内のセレクトトランジスタをオンする。
体基板のウェル領域の上に複数のメモリセルを行列状に
配置してなるメモリセルアレイを有する不揮発性半導体
記憶装置であって、上記メモリセルは、上記半導体基板
のソース拡散層とドレイン拡散層との間に、上記半導体
基板の上に形成された第１のゲート絶縁膜、該第１のゲ
ート絶縁膜の上に形成された浮遊ゲート電極、該浮遊ゲ
ート電極の上に形成された電極間絶縁膜、及び該電極間
絶縁膜の上に形成された制御ゲート電極を有するメモリ
トランジスタと、上記半導体基板の上に形成された第２
のゲート絶縁膜及び該第２のゲート絶縁膜の上に形成さ
れた選択ゲート電極を有し、上記メモリトランジスタと
は離間して配置されたセレクトトランジスタと、上記メ
モリトランジスタとセレクトトランジスタとの間に位置
する半導体基板内の領域に形成された中間拡散層とを設
けて構成され、上記浮遊ゲート電極から電子を除去する
際と上記浮遊ゲート電極に電子を注入する際には、上記
メモリトランジスタの第１のゲート絶縁膜の略全面を電
子が通過するトンネル電流を用いるとともに、上記複数
のメモリセルのうち行方向に並ぶメモリセルの各メモリ
トランジスタの制御ゲート電極を接続するメモリ・ワー
ド線と、上記複数のメモリセルのうち行方向に並ぶメモ
リセルの各セレクトトランジスタの選択ゲート電極を接
続するセレクト・ワード線と、上記複数のメモリセルの
うち列方向に並ぶメモリセルの各ソース拡散層を接続す
るソース線と、上記複数のメモリセルのうち列方向に並
ぶメモリセルの各ドレイン拡散層を接続するビット線と
をさらに備え、所定のメモリセル内のメモリトランジス
タの浮遊ゲート電極に電子を注入するときに、上記所定
のメモリセル内のセレクトトランジスタをオンする。
【００７２】これにより、ソース線がビット線と平行に
つまり列方向に延びて各ビット線毎に電気的に独立に設
けられているため、ソース線を介したビット線間リーク
が発生しない構造となる。したがって、第１の不揮発性
半導体記憶装置の効果に加えて、メモリトランジスタの
浮遊ゲート電極に電子を注入する際の誤書き込みを確実
に防止することができる。また、セレクト・ワード線を
制御するデコーダ回路の縮小と高速動作化を実現するこ
とが可能になる。
つまり列方向に延びて各ビット線毎に電気的に独立に設
けられているため、ソース線を介したビット線間リーク
が発生しない構造となる。したがって、第１の不揮発性
半導体記憶装置の効果に加えて、メモリトランジスタの
浮遊ゲート電極に電子を注入する際の誤書き込みを確実
に防止することができる。また、セレクト・ワード線を
制御するデコーダ回路の縮小と高速動作化を実現するこ
とが可能になる。
【００７３】
【００７４】上記ソース拡散層はデータの読み出し時に
おいてソースとして機能し、上記ドレイン拡散層はデー
タの読み出し時においてドレインとして機能することが
好ましい。
おいてソースとして機能し、上記ドレイン拡散層はデー
タの読み出し時においてドレインとして機能することが
好ましい。
【００７５】上記ソース線及びビット線は上記列方向に
並ぶメモリセルごとに独立していることが好ましい。
並ぶメモリセルごとに独立していることが好ましい。
【００７６】上記ウェル領域は、上記メモリセルの列毎
に電気的に分離されていることが好ましい。
に電気的に分離されていることが好ましい。
【００７７】上記セレクトトランジスタの上記第２のゲ
ート絶縁膜は、上記メモリトランジスタの上記第２の絶
縁膜と同時に形成された絶縁膜により構成されかつ少な
くともゲート長方向にほぼ均一な膜厚を有し、上記セレ
クトトランジスタの上記選択ゲート電極は、上記メモリ
トランジスタの上記浮遊ゲート電極と同時に堆積された
第１の導体膜により構成され、上記セレクトトランジス
タは、上記選択ゲート電極の上に形成され、上記メモリ
トランジスタの上記電極間絶縁膜と同時に形成された絶
縁膜により構成される第２の電極間絶縁膜と、上記第２
の電極間絶縁膜の上に形成され、上記メモリトランジス
タの上記制御ゲート電極と同時に堆積された第２の導体
膜により構成されるダミー電極とをさらに備え、上記選
択ゲート電極と上記ダミー電極とは電気的に短絡されて
いることをが好ましい。
ート絶縁膜は、上記メモリトランジスタの上記第２の絶
縁膜と同時に形成された絶縁膜により構成されかつ少な
くともゲート長方向にほぼ均一な膜厚を有し、上記セレ
クトトランジスタの上記選択ゲート電極は、上記メモリ
トランジスタの上記浮遊ゲート電極と同時に堆積された
第１の導体膜により構成され、上記セレクトトランジス
タは、上記選択ゲート電極の上に形成され、上記メモリ
トランジスタの上記電極間絶縁膜と同時に形成された絶
縁膜により構成される第２の電極間絶縁膜と、上記第２
の電極間絶縁膜の上に形成され、上記メモリトランジス
タの上記制御ゲート電極と同時に堆積された第２の導体
膜により構成されるダミー電極とをさらに備え、上記選
択ゲート電極と上記ダミー電極とは電気的に短絡されて
いることをが好ましい。
【００７８】上記ドレイン拡散層と上記中間拡散層と上
記ソース拡散層とが同時に不純物を上記半導体基板内に
導入することにより形成されていることが好ましい。
記ソース拡散層とが同時に不純物を上記半導体基板内に
導入することにより形成されていることが好ましい。
【００７９】本発明の不揮発性半導体記憶装置の駆動方
法は、半導体基板のウェル領域の上に複数のメモリセル
を行列状に配置してなるメモリセルアレイを有する不揮
発性半導体記憶装置の駆動方法であって、上記メモリセ
ルは、上記半導体基板のソース拡散層とドレイン拡散層
との間に、上記半導体基板の上に形成された第１のゲー
ト絶縁膜、該第１のゲート絶縁膜の上に形成された浮遊
ゲート電極、該浮遊ゲート電極の上に形成された電極間
絶縁膜、及び該電極間絶縁膜の上に形成された制御ゲー
ト電極を有するメモリトランジスタと、上記半導体基板
の上に形成された第２のゲート絶縁膜及び該第２のゲー
ト絶縁膜の上に形成された選択ゲート電極を有し、上記
メモリトランジスタとは離間して配置されたセレクトト
ランジスタと、上記メモリトランジスタとセレクトトラ
ンジスタとの間に位置する半導体基板内の領域に形成さ
れた中間拡散層とを設けて構成され、上記浮遊ゲート電
極から電子を除去する際と上記浮遊ゲート電極に電子を
注入する際には、上記メモリトランジスタの第１のゲー
ト絶縁膜の略全面を電子が通過するトンネル電流を用い
るとともに、上記複数のメモリセルのうち行方向に並ぶ
メモリセルの各メモリトランジスタの制御ゲート電極を
接続するメモリ・ワード線と、上記複数のメモリセルの
うち行方向に並ぶメモリセルの各セレクトトランジスタ
の選択ゲート電極を接続するセレクト・ワード線と、上
記複数のメモリセルのうち列方向に並ぶメモリセルの各
ソース拡散層を接続するソース線と、上記複数のメモリ
セルのうち列方向に並ぶメモリセルの各ドレイン拡散層
を接続するビット線とをさらに備え、所定のメモリセル
内のメモリトランジスタの浮遊ゲート電極に電子を注入
するときに、上記所定のメモリセル内のセレクトトラン
ジスタをオンする。
法は、半導体基板のウェル領域の上に複数のメモリセル
を行列状に配置してなるメモリセルアレイを有する不揮
発性半導体記憶装置の駆動方法であって、上記メモリセ
ルは、上記半導体基板のソース拡散層とドレイン拡散層
との間に、上記半導体基板の上に形成された第１のゲー
ト絶縁膜、該第１のゲート絶縁膜の上に形成された浮遊
ゲート電極、該浮遊ゲート電極の上に形成された電極間
絶縁膜、及び該電極間絶縁膜の上に形成された制御ゲー
ト電極を有するメモリトランジスタと、上記半導体基板
の上に形成された第２のゲート絶縁膜及び該第２のゲー
ト絶縁膜の上に形成された選択ゲート電極を有し、上記
メモリトランジスタとは離間して配置されたセレクトト
ランジスタと、上記メモリトランジスタとセレクトトラ
ンジスタとの間に位置する半導体基板内の領域に形成さ
れた中間拡散層とを設けて構成され、上記浮遊ゲート電
極から電子を除去する際と上記浮遊ゲート電極に電子を
注入する際には、上記メモリトランジスタの第１のゲー
ト絶縁膜の略全面を電子が通過するトンネル電流を用い
るとともに、上記複数のメモリセルのうち行方向に並ぶ
メモリセルの各メモリトランジスタの制御ゲート電極を
接続するメモリ・ワード線と、上記複数のメモリセルの
うち行方向に並ぶメモリセルの各セレクトトランジスタ
の選択ゲート電極を接続するセレクト・ワード線と、上
記複数のメモリセルのうち列方向に並ぶメモリセルの各
ソース拡散層を接続するソース線と、上記複数のメモリ
セルのうち列方向に並ぶメモリセルの各ドレイン拡散層
を接続するビット線とをさらに備え、所定のメモリセル
内のメモリトランジスタの浮遊ゲート電極に電子を注入
するときに、上記所定のメモリセル内のセレクトトラン
ジスタをオンする。
【００８０】
【００８１】
【００８２】
【００８３】
【００８４】
【００８５】
【００８６】
【００８７】
【００８８】
【００８９】
【００９０】
【００９１】
【００９２】
【００９３】
【００９４】
【００９５】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００９６】（第１の実施形態）
まず、第１の実施形態について説明する。これは、セレ
クトトランジスタをサイドウォールを利用したトランジ
スタではなく、独立して構成したトランジスタを用いる
手段を用いた実施形態である。
クトトランジスタをサイドウォールを利用したトランジ
スタではなく、独立して構成したトランジスタを用いる
手段を用いた実施形態である。
【００９７】図１は、第１の実施形態における不揮発性
半導体記憶装置のメモリセルのＹ方向断面（ゲート長方
向を含む断面，図４（ａ）参照）の構造を示す断面図で
ある。ただし、図４（ａ）では、見かけ上１つのメモリ
セル内に配置されるメモリトランジスタとセレクトトラ
ンジスタとは図中左右（Ｘ方向）に並んでいるように表
されているが、メモリトランジスタの制御ゲート電極と
平行なメモリ・ワード線Ｍ．Ｗ及びセレクトトランジス
タの選択ゲート電極と平行なセレクト・ワード線Ｓ．Ｗ
が図中左右に延びていることから、実際には両者は図の
縦方向（Ｙ方向）に並んで配置されていることがわか
る。同図において、１はＰ型半導体基板、２は深いＮ型
ウェル、３はＰ型ウェルである。そして、４はメモリト
ランジスタのゲート絶縁膜、５は第１ポリシリコン膜か
らなるメモリトランジスタの浮遊ゲート電極、６はメモ
リトランジスタの電極間絶縁膜、７は第２ポリシリコン
膜からなるメモリトランジスタの制御ゲート電極、８は
ドレイン拡散層、９はソース拡散層である。また、１１
は第１ポリシリコン膜からなるセレクトトランジスタの
ゲート絶縁膜、１３は第２ポリシリコン膜からなるセレ
クトトランジスタの選択ゲート電極、１６はセレクトト
ランジスタの電極間絶縁膜、１５はセレクトトランジス
タのダミー電極である。ただし、セレクトトランジスタ
の選択ゲート電極１４とダミー電極１５とは図示されて
いない部位で短絡されており、セレクトトランジスタ
は、一般的なＭＯＳトランジスタとして機能する。ま
た、１０はメモリトランジスタ−セレクトトランジスタ
間に位置する基板内に形成された中間拡散層である。
半導体記憶装置のメモリセルのＹ方向断面（ゲート長方
向を含む断面，図４（ａ）参照）の構造を示す断面図で
ある。ただし、図４（ａ）では、見かけ上１つのメモリ
セル内に配置されるメモリトランジスタとセレクトトラ
ンジスタとは図中左右（Ｘ方向）に並んでいるように表
されているが、メモリトランジスタの制御ゲート電極と
平行なメモリ・ワード線Ｍ．Ｗ及びセレクトトランジス
タの選択ゲート電極と平行なセレクト・ワード線Ｓ．Ｗ
が図中左右に延びていることから、実際には両者は図の
縦方向（Ｙ方向）に並んで配置されていることがわか
る。同図において、１はＰ型半導体基板、２は深いＮ型
ウェル、３はＰ型ウェルである。そして、４はメモリト
ランジスタのゲート絶縁膜、５は第１ポリシリコン膜か
らなるメモリトランジスタの浮遊ゲート電極、６はメモ
リトランジスタの電極間絶縁膜、７は第２ポリシリコン
膜からなるメモリトランジスタの制御ゲート電極、８は
ドレイン拡散層、９はソース拡散層である。また、１１
は第１ポリシリコン膜からなるセレクトトランジスタの
ゲート絶縁膜、１３は第２ポリシリコン膜からなるセレ
クトトランジスタの選択ゲート電極、１６はセレクトト
ランジスタの電極間絶縁膜、１５はセレクトトランジス
タのダミー電極である。ただし、セレクトトランジスタ
の選択ゲート電極１４とダミー電極１５とは図示されて
いない部位で短絡されており、セレクトトランジスタ
は、一般的なＭＯＳトランジスタとして機能する。ま
た、１０はメモリトランジスタ−セレクトトランジスタ
間に位置する基板内に形成された中間拡散層である。
【００９８】同図に示すように、第１の実施形態におけ
る不揮発性半導体記憶装置は、メモリセルが、同図の右
側に位置する通常のスタックゲート型のメモリトランジ
スタ（Ｍｅｍｏｒｙ Ｔｒ）と、同図の左側に位置する
セレクトトランジスタ（Ｓｅｌｅｃｔ Ｔｒ）とから構
成されている。また、ドレイン拡散層８はメモリトラン
ジスタ側に、ソース拡散層９はセレクトトランジスタ側
に配置されており、メモリトランジスタとセレクトトラ
ンジスタとの間には中間拡散層１０が設けられた構造と
なっている。
る不揮発性半導体記憶装置は、メモリセルが、同図の右
側に位置する通常のスタックゲート型のメモリトランジ
スタ（Ｍｅｍｏｒｙ Ｔｒ）と、同図の左側に位置する
セレクトトランジスタ（Ｓｅｌｅｃｔ Ｔｒ）とから構
成されている。また、ドレイン拡散層８はメモリトラン
ジスタ側に、ソース拡散層９はセレクトトランジスタ側
に配置されており、メモリトランジスタとセレクトトラ
ンジスタとの間には中間拡散層１０が設けられた構造と
なっている。
【００９９】なお、同図において、メモリトランジスタ
の浮遊ゲート電極５とセレクトトランジスタの選択ゲー
ト電極１３とが同じ第１ポリシリコン膜で構成され，メ
モリトランジスタの制御ゲート電極７とセレクトトラン
ジスタのダミー電極１５とが同じ第２ポリシリコン膜で
構成されているが、本発明は、必ずしもかかる実施形態
に限定されるものではない。例えば、セレクトトランジ
スタのダミー電極をなくし、選択ゲート電極１３のみの
通常の１層ポリシリコンゲート構造を用いてもよいが、
それよりも本実施形態に示す構造の方が共通の工程でゲ
ート形状を加工できるので、メモリセルサイズを小さく
することができる。
の浮遊ゲート電極５とセレクトトランジスタの選択ゲー
ト電極１３とが同じ第１ポリシリコン膜で構成され，メ
モリトランジスタの制御ゲート電極７とセレクトトラン
ジスタのダミー電極１５とが同じ第２ポリシリコン膜で
構成されているが、本発明は、必ずしもかかる実施形態
に限定されるものではない。例えば、セレクトトランジ
スタのダミー電極をなくし、選択ゲート電極１３のみの
通常の１層ポリシリコンゲート構造を用いてもよいが、
それよりも本実施形態に示す構造の方が共通の工程でゲ
ート形状を加工できるので、メモリセルサイズを小さく
することができる。
【０１００】さらに、メモリトランジスタとセレクトト
ランジスタのゲート絶縁膜４，１１は、同じ工程で形成
された同じ膜厚の絶縁膜を用い、それぞれのしきい値電
圧は同時注入された不純物の濃度によって制御され、ド
レイン拡散層８，ソース拡散層９及び中間拡散層１０は
同時注入された不純物によって形成されるので、不純物
濃度や深さがいずれも等しく対称的な構造となってい
る。このような構造を採ることにより、半導体装置を形
成するための工程を簡略化できる。ここで、メモリトラ
ンジスタとセレクトトランジスタのゲート絶縁膜４，１
１の膜厚は、メモリトランジスタがトンネル電流を利用
して書き込み，消去される必要があることから約８ｎｍ
に設定されている。なお、従来のドレイン側ＦＮ−ＦＮ
型Flash ＥＥＰＲＯＭでは、図２４に示すドレイン拡散
層１０８と浮遊ゲート電極１０５間のトンネル電流を発
生させるために、ドレイン拡散層１０８とソース拡散層
１０９は別工程において、不純物濃度や拡散深さが異な
るように非対称的に形成する必要があり、工程の簡略化
と微細化が困難であったが、本実施形態の構造ではかか
る不具合は生じない。
ランジスタのゲート絶縁膜４，１１は、同じ工程で形成
された同じ膜厚の絶縁膜を用い、それぞれのしきい値電
圧は同時注入された不純物の濃度によって制御され、ド
レイン拡散層８，ソース拡散層９及び中間拡散層１０は
同時注入された不純物によって形成されるので、不純物
濃度や深さがいずれも等しく対称的な構造となってい
る。このような構造を採ることにより、半導体装置を形
成するための工程を簡略化できる。ここで、メモリトラ
ンジスタとセレクトトランジスタのゲート絶縁膜４，１
１の膜厚は、メモリトランジスタがトンネル電流を利用
して書き込み，消去される必要があることから約８ｎｍ
に設定されている。なお、従来のドレイン側ＦＮ−ＦＮ
型Flash ＥＥＰＲＯＭでは、図２４に示すドレイン拡散
層１０８と浮遊ゲート電極１０５間のトンネル電流を発
生させるために、ドレイン拡散層１０８とソース拡散層
１０９は別工程において、不純物濃度や拡散深さが異な
るように非対称的に形成する必要があり、工程の簡略化
と微細化が困難であったが、本実施形態の構造ではかか
る不具合は生じない。
【０１０１】図２は、第１の実施形態における不揮発性
半導体記憶装置のメモリトランジスタ部のＸ方向断面
（ゲート幅方向を含む断面，図４（ａ）参照）の構造を
示す断面図である。同図において、１４は素子分離絶縁
膜である。同図に示されているように、メモリトランジ
スタの浮遊ゲート電極５は、素子分離絶縁膜１４上で各
メモリトランジスタ毎に分離されている。
半導体記憶装置のメモリトランジスタ部のＸ方向断面
（ゲート幅方向を含む断面，図４（ａ）参照）の構造を
示す断面図である。同図において、１４は素子分離絶縁
膜である。同図に示されているように、メモリトランジ
スタの浮遊ゲート電極５は、素子分離絶縁膜１４上で各
メモリトランジスタ毎に分離されている。
【０１０２】図３は、第１の実施形態における不揮発性
半導体記憶装置のセレクトトランジスタ部のＸ方向断面
の構造を示す断面図である。同図に示すように、選択ゲ
ート電極１３はＸ方向に相隣接する各セレクトトランジ
スタ間で連続しており、一定の長さ毎に、素子分離絶縁
膜１４上で金属配線２０などを用いてダミー電極１５と
電気的に短絡されている。
半導体記憶装置のセレクトトランジスタ部のＸ方向断面
の構造を示す断面図である。同図に示すように、選択ゲ
ート電極１３はＸ方向に相隣接する各セレクトトランジ
スタ間で連続しており、一定の長さ毎に、素子分離絶縁
膜１４上で金属配線２０などを用いてダミー電極１５と
電気的に短絡されている。
【０１０３】図４（ａ），（ｂ）は、本実施形態におけ
る不揮発性半導体記憶装置のメモリセルを一括して消去
する際の電圧の印加状態を示す電気回路図及びそのとき
の電子の移動状態を示す断面図である。なお、本実施形
態は、電源電圧１．５Ｖにおける動作を想定して記述し
ている。
る不揮発性半導体記憶装置のメモリセルを一括して消去
する際の電圧の印加状態を示す電気回路図及びそのとき
の電子の移動状態を示す断面図である。なお、本実施形
態は、電源電圧１．５Ｖにおける動作を想定して記述し
ている。
【０１０４】まず、図４（ａ）を参照しながら、本実施
形態における不揮発性半導体記憶装置のアレイ構造につ
いて説明する。同図に示すように、メモリ・ワード線
（Ｍ．Ｗ−０，１，２）は、Ｘ方向に並んでいるメモリ
トランジスタの制御ゲート電極７を接続しており、セレ
クト・ワード線（Ｓ．Ｗ−０，１，２）は、Ｘ方向に並
んでいるセレクトトランジスタの選択ゲート電極１３を
接続しており、ソース線（Ｓ−０，１，２）は、Ｘ方向
に並んでいるメモリセルのソース拡散層９を接続してお
り、ビット線（Ｂ−０，１，２）は、Ｙ方向に並んでい
るメモリセルのドレイン拡散層８を接続している。
形態における不揮発性半導体記憶装置のアレイ構造につ
いて説明する。同図に示すように、メモリ・ワード線
（Ｍ．Ｗ−０，１，２）は、Ｘ方向に並んでいるメモリ
トランジスタの制御ゲート電極７を接続しており、セレ
クト・ワード線（Ｓ．Ｗ−０，１，２）は、Ｘ方向に並
んでいるセレクトトランジスタの選択ゲート電極１３を
接続しており、ソース線（Ｓ−０，１，２）は、Ｘ方向
に並んでいるメモリセルのソース拡散層９を接続してお
り、ビット線（Ｂ−０，１，２）は、Ｙ方向に並んでい
るメモリセルのドレイン拡散層８を接続している。
【０１０５】このように、メモリセルのワード線（メモ
リ・ワード線とセレクト・ワード線）に対して、ソース
線は平行に、ビット線は直交するように配置されてい
る。
リ・ワード線とセレクト・ワード線）に対して、ソース
線は平行に、ビット線は直交するように配置されてい
る。
【０１０６】次に、消去方法について説明する。図４
（ａ）には、図示されている９個のメモリセルを１括し
て消去する際の電圧の印加状態が示されている。同図に
示すように、メモリ・ワード線（Ｍ．Ｗ−０，１，２）
に−８Ｖの電圧を、Ｐ型ウェル（ＰＷ）に＋５Ｖの電圧
を、セレクト・ワード線（Ｓ．Ｗ−０，１，２）に１．
５Ｖの電圧をそれぞれ印加する。以上の設定により、全
メモリトランジスタの制御ゲート電極７とチャネル表面
との間の電位差が１３Ｖとなるため、図４（ｂ）に示す
ように、メモリトランジスタの浮遊ゲート電極５とメモ
リトランジスタのチャネル表面との間の全領域にトンネ
ル電流が流れて、浮遊ゲート電極５中の電子が除去され
る。このとき、メモリトランジスタのしきい値電圧は約
−１．５Ｖとなる。
（ａ）には、図示されている９個のメモリセルを１括し
て消去する際の電圧の印加状態が示されている。同図に
示すように、メモリ・ワード線（Ｍ．Ｗ−０，１，２）
に−８Ｖの電圧を、Ｐ型ウェル（ＰＷ）に＋５Ｖの電圧
を、セレクト・ワード線（Ｓ．Ｗ−０，１，２）に１．
５Ｖの電圧をそれぞれ印加する。以上の設定により、全
メモリトランジスタの制御ゲート電極７とチャネル表面
との間の電位差が１３Ｖとなるため、図４（ｂ）に示す
ように、メモリトランジスタの浮遊ゲート電極５とメモ
リトランジスタのチャネル表面との間の全領域にトンネ
ル電流が流れて、浮遊ゲート電極５中の電子が除去され
る。このとき、メモリトランジスタのしきい値電圧は約
−１．５Ｖとなる。
【０１０７】なお、セレクトトランジスタのしきい値電
圧は約０．６Ｖに設定している。さらに、セレクト・ワ
ード線（Ｓ．Ｗ−０，１，２）の電位は、電源電圧であ
る１．５Ｖに設定しているが、これは、セレクトトラン
ジスタのゲート絶縁膜１１（厚みが約８ｎｍ）にかかる
電界を緩和するためである。このような電圧の印加方法
により、セレクトトランジスタのゲート絶縁膜１１に加
わる電界が４．４ＭＶ／ｃｍとなり、信頼性保証の一般
的基準である５ＭＶ／ｃｍ以下になる。よって、ゲート
絶縁膜１１の劣化に起因する信頼性の悪化を確実に防止
することができる。
圧は約０．６Ｖに設定している。さらに、セレクト・ワ
ード線（Ｓ．Ｗ−０，１，２）の電位は、電源電圧であ
る１．５Ｖに設定しているが、これは、セレクトトラン
ジスタのゲート絶縁膜１１（厚みが約８ｎｍ）にかかる
電界を緩和するためである。このような電圧の印加方法
により、セレクトトランジスタのゲート絶縁膜１１に加
わる電界が４．４ＭＶ／ｃｍとなり、信頼性保証の一般
的基準である５ＭＶ／ｃｍ以下になる。よって、ゲート
絶縁膜１１の劣化に起因する信頼性の悪化を確実に防止
することができる。
【０１０８】なお、ソース線（Ｓ−０，１，２）とビッ
ト線（Ｂ−０，１，２）には、Ｐ型ウェル３と同電位を
印加してもよい。
ト線（Ｂ−０，１，２）には、Ｐ型ウェル３と同電位を
印加してもよい。
【０１０９】また、メモリ・ワード線（Ｍ．Ｗ−０，
１，２）に０Ｖ（接地電位）の電圧を、Ｐ型ウェル（Ｐ
Ｗ）に＋１３Ｖの電圧をそれぞれ印加しても良い。その
場合には、負電圧を使用しないため周辺回路が単純にな
る利点を有するが、正電圧の絶対値が大きくなる（５Ｖ
→１３Ｖ）ため、トランジスタの高耐圧化が必要になる
という不利益もある。
１，２）に０Ｖ（接地電位）の電圧を、Ｐ型ウェル（Ｐ
Ｗ）に＋１３Ｖの電圧をそれぞれ印加しても良い。その
場合には、負電圧を使用しないため周辺回路が単純にな
る利点を有するが、正電圧の絶対値が大きくなる（５Ｖ
→１３Ｖ）ため、トランジスタの高耐圧化が必要になる
という不利益もある。
【０１１０】次に、書込み方法について説明する。図５
（ａ），（ｂ）は、本実施形態における不揮発性半導体
記憶装置における中央のメモリセルを１つだけ選択して
書込む際の電圧印加状態を示す電気回路図及びそのとき
の電子の移動状態を示す断面図である。図５（ａ）に示
すように、選択メモリセルの制御ゲート電極につながる
メモリ・ワード線（Ｍ．Ｗ−１）に＋９Ｖの電圧を、選
択メモリセルの選択ゲート電極につながるセレクト・ワ
ード線（Ｓ．Ｗ−１）に−３．５Ｖの電圧を、選択メモ
リセルのドレイン拡散層につながるビット線（Ｂ−１）
に−３．５Ｖの電圧を、Ｐ型ウェル（ＰＷ）に−３．５
Ｖの電圧をそれぞれ印加する。この電圧の設定により、
選択メモリセルのメモリトランジスタの制御ゲート電極
７とチャネル表面との間の電位差が１２．５Ｖとなるた
め、図５（ｂ）に示すように、メモリトランジスタの浮
遊ゲート電極５とメモリトランジスタのチャネル表面と
の間の全領域にトンネル電流が流れて、浮遊ゲート電極
５中へ電子が注入される。このとき、メモリトランジス
タのしきい値電圧は約１Ｖとなる。
（ａ），（ｂ）は、本実施形態における不揮発性半導体
記憶装置における中央のメモリセルを１つだけ選択して
書込む際の電圧印加状態を示す電気回路図及びそのとき
の電子の移動状態を示す断面図である。図５（ａ）に示
すように、選択メモリセルの制御ゲート電極につながる
メモリ・ワード線（Ｍ．Ｗ−１）に＋９Ｖの電圧を、選
択メモリセルの選択ゲート電極につながるセレクト・ワ
ード線（Ｓ．Ｗ−１）に−３．５Ｖの電圧を、選択メモ
リセルのドレイン拡散層につながるビット線（Ｂ−１）
に−３．５Ｖの電圧を、Ｐ型ウェル（ＰＷ）に−３．５
Ｖの電圧をそれぞれ印加する。この電圧の設定により、
選択メモリセルのメモリトランジスタの制御ゲート電極
７とチャネル表面との間の電位差が１２．５Ｖとなるた
め、図５（ｂ）に示すように、メモリトランジスタの浮
遊ゲート電極５とメモリトランジスタのチャネル表面と
の間の全領域にトンネル電流が流れて、浮遊ゲート電極
５中へ電子が注入される。このとき、メモリトランジス
タのしきい値電圧は約１Ｖとなる。
【０１１１】さらに、非選択メモリセルの誤書込みを防
止するために、他のメモリ・ワード線（Ｍ．Ｗ−０，
２）に０Ｖの電圧を、他のセレクト・ワード線（Ｓ．Ｗ
−０，２）に−３．５Ｖの電圧を、他のビット線（Ｂ−
０，２）に１．５Ｖの電圧をそれぞれ印加する。以上の
設定により、非選択メモリセルのメモリトランジスタの
制御ゲート電極７とチャネル表面との間の電位差を最大
７．５Ｖに抑えることができ、非選択メモリセルの誤書
込みを防止できる。ここで、全てのセレクト・ワード線
（Ｓ．Ｗ−０，１，２）に−３．５Ｖの電圧を印加して
いるのは、全てのセレクト・トランジスタをオフ状態に
する必要があるためであり、その理由は、従来例で説明
したごとく誤書き込みを防止するためである。
止するために、他のメモリ・ワード線（Ｍ．Ｗ−０，
２）に０Ｖの電圧を、他のセレクト・ワード線（Ｓ．Ｗ
−０，２）に−３．５Ｖの電圧を、他のビット線（Ｂ−
０，２）に１．５Ｖの電圧をそれぞれ印加する。以上の
設定により、非選択メモリセルのメモリトランジスタの
制御ゲート電極７とチャネル表面との間の電位差を最大
７．５Ｖに抑えることができ、非選択メモリセルの誤書
込みを防止できる。ここで、全てのセレクト・ワード線
（Ｓ．Ｗ−０，１，２）に−３．５Ｖの電圧を印加して
いるのは、全てのセレクト・トランジスタをオフ状態に
する必要があるためであり、その理由は、従来例で説明
したごとく誤書き込みを防止するためである。
【０１１２】なお、メモリセルのメモリ・ワード線
（Ｍ．Ｗ−１）に＋１２．５Ｖの電圧、セレクト・ワー
ド線（Ｓ．Ｗ−１）に０Ｖの電圧、ビット線（Ｂ−１）
に０Ｖの電圧、Ｐ型ウェル（ＰＷ）に０Ｖの電圧をそれ
ぞれ印加し、負電圧を使用しない書込方法も可能であ
る。この場合、非選択メモリセルの誤書込みを防止する
ためには、メモリ・ワード線（Ｍ．Ｗ−０，２）に０Ｖ
の電圧、セレクト・ワード線（Ｓ．Ｗ−０，２）に０Ｖ
の電圧、ビット線（Ｂ−０，２）に５．０Ｖの電圧を印
加すれば良い。
（Ｍ．Ｗ−１）に＋１２．５Ｖの電圧、セレクト・ワー
ド線（Ｓ．Ｗ−１）に０Ｖの電圧、ビット線（Ｂ−１）
に０Ｖの電圧、Ｐ型ウェル（ＰＷ）に０Ｖの電圧をそれ
ぞれ印加し、負電圧を使用しない書込方法も可能であ
る。この場合、非選択メモリセルの誤書込みを防止する
ためには、メモリ・ワード線（Ｍ．Ｗ−０，２）に０Ｖ
の電圧、セレクト・ワード線（Ｓ．Ｗ−０，２）に０Ｖ
の電圧、ビット線（Ｂ−０，２）に５．０Ｖの電圧を印
加すれば良い。
【０１１３】なお、第１の実施形態において、セレクト
トランジスタの選択ゲート電極１３のゲート長は、約５
Ｖのソース・ドレイン間耐圧を確保するために、約０．
５μｍに設定されている。本実施形態の選択ゲート１３
は、図２８に示す従来の不揮発性半導体記憶装置のごと
くサイドウォールによって構成されていないので、その
ゲート長を自由に設定できる。また、セレクトトランジ
スタとメモリトランジスタとの間の間隔は、最小加工ル
ール程度（例えば、０．３μｍ）離れており、図２８に
示す従来の不揮発性半導体記憶装置で問題となる横方向
電極間絶縁膜１１２の信頼性の悪化という問題は生じな
い。
トランジスタの選択ゲート電極１３のゲート長は、約５
Ｖのソース・ドレイン間耐圧を確保するために、約０．
５μｍに設定されている。本実施形態の選択ゲート１３
は、図２８に示す従来の不揮発性半導体記憶装置のごと
くサイドウォールによって構成されていないので、その
ゲート長を自由に設定できる。また、セレクトトランジ
スタとメモリトランジスタとの間の間隔は、最小加工ル
ール程度（例えば、０．３μｍ）離れており、図２８に
示す従来の不揮発性半導体記憶装置で問題となる横方向
電極間絶縁膜１１２の信頼性の悪化という問題は生じな
い。
【０１１４】次に、読み出し方法について説明する。図
６（ａ），（ｂ）は、本実施形態における不揮発性半導
体記憶装置の中央のメモリセルを１つだけ選択して読み
出す際の電圧の印加状態を示す電気回路図及びそのとき
の電子の移動状態を示す断面図である。図６（ａ）に示
すように、全てのメモリセルのメモリ・ワード線（Ｍ．
Ｗ−０，１，２）に０Ｖの電圧を印加し、選択メモリセ
ルにつながるセレクト・ワード線（Ｓ．Ｗ−１）に１．
５Ｖの電圧を他のセレクト・ワード線（Ｓ．Ｗ−０，
２）に０Ｖの電圧をそれぞれ印加し、選択メモリセルに
つながるビット線（Ｂ−１）に１Ｖの電圧を印加しかつ
他のビット線（Ｂ−０，２）をオープンにして、Ｐ型ウ
ェル（ＰＷ）に０Ｖの電圧を印加する。以上の電圧設定
により、選択メモリセルのメモリトランジスタが消去状
態（ＶＴ＝−２Ｖ）にある場合は、図６（ｂ）に示すよ
うに電子が移動して電流が流れ、選択メモリセルのメモ
リトランジスタが書込み状態（ＶＴ＝１Ｖ）にある場合
は、電流が流れないので、記憶状態を判定できる。
６（ａ），（ｂ）は、本実施形態における不揮発性半導
体記憶装置の中央のメモリセルを１つだけ選択して読み
出す際の電圧の印加状態を示す電気回路図及びそのとき
の電子の移動状態を示す断面図である。図６（ａ）に示
すように、全てのメモリセルのメモリ・ワード線（Ｍ．
Ｗ−０，１，２）に０Ｖの電圧を印加し、選択メモリセ
ルにつながるセレクト・ワード線（Ｓ．Ｗ−１）に１．
５Ｖの電圧を他のセレクト・ワード線（Ｓ．Ｗ−０，
２）に０Ｖの電圧をそれぞれ印加し、選択メモリセルに
つながるビット線（Ｂ−１）に１Ｖの電圧を印加しかつ
他のビット線（Ｂ−０，２）をオープンにして、Ｐ型ウ
ェル（ＰＷ）に０Ｖの電圧を印加する。以上の電圧設定
により、選択メモリセルのメモリトランジスタが消去状
態（ＶＴ＝−２Ｖ）にある場合は、図６（ｂ）に示すよ
うに電子が移動して電流が流れ、選択メモリセルのメモ
リトランジスタが書込み状態（ＶＴ＝１Ｖ）にある場合
は、電流が流れないので、記憶状態を判定できる。
【０１１５】このように、本実施形態の読み出し方法で
は、読み出し時に選択メモリセルの選択ゲート電極１３
につながるセレクト・ワード線の電圧を制御すること
で、メモリ・ワード線を選択する必要がない方法を用い
ている。メモリ・ワード線のデコーダの構成は高電圧の
正負電圧を駆動するために複雑であるが、セレクト・ワ
ード線のデコーダの構成は簡素であるので、このような
読み出し方法は、書き込みや消去よりもはるかに高速動
作が要求される読み出しの高速化に有利である。また、
読み出し時のゲート・リード・ディスターブを軽減でき
る利点も有する。ここで、ゲート・リード・ディスター
ブとは、制御ゲート電極に印加される読み出しゲート電
圧により、メモリセルに誤書き込み／誤消去が生じる現
象である。
は、読み出し時に選択メモリセルの選択ゲート電極１３
につながるセレクト・ワード線の電圧を制御すること
で、メモリ・ワード線を選択する必要がない方法を用い
ている。メモリ・ワード線のデコーダの構成は高電圧の
正負電圧を駆動するために複雑であるが、セレクト・ワ
ード線のデコーダの構成は簡素であるので、このような
読み出し方法は、書き込みや消去よりもはるかに高速動
作が要求される読み出しの高速化に有利である。また、
読み出し時のゲート・リード・ディスターブを軽減でき
る利点も有する。ここで、ゲート・リード・ディスター
ブとは、制御ゲート電極に印加される読み出しゲート電
圧により、メモリセルに誤書き込み／誤消去が生じる現
象である。
【０１１６】なお、全てのメモリセルのワード線にメモ
リセルのしきい値電圧以下の正電圧を印加してもよい
し、選択メモリセルのメモリワード線のみにメモリセル
のしきい値電圧以下の正電圧を印加しもよいが、上記本
実施形態の方法が最も簡便である。
リセルのしきい値電圧以下の正電圧を印加してもよい
し、選択メモリセルのメモリワード線のみにメモリセル
のしきい値電圧以下の正電圧を印加しもよいが、上記本
実施形態の方法が最も簡便である。
【０１１７】以上のように、本実施形態では、図２８に
示す従来の不揮発性半導体記憶装置がドレイン側ＦＮ−
ＦＮ型Flash ＥＥＰＲＯＭに対する利点をそのまま有し
ている。
示す従来の不揮発性半導体記憶装置がドレイン側ＦＮ−
ＦＮ型Flash ＥＥＰＲＯＭに対する利点をそのまま有し
ている。
【０１１８】１．信頼性の向上
２．書込み、消去時の低消費電力化
３．読み出し時電源電圧の低電圧化
しかも、図２８に示す従来の不揮発性半導体記憶装置に
おいて生じる以下の２つの不具合を解消することができ
る。
おいて生じる以下の２つの不具合を解消することができ
る。
【０１１９】１．横方向電極間絶縁膜の信頼性の悪化
２．サイドウォールで形成された選択ゲート電極を有す
るセレクトトランジスタの耐圧の不足 これにより、本実施形態の不揮発性半導体記憶装置は、
良好な特性を発揮しながら極めて実現性の高い構造を有
するものである。
るセレクトトランジスタの耐圧の不足 これにより、本実施形態の不揮発性半導体記憶装置は、
良好な特性を発揮しながら極めて実現性の高い構造を有
するものである。
【０１２０】なお、上記第１の実施形態の不揮発性半導
体記憶装置では、図２８に示す不揮発性半導体記憶装置
における実現性を阻害している第２の課題を解決するた
めに、セレクトトランジスタの選択ゲート電極のゲート
長を０．２μｍ以上にする必要があり、微細化には不利
益な一面がある。しかし、実際上、０．３５μｍ程度の
デザインルールで行なわれる製造プロセスに適用する場
合には、面積増加の影響は少ない。従来、Flash ＥＥＰ
ＲＯＭにおいては、占有面積を低減する目的からメモリ
トランジスタのみだけの１トランジスタが主流である。
また、セレクトトランジスタを設ける場合も、図２８に
示すように、サイドウォール型選択ゲート電極を備える
ことで、占有面積をできるだけ小さくするようにしてい
る。しかし、汎用のFlash ＥＥＰＲＯＭはともかくマイ
コン用のものなど種類によっては占有面積の低減よりも
むしろ低電圧化や信頼性の向上やマイコン用半導体プロ
セスとの整合性を優先すべき場合があり、本実施形態の
不揮発性半導体記憶装置は係る用途に特に適していると
いえる。
体記憶装置では、図２８に示す不揮発性半導体記憶装置
における実現性を阻害している第２の課題を解決するた
めに、セレクトトランジスタの選択ゲート電極のゲート
長を０．２μｍ以上にする必要があり、微細化には不利
益な一面がある。しかし、実際上、０．３５μｍ程度の
デザインルールで行なわれる製造プロセスに適用する場
合には、面積増加の影響は少ない。従来、Flash ＥＥＰ
ＲＯＭにおいては、占有面積を低減する目的からメモリ
トランジスタのみだけの１トランジスタが主流である。
また、セレクトトランジスタを設ける場合も、図２８に
示すように、サイドウォール型選択ゲート電極を備える
ことで、占有面積をできるだけ小さくするようにしてい
る。しかし、汎用のFlash ＥＥＰＲＯＭはともかくマイ
コン用のものなど種類によっては占有面積の低減よりも
むしろ低電圧化や信頼性の向上やマイコン用半導体プロ
セスとの整合性を優先すべき場合があり、本実施形態の
不揮発性半導体記憶装置は係る用途に特に適していると
いえる。
【０１２１】（第２の実施形態）
次に、第２の実施形態について説明する。本実施形態に
おける不揮発性半導体記憶装置は、ソース線をビット線
毎に独立して設け、ビット線に平行（ワード線に直交）
に配置する手段を用いたものである。
おける不揮発性半導体記憶装置は、ソース線をビット線
毎に独立して設け、ビット線に平行（ワード線に直交）
に配置する手段を用いたものである。
【０１２２】本実施形態における不揮発性半導体記憶装
置のメモリトランジスタ及びセレクトトランジスタの構
造は、上記第１の実施形態と同じであるので、図示及び
説明を省略する。
置のメモリトランジスタ及びセレクトトランジスタの構
造は、上記第１の実施形態と同じであるので、図示及び
説明を省略する。
【０１２３】図７は、本実施形態における不揮発性半導
体記憶装置の消去時における電圧の印加状態を示す電気
回路図である。なお、本実施形態は、電源電圧１．５Ｖ
における動作を想定して記述している。
体記憶装置の消去時における電圧の印加状態を示す電気
回路図である。なお、本実施形態は、電源電圧１．５Ｖ
における動作を想定して記述している。
【０１２４】まず、図７を参照しながら、本実施形態に
おける不揮発性半導体記憶装置のアレイ構造について説
明する。同図に示すように、メモリ・ワード線（Ｍ．Ｗ
−０，１，２）は、Ｘ方向に並んでいるメモリトランジ
スタの制御ゲート電極７を接続しており、セレクト・ワ
ード線（Ｓ．Ｗ−０，１，２）は、Ｘ方向に並んでいる
セレクトトランジスタの選択ゲート電極１３を接続して
おり、ソース線（Ｓ−０，１，２）は、Ｙ方向に並んで
いるメモリセルのソース拡散層９を接続しており、ビッ
ト線（Ｂ−０，１，２）は、Ｙ方向に並んでいるメモリ
セルのドレイン拡散層８を接続している。
おける不揮発性半導体記憶装置のアレイ構造について説
明する。同図に示すように、メモリ・ワード線（Ｍ．Ｗ
−０，１，２）は、Ｘ方向に並んでいるメモリトランジ
スタの制御ゲート電極７を接続しており、セレクト・ワ
ード線（Ｓ．Ｗ−０，１，２）は、Ｘ方向に並んでいる
セレクトトランジスタの選択ゲート電極１３を接続して
おり、ソース線（Ｓ−０，１，２）は、Ｙ方向に並んで
いるメモリセルのソース拡散層９を接続しており、ビッ
ト線（Ｂ−０，１，２）は、Ｙ方向に並んでいるメモリ
セルのドレイン拡散層８を接続している。
【０１２５】このように、本実施形態のアレイ構造にお
いては、メモリセルのワード線（メモリ・ワード線
（Ｍ．Ｗ−０，１，２）とセレクト・ワード線（Ｓ．Ｗ
−０，１，２））に対して、ビット線（Ｂ−０，１，
２）だけでなくソース線（Ｓ−０，１，２）も直交する
ように配置されている点が上記第１の実施形態と異なる
点である。つまり、Ｘ方向に相隣接しているメモリセル
間では、ソース線（Ｓ−０，１，２）は電気的に独立し
て設けられている。
いては、メモリセルのワード線（メモリ・ワード線
（Ｍ．Ｗ−０，１，２）とセレクト・ワード線（Ｓ．Ｗ
−０，１，２））に対して、ビット線（Ｂ−０，１，
２）だけでなくソース線（Ｓ−０，１，２）も直交する
ように配置されている点が上記第１の実施形態と異なる
点である。つまり、Ｘ方向に相隣接しているメモリセル
間では、ソース線（Ｓ−０，１，２）は電気的に独立し
て設けられている。
【０１２６】次に、本実施形態における不揮発性半導体
記憶装置の消去方法について説明する。図７には、図示
されている９個のメモリセルを一括して消去する際の電
圧の印加状態が示されている。同図に示すように、全て
のメモリ・ワード線（Ｍ．Ｗ−０，１，２）に−８Ｖの
電圧を印加し、全てのセレクト・ワード線（Ｓ．Ｗ−
０，１，２）に１．５Ｖの電圧を印加し、全てのビット
線（Ｂ−０，１，２）及びソース線（Ｓ−０，１，２）
をオープンにして、Ｐ型ウェル（ＰＷ）に＋５Ｖの電圧
をそれぞれ印加する。このときの消去動作は、既に説明
した第１の実施形態における消去動作と同様であり（図
４（ｂ）参照）、詳細な説明は省略する。
記憶装置の消去方法について説明する。図７には、図示
されている９個のメモリセルを一括して消去する際の電
圧の印加状態が示されている。同図に示すように、全て
のメモリ・ワード線（Ｍ．Ｗ−０，１，２）に−８Ｖの
電圧を印加し、全てのセレクト・ワード線（Ｓ．Ｗ−
０，１，２）に１．５Ｖの電圧を印加し、全てのビット
線（Ｂ−０，１，２）及びソース線（Ｓ−０，１，２）
をオープンにして、Ｐ型ウェル（ＰＷ）に＋５Ｖの電圧
をそれぞれ印加する。このときの消去動作は、既に説明
した第１の実施形態における消去動作と同様であり（図
４（ｂ）参照）、詳細な説明は省略する。
【０１２７】次に、本実施形態における不揮発性半導体
記憶装置の書込み方法について説明する。図８は、中央
のメモリセルを１つだけ選択して書込む際の電圧の印加
状態を示す電気回路図である。同図に示すように、選択
メモリセルの制御ゲート電極につながるメモリ・ワード
線（Ｍ．Ｗ−１）に＋９Ｖの電圧を、選択メモリセルの
選択ゲート電極につながるセレクト・ワード線（Ｓ．Ｗ
−１）に０Ｖの電圧を、選択メモリセルのドレイン拡散
層につながるビット線（Ｂ−１）に−３．５Ｖの電圧
を、Ｐ型ウェル（ＰＷ）に−３．５Ｖの電圧を印加す
る。以上の設定により、選択したメモリトランジスタの
制御ゲート電極７とチャネル表面との間の電位差が１
２．５Ｖとなるため、図４（ｂ）に示すと同様に、メモ
リトランジスタの浮遊ゲート電極５とメモリトランジス
タのチャネル表面との間の全領域にトンネル電流が流
れ、浮遊ゲート電極５中へ電子が注入される。このと
き、メモリトランジスタのしきい値電圧は約１Ｖとな
る。
記憶装置の書込み方法について説明する。図８は、中央
のメモリセルを１つだけ選択して書込む際の電圧の印加
状態を示す電気回路図である。同図に示すように、選択
メモリセルの制御ゲート電極につながるメモリ・ワード
線（Ｍ．Ｗ−１）に＋９Ｖの電圧を、選択メモリセルの
選択ゲート電極につながるセレクト・ワード線（Ｓ．Ｗ
−１）に０Ｖの電圧を、選択メモリセルのドレイン拡散
層につながるビット線（Ｂ−１）に−３．５Ｖの電圧
を、Ｐ型ウェル（ＰＷ）に−３．５Ｖの電圧を印加す
る。以上の設定により、選択したメモリトランジスタの
制御ゲート電極７とチャネル表面との間の電位差が１
２．５Ｖとなるため、図４（ｂ）に示すと同様に、メモ
リトランジスタの浮遊ゲート電極５とメモリトランジス
タのチャネル表面との間の全領域にトンネル電流が流
れ、浮遊ゲート電極５中へ電子が注入される。このと
き、メモリトランジスタのしきい値電圧は約１Ｖとな
る。
【０１２８】さらに、非選択メモリセルの誤書込みを防
止するために、他のメモリ・ワード線（Ｍ．Ｗ−０，
２）に０Ｖの電圧を、他のビット線（Ｂ−０，２）に
１．５Ｖの電圧をそれぞれ印加する。以上の設定によ
り、非選択メモリセルのメモリトランジスタの制御ゲー
ト電極７とチャネル表面間の電位差を、最大７．５Ｖに
抑えることができ、非選択メモリセルの誤書込みを防止
できる。
止するために、他のメモリ・ワード線（Ｍ．Ｗ−０，
２）に０Ｖの電圧を、他のビット線（Ｂ−０，２）に
１．５Ｖの電圧をそれぞれ印加する。以上の設定によ
り、非選択メモリセルのメモリトランジスタの制御ゲー
ト電極７とチャネル表面間の電位差を、最大７．５Ｖに
抑えることができ、非選択メモリセルの誤書込みを防止
できる。
【０１２９】ここで、セレクトトランジスタは、上記第
１の実施形態と異なり、オフ状態にする必要がない。そ
の理由は、ソース線がビット線と平行に、各ビット線毎
に電気的に独立に設けられているため、ソース線を介し
たビット線間リークが発生しないためである。
１の実施形態と異なり、オフ状態にする必要がない。そ
の理由は、ソース線がビット線と平行に、各ビット線毎
に電気的に独立に設けられているため、ソース線を介し
たビット線間リークが発生しないためである。
【０１３０】なお、同図に示すように、全てのセレクト
・ワード線（Ｓ．Ｗ−０，１，２）に０Ｖの電圧を印加
しているのは、セレクトトランジスタのゲート絶縁膜
（約８ｎｍ）にかかる電界を緩和するためであり、別の
値でも良い。
・ワード線（Ｓ．Ｗ−０，１，２）に０Ｖの電圧を印加
しているのは、セレクトトランジスタのゲート絶縁膜
（約８ｎｍ）にかかる電界を緩和するためであり、別の
値でも良い。
【０１３１】次に、本実施形態における不揮発性半導体
記憶装置の読み出し方法について説明する。図９は、中
央のメモリセルを１つだけ選択して読み出す際の電圧の
印加状態を示す電気回路図である。同図に示すように、
全てのメモリセルのメモリ・ワード線（Ｍ．Ｗ−０，
１，２）に０Ｖの電圧を、選択メモリセルの選択ゲート
電極につながるセレクト・ワード線（Ｓ．Ｗ−１）に
１．５Ｖの電圧を他のセレクト・ワード線（Ｓ．Ｗ−
１，２）に０Ｖの電圧を、選択メモリセルのドレイン拡
散層につながるビット線（Ｂ−１）に１Ｖの電圧を印加
しかつ他のビット線（Ｂ−０，２）をオープンにし、Ｐ
型ウェル（ＰＷ）に０Ｖの電圧を印加する。このときの
読み出し動作は、既に説明した第１の実施形態における
読み出し動作と同様であり（図５（ｂ）参照）、詳細な
説明は省略する。
記憶装置の読み出し方法について説明する。図９は、中
央のメモリセルを１つだけ選択して読み出す際の電圧の
印加状態を示す電気回路図である。同図に示すように、
全てのメモリセルのメモリ・ワード線（Ｍ．Ｗ−０，
１，２）に０Ｖの電圧を、選択メモリセルの選択ゲート
電極につながるセレクト・ワード線（Ｓ．Ｗ−１）に
１．５Ｖの電圧を他のセレクト・ワード線（Ｓ．Ｗ−
１，２）に０Ｖの電圧を、選択メモリセルのドレイン拡
散層につながるビット線（Ｂ−１）に１Ｖの電圧を印加
しかつ他のビット線（Ｂ−０，２）をオープンにし、Ｐ
型ウェル（ＰＷ）に０Ｖの電圧を印加する。このときの
読み出し動作は、既に説明した第１の実施形態における
読み出し動作と同様であり（図５（ｂ）参照）、詳細な
説明は省略する。
【０１３２】本実施形態における不揮発性半導体記憶装
置の駆動方法によると、セレクト・ワード線に印加され
る電圧は、消去、書込み、読み出しともに０Ｖから１．
５Ｖの間であるので、セレクト・ワード線を制御するデ
コーダを、電源電圧（１．５Ｖ）程度の耐圧を有する微
細なトランジスタで構成することも可能である。よっ
て、セレクト・ワード線を制御するデコーダ面積の縮小
および高速動作化に有利である。
置の駆動方法によると、セレクト・ワード線に印加され
る電圧は、消去、書込み、読み出しともに０Ｖから１．
５Ｖの間であるので、セレクト・ワード線を制御するデ
コーダを、電源電圧（１．５Ｖ）程度の耐圧を有する微
細なトランジスタで構成することも可能である。よっ
て、セレクト・ワード線を制御するデコーダ面積の縮小
および高速動作化に有利である。
【０１３３】なお、上記第２の実施形態では、負電圧を
使用する方法のみ説明したが、上記第１の実施形態で説
明したのと同様に、負電圧を使用しない駆動方法も可能
である。
使用する方法のみ説明したが、上記第１の実施形態で説
明したのと同様に、負電圧を使用しない駆動方法も可能
である。
【０１３４】以上のように、本実施形態では、図２８に
示す従来の不揮発性半導体記憶装置がドレイン側ＦＮ−
ＦＮ型Flash ＥＥＰＲＯＭに対する利点をそのまま有し
ている。
示す従来の不揮発性半導体記憶装置がドレイン側ＦＮ−
ＦＮ型Flash ＥＥＰＲＯＭに対する利点をそのまま有し
ている。
【０１３５】１．信頼性の向上
２．書込み、消去時の低消費電力化
３．読み出し時電源電圧の低電圧化
しかも、図２８に示す従来の不揮発性半導体記憶装置に
おいて生じる以下の２つの不具合を解消することができ
る。
おいて生じる以下の２つの不具合を解消することができ
る。
【０１３６】１．横方向電極間絶縁膜の信頼性の悪化
２．サイドウォールで形成された選択ゲート電極を有す
るセレクトトランジスタの耐圧の不足 また、上記第１の実施形態では、図２８に示す従来の不
揮発性半導体記憶装置における実現性を阻害する第２の
不具合を解消するために、セレクトトランジスタの選択
ゲート電極のゲート長を０．２μｍ以上とする必要があ
り、微細化を図るには不利益があった。それに対し、本
実施形態では、ソース線の配置方法を工夫したために、
セレクトトランジスタの耐圧を５Ｖ以上に設定する必要
がない。よって、図２８に示す従来の不揮発性半導体記
憶装置における実現性を阻害する第２の不具合を解消す
るためにセレクトトランジスタの選択ゲート電極のゲー
ト長に制限を設ける必要はなく、微細化を図る上におい
て上記第１の実施形態よりも有利である。
るセレクトトランジスタの耐圧の不足 また、上記第１の実施形態では、図２８に示す従来の不
揮発性半導体記憶装置における実現性を阻害する第２の
不具合を解消するために、セレクトトランジスタの選択
ゲート電極のゲート長を０．２μｍ以上とする必要があ
り、微細化を図るには不利益があった。それに対し、本
実施形態では、ソース線の配置方法を工夫したために、
セレクトトランジスタの耐圧を５Ｖ以上に設定する必要
がない。よって、図２８に示す従来の不揮発性半導体記
憶装置における実現性を阻害する第２の不具合を解消す
るためにセレクトトランジスタの選択ゲート電極のゲー
ト長に制限を設ける必要はなく、微細化を図る上におい
て上記第１の実施形態よりも有利である。
【０１３７】（第３の実施形態）
ところで、図２８に示す従来の不揮発性半導体記憶装置
や、上記第１及び第２の実施形態における不揮発性半導
体記憶装置では、ビット線に正と負の両極性の電圧を印
加する必要があるので、ビット線駆動回路が複雑にな
る。特に、ビット線駆動回路には、読み出し回路が含ま
れていることから、複雑なビット線駆動回路は、高速読
み出しに対して不利である。
や、上記第１及び第２の実施形態における不揮発性半導
体記憶装置では、ビット線に正と負の両極性の電圧を印
加する必要があるので、ビット線駆動回路が複雑にな
る。特に、ビット線駆動回路には、読み出し回路が含ま
れていることから、複雑なビット線駆動回路は、高速読
み出しに対して不利である。
【０１３８】そこで、第３の実施形態ではこのような不
利を解消するための対策に関して説明する。第３の実施
形態の不揮発性半導体記憶装置は、ソース線をビット線
毎に独立して設け、ビット線に平行（ワード線に直交）
に配置する手段を用いたものの別の実施形態である。
利を解消するための対策に関して説明する。第３の実施
形態の不揮発性半導体記憶装置は、ソース線をビット線
毎に独立して設け、ビット線に平行（ワード線に直交）
に配置する手段を用いたものの別の実施形態である。
【０１３９】本実施形態における不揮発性半導体記憶装
置のメモリトランジスタ及びセレクトトランジスタの構
造は、上記第１の実施形態と同じであるので、図示及び
説明を省略する。ただし、本実施形態では、上記第１、
第２の実施形態とは反対に、メモリセルのソース拡散層
９側にメモリトランジスタが、ドレイン拡散層８側にセ
レクトトラジスタが配置されている。
置のメモリトランジスタ及びセレクトトランジスタの構
造は、上記第１の実施形態と同じであるので、図示及び
説明を省略する。ただし、本実施形態では、上記第１、
第２の実施形態とは反対に、メモリセルのソース拡散層
９側にメモリトランジスタが、ドレイン拡散層８側にセ
レクトトラジスタが配置されている。
【０１４０】図１０（ａ），（ｂ）は、本実施形態にお
ける不揮発性半導体記憶装置のメモリセルを一括して消
去する際の電圧の印加状態を示す電気回路図及びそのと
きの電子の移動状態を示す断面図である。なお、本実施
形態は、電源電圧１．５Ｖにおける動作を想定して記述
している。
ける不揮発性半導体記憶装置のメモリセルを一括して消
去する際の電圧の印加状態を示す電気回路図及びそのと
きの電子の移動状態を示す断面図である。なお、本実施
形態は、電源電圧１．５Ｖにおける動作を想定して記述
している。
【０１４１】図１０（ａ）に示すように、本実施形態に
おけるアレイ構造は、図７に示す上記第２の実施形態に
おけるアレイ構造と同様である。また、本実施形態にお
ける不揮発性半導体記憶装置の消去方法及び消去動作
も、上記第２施形態と同様である（図７及び図１０
（ａ）参照）。すなわち、図１０（ａ）に示す電圧の印
加によって、図１０（ｂ）に示すように、浮遊ゲート電
極５とメモリトランジスタのチャネル表面との間の全領
域にトンネル電流が流れ、浮遊ゲート電極５中の電子が
除去される。
おけるアレイ構造は、図７に示す上記第２の実施形態に
おけるアレイ構造と同様である。また、本実施形態にお
ける不揮発性半導体記憶装置の消去方法及び消去動作
も、上記第２施形態と同様である（図７及び図１０
（ａ）参照）。すなわち、図１０（ａ）に示す電圧の印
加によって、図１０（ｂ）に示すように、浮遊ゲート電
極５とメモリトランジスタのチャネル表面との間の全領
域にトンネル電流が流れ、浮遊ゲート電極５中の電子が
除去される。
【０１４２】次に、本実施形態における不揮発性半導体
記憶装置の書込み方法について説明する。図１１
（ａ），（ｂ）は、本実施形態における不揮発性半導体
記憶装置の中央のメモリセルを１つだけ選択して書き込
む際の電圧の印加状態を示す電気回路図及びそのときの
電子の移動状態を示す断面図である。図１１（ａ）に示
すように、選択メモリセルの制御ゲート電極につながる
メモリ・ワード線（Ｍ．Ｗ−１）に＋９Ｖの電圧を、選
択メモリセルの選択ゲート電極につながるセレクト・ワ
ード線（Ｓ．Ｗ−１）に０Ｖの電圧を、選択メモリセル
のドレイン拡散層につながるソース線（Ｓ−１）に−
３．５Ｖの電圧を、Ｐ型ウェル（ＰＷ）に−３．５Ｖの
電圧をそれぞれ印加する。この電圧の設定により、選択
メモリセルのメモリトランジスタの制御ゲート電極７と
チャネル表面との間の電位差が１２．５Ｖとなるため、
図１１（ｂ）に示すように、メモリトランジスタの浮遊
ゲート電極５とメモリトランジスタのチャネル表面との
間の全領域にトンネル電流が流れ、浮遊ゲート電極５中
へ電子が注入される。このとき、メモリトランジスタの
しきい値電圧は約１Ｖとなる。
記憶装置の書込み方法について説明する。図１１
（ａ），（ｂ）は、本実施形態における不揮発性半導体
記憶装置の中央のメモリセルを１つだけ選択して書き込
む際の電圧の印加状態を示す電気回路図及びそのときの
電子の移動状態を示す断面図である。図１１（ａ）に示
すように、選択メモリセルの制御ゲート電極につながる
メモリ・ワード線（Ｍ．Ｗ−１）に＋９Ｖの電圧を、選
択メモリセルの選択ゲート電極につながるセレクト・ワ
ード線（Ｓ．Ｗ−１）に０Ｖの電圧を、選択メモリセル
のドレイン拡散層につながるソース線（Ｓ−１）に−
３．５Ｖの電圧を、Ｐ型ウェル（ＰＷ）に−３．５Ｖの
電圧をそれぞれ印加する。この電圧の設定により、選択
メモリセルのメモリトランジスタの制御ゲート電極７と
チャネル表面との間の電位差が１２．５Ｖとなるため、
図１１（ｂ）に示すように、メモリトランジスタの浮遊
ゲート電極５とメモリトランジスタのチャネル表面との
間の全領域にトンネル電流が流れ、浮遊ゲート電極５中
へ電子が注入される。このとき、メモリトランジスタの
しきい値電圧は約１Ｖとなる。
【０１４３】さらに、非選択メモリセルの誤書込みを防
止するために、他のメモリ・ワード線（Ｍ．Ｗ−０，
２）に０Ｖの電圧を、他のセレクト・ワード線（Ｓ．Ｗ
−０，２）に０Ｖの電圧を、他のソース線（Ｓ−０，
２）に１．５Ｖの電圧をそれぞれ印加する。この電圧の
設定により、非選択メモリセルのメモリトランジスタの
制御ゲート電極７とチャネル表面との間の電位差を、最
大７．５Ｖに抑えることができ、非選択メモリセルの誤
書込みを防止できる。なお、全てのビット線（Ｂ−０，
１，２）は、オープン状態としている。
止するために、他のメモリ・ワード線（Ｍ．Ｗ−０，
２）に０Ｖの電圧を、他のセレクト・ワード線（Ｓ．Ｗ
−０，２）に０Ｖの電圧を、他のソース線（Ｓ−０，
２）に１．５Ｖの電圧をそれぞれ印加する。この電圧の
設定により、非選択メモリセルのメモリトランジスタの
制御ゲート電極７とチャネル表面との間の電位差を、最
大７．５Ｖに抑えることができ、非選択メモリセルの誤
書込みを防止できる。なお、全てのビット線（Ｂ−０，
１，２）は、オープン状態としている。
【０１４４】本実施形態の不揮発性半導体記憶装置で
は、メモリトランジスタをソース拡散層９側に配置した
ことにより、書き込みの際に選択メモリセルのビット線
に負電圧を印加する必要がなくなった。
は、メモリトランジスタをソース拡散層９側に配置した
ことにより、書き込みの際に選択メモリセルのビット線
に負電圧を印加する必要がなくなった。
【０１４５】次に、本実施形態における不揮発性半導体
記憶装置の読み出し方法について説明する。図１２
（ａ），（ｂ）は、本実施形態における不揮発性半導体
記憶装置の中央のメモリセルを１つだけ選択して読み出
す際の電圧の印加状態を示す電気回路図及びそのときの
電子の移動状態を示す断面図である。図１２（ａ）に示
す読み出し時の電圧の印加状態は、上記第２の実施形態
における読み出し時の電圧の印加状態（図９参照）と同
じである。そして、この電圧の印加により、消去状態に
あるメモリセルにおいては図１２（ｂ）に示すように電
子が移動して電流が流れる一方、書き込む状態にあるメ
モリセルにおいては電流が流れないことを利用して、記
憶状態を判定できる。なお、読み出し時のビット線電圧
（１Ｖ）が、選択されたメモリセルの中間拡散層１０に
のみ印加されるため、読み出し時のドレイン・ディスタ
ーブを軽減できる利点がある。ここで、ドレイン・ディ
スターブとは、ドレインに印加される読み出しドレイン
電圧により、メモリセルに誤書き込み／誤消去が生じる
現象である。
記憶装置の読み出し方法について説明する。図１２
（ａ），（ｂ）は、本実施形態における不揮発性半導体
記憶装置の中央のメモリセルを１つだけ選択して読み出
す際の電圧の印加状態を示す電気回路図及びそのときの
電子の移動状態を示す断面図である。図１２（ａ）に示
す読み出し時の電圧の印加状態は、上記第２の実施形態
における読み出し時の電圧の印加状態（図９参照）と同
じである。そして、この電圧の印加により、消去状態に
あるメモリセルにおいては図１２（ｂ）に示すように電
子が移動して電流が流れる一方、書き込む状態にあるメ
モリセルにおいては電流が流れないことを利用して、記
憶状態を判定できる。なお、読み出し時のビット線電圧
（１Ｖ）が、選択されたメモリセルの中間拡散層１０に
のみ印加されるため、読み出し時のドレイン・ディスタ
ーブを軽減できる利点がある。ここで、ドレイン・ディ
スターブとは、ドレインに印加される読み出しドレイン
電圧により、メモリセルに誤書き込み／誤消去が生じる
現象である。
【０１４６】なお、上記実施形態では、負電圧を使用す
る方法のみ説明したが、第１の実施形態で説明したのと
同様に、負電圧を使用しない駆動方法も可能である。
る方法のみ説明したが、第１の実施形態で説明したのと
同様に、負電圧を使用しない駆動方法も可能である。
【０１４７】以上のように、本実施形態では、図２８に
示す従来の不揮発性半導体記憶装置がドレイン側ＦＮ−
ＦＮ型Flash ＥＥＰＲＯＭに対する利点をそのまま有し
ている。
示す従来の不揮発性半導体記憶装置がドレイン側ＦＮ−
ＦＮ型Flash ＥＥＰＲＯＭに対する利点をそのまま有し
ている。
【０１４８】１．信頼性の向上
２．書込み、消去時の低消費電力化
３．読み出し時電源電圧の低電圧化
しかも、図２８に示す従来の不揮発性半導体記憶装置に
おいて生じる以下の２つの不具合を解消することができ
る。
おいて生じる以下の２つの不具合を解消することができ
る。
【０１４９】１．横方向電極間絶縁膜の信頼性の悪化
２．サイドウォールで形成された選択ゲート電極を有す
るセレクトトランジスタの耐圧の不足 これにより、本実施形態の不揮発性半導体記憶装置は、
良好な特性を発揮しながら極めて実現性の高い構造を有
するものである。
るセレクトトランジスタの耐圧の不足 これにより、本実施形態の不揮発性半導体記憶装置は、
良好な特性を発揮しながら極めて実現性の高い構造を有
するものである。
【０１５０】特に、本実施形態では上記第１，第２の実
施形態に比べて、以下の利点がある。すなわち、上記第
１及び第２の実施形態では、ビット線に正と負の両極性
の電圧を印加する必要があるために、ビット線駆動回路
が複雑になる。特に、ビット線駆動回路には読み出し回
路が含まれており、複雑なビット線駆動回路は、高速読
み出しに対しては不利に作用する。それに対し、第３の
実施形態では、メモリトランジスタをメモリセルのソー
ス拡散層９側に配置することにより、ビット線に負の極
性の電圧を印加する必要がなくなるため、ビット線駆動
回路を単純に構成でき、高速読み出しに対して有利であ
る。ただし、ソース線にデコーダを設ける必要があり、
周辺回路の面積が増大するという点では不利に作用す
る。したがって、不揮発性半導体記憶装置の用途によっ
て、本実施形態の構造とするか、第１，第２の実施形態
の構造とするかを使い分けることが好ましい。
施形態に比べて、以下の利点がある。すなわち、上記第
１及び第２の実施形態では、ビット線に正と負の両極性
の電圧を印加する必要があるために、ビット線駆動回路
が複雑になる。特に、ビット線駆動回路には読み出し回
路が含まれており、複雑なビット線駆動回路は、高速読
み出しに対しては不利に作用する。それに対し、第３の
実施形態では、メモリトランジスタをメモリセルのソー
ス拡散層９側に配置することにより、ビット線に負の極
性の電圧を印加する必要がなくなるため、ビット線駆動
回路を単純に構成でき、高速読み出しに対して有利であ
る。ただし、ソース線にデコーダを設ける必要があり、
周辺回路の面積が増大するという点では不利に作用す
る。したがって、不揮発性半導体記憶装置の用途によっ
て、本実施形態の構造とするか、第１，第２の実施形態
の構造とするかを使い分けることが好ましい。
【０１５１】（第４の実施形態）
上記第１〜第３の実施形態では、書込み時にＰ型ウェル
３に−３．５Ｖの電圧を印加し、ビット線ないしはソー
ス線に１．５Ｖの電圧を印加するために、ドレイン拡散
層８ないしはソース拡散層９とＰ型ウェル間３に５Ｖ
（３．５＋１．５）の電位差が印加されるので、この拡
散層・Ｐ型ウェル間耐圧を確保する必要があった。この
耐圧の確保の必要性は、より微細化を図ろうとする際に
は障害になるおそれがある。
３に−３．５Ｖの電圧を印加し、ビット線ないしはソー
ス線に１．５Ｖの電圧を印加するために、ドレイン拡散
層８ないしはソース拡散層９とＰ型ウェル間３に５Ｖ
（３．５＋１．５）の電位差が印加されるので、この拡
散層・Ｐ型ウェル間耐圧を確保する必要があった。この
耐圧の確保の必要性は、より微細化を図ろうとする際に
は障害になるおそれがある。
【０１５２】そこで、第４の実施形態においては、かか
る拡散層・Ｐ型ウェル間耐圧の確保を必要としない不揮
発性半導体記憶装置の実施形態について説明する。本実
施形態の不揮発性半導体記憶装置は、ソース線をビット
線毎に電気的に独立して設け、ビット線に平行（ワード
線に直交）に配置し、かつ、Ｐ型ウェル３をビット線毎
に電気的に独立して設ける手段を用いたものである。
る拡散層・Ｐ型ウェル間耐圧の確保を必要としない不揮
発性半導体記憶装置の実施形態について説明する。本実
施形態の不揮発性半導体記憶装置は、ソース線をビット
線毎に電気的に独立して設け、ビット線に平行（ワード
線に直交）に配置し、かつ、Ｐ型ウェル３をビット線毎
に電気的に独立して設ける手段を用いたものである。
【０１５３】図１３は、本実施形態における不揮発性半
導体記憶装置のメモリトランジスタ部のＸ方向断面の構
造を示す断面図である。なお、本実施形態における不揮
発性半導体記憶装置のメモリトランジスタ部のＹ方向断
面の構造は、上記第３の実施形態における図１０（ｂ）
に示す不揮発性半導体記憶装置の構図と同じである。つ
まり、メモリトランジスタはソース拡散層９側に、セレ
クトトランジスタはドレイン拡散層８側にそれぞれ配置
されている。
導体記憶装置のメモリトランジスタ部のＸ方向断面の構
造を示す断面図である。なお、本実施形態における不揮
発性半導体記憶装置のメモリトランジスタ部のＹ方向断
面の構造は、上記第３の実施形態における図１０（ｂ）
に示す不揮発性半導体記憶装置の構図と同じである。つ
まり、メモリトランジスタはソース拡散層９側に、セレ
クトトランジスタはドレイン拡散層８側にそれぞれ配置
されている。
【０１５４】同図に示すように、本実施形態において
は、Ｘ方向においてＰ型ウェル３を分離するためのウェ
ル分離絶縁膜１８が設けられており、メモリトランジス
タの浮遊ゲート電極５は、ウェル分離絶縁膜１８上で各
メモリトランジスタ毎に分割されている。このウェル分
離絶縁膜１８はＹ方向に直線状に延伸しており、Ｙ方向
の同じ断面内にある複数個のメモリセルは同一のＰ型ウ
ェル３ａ，３ｂ，３ｃ内にそれぞれ配置されている。な
お、ここでは、Ｐ型ウェル３の下面を深いＮ型ウェル２
によりＰ型半導体基板１と電気的に分離したが、ＳＯＩ
（Silicon On Insulater）構造を用いて、絶縁膜で電気
的に分離してもよい。
は、Ｘ方向においてＰ型ウェル３を分離するためのウェ
ル分離絶縁膜１８が設けられており、メモリトランジス
タの浮遊ゲート電極５は、ウェル分離絶縁膜１８上で各
メモリトランジスタ毎に分割されている。このウェル分
離絶縁膜１８はＹ方向に直線状に延伸しており、Ｙ方向
の同じ断面内にある複数個のメモリセルは同一のＰ型ウ
ェル３ａ，３ｂ，３ｃ内にそれぞれ配置されている。な
お、ここでは、Ｐ型ウェル３の下面を深いＮ型ウェル２
によりＰ型半導体基板１と電気的に分離したが、ＳＯＩ
（Silicon On Insulater）構造を用いて、絶縁膜で電気
的に分離してもよい。
【０１５５】図１４は、第４の実施形態における不揮発
性半導体記憶装置のセレクトトランジスタ部のＸ方向断
面の構造を示す断面図である。同図に示すように、選択
ゲート電極１３はＸ方向に隣接する各セレクトトランジ
スタで連続しており、一定の長さ毎に、ウェル分離絶縁
膜１８上でダミー電極１５と金属配線２０などを用いて
電気的に短絡されている。
性半導体記憶装置のセレクトトランジスタ部のＸ方向断
面の構造を示す断面図である。同図に示すように、選択
ゲート電極１３はＸ方向に隣接する各セレクトトランジ
スタで連続しており、一定の長さ毎に、ウェル分離絶縁
膜１８上でダミー電極１５と金属配線２０などを用いて
電気的に短絡されている。
【０１５６】図１５は、第４の実施形態における不揮発
性半導体記憶装置の消去時における電圧の印加状態を示
す電気回路図である。なお、本実施形態は、電源電圧
１．５Ｖにおける動作を想定して記述している。
性半導体記憶装置の消去時における電圧の印加状態を示
す電気回路図である。なお、本実施形態は、電源電圧
１．５Ｖにおける動作を想定して記述している。
【０１５７】図１５に示されるように、本実施形態にお
ける不揮発性半導体記憶装置のアレイ構造は、既に説明
した第３の実施形態のアレイ構造と同じである。ただ
し、本実施形態では、Ｘ方向に隣接する各メモリセル毎
に分割されたＰ型ウェル３ａ，３ｂ，３ｃ内に、Ｙ方向
に並ぶ複数のメモリセルがそれぞれ共通に配置されてお
り、各Ｐ型ウェル３ａ，３ｂ，３ｃにコンタクトするウ
ェルコンタクト配線（ＰＷ−０，２，３）が設けられて
いて、デコーダにより各Ｐ型ウェル３ａ，３ｂ，３ｃご
とに独立した電圧を設定することが可能となっている。
ける不揮発性半導体記憶装置のアレイ構造は、既に説明
した第３の実施形態のアレイ構造と同じである。ただ
し、本実施形態では、Ｘ方向に隣接する各メモリセル毎
に分割されたＰ型ウェル３ａ，３ｂ，３ｃ内に、Ｙ方向
に並ぶ複数のメモリセルがそれぞれ共通に配置されてお
り、各Ｐ型ウェル３ａ，３ｂ，３ｃにコンタクトするウ
ェルコンタクト配線（ＰＷ−０，２，３）が設けられて
いて、デコーダにより各Ｐ型ウェル３ａ，３ｂ，３ｃご
とに独立した電圧を設定することが可能となっている。
【０１５８】図１５に示すように、消去時における電圧
の印加状態は、各Ｐ型ウェル３ａ，３ｂ，３ｃにつなが
るウェルコンタクト配線（ＰＷ−０，１，２）は同じ電
圧５Ｖを印加しているので、結局、既に説明した第３の
実施形態における消去時の電圧印加状態と同様であるた
め（図１０参照）、説明を省略する。
の印加状態は、各Ｐ型ウェル３ａ，３ｂ，３ｃにつなが
るウェルコンタクト配線（ＰＷ−０，１，２）は同じ電
圧５Ｖを印加しているので、結局、既に説明した第３の
実施形態における消去時の電圧印加状態と同様であるた
め（図１０参照）、説明を省略する。
【０１５９】次に、本実施形態における不揮発性半導体
記憶装置の書込み方法について説明する。図１６は、本
実施形態における不揮発性半導体記憶装置の中央のメモ
リセルを１つ選択して書込む際の電圧の印加状態を示す
電気回路図である。同図に示すように、選択メモリセル
の制御ゲート電極につながるメモリ・ワード線（Ｍ．Ｗ
−１）に＋９Ｖの電圧を、選択メモリセルの選択ゲート
電極につながるセレクト・ワード線（Ｓ．Ｗ−１）に０
Ｖの電圧、選択メモリセルのソース拡散層につながるソ
ース線（Ｓ−１）に−３．５Ｖの電圧を、選択メモリセ
ルのＰ型ウェル３ｂにつながるウェルコンタクト配線
（ＰＷ−１）に−３．５Ｖの電圧を印加する。以上の電
圧設定により、選択メモリセルの制御ゲート電極７とチ
ャネル表面との間の電位差が１２．５Ｖとなるため、図
１１（ｂ）に示すと同様に、メモリトランジスタの浮遊
ゲート電極５とメモリトランジスタのチャネル表面との
間の全領域にトンネル電流が流れ、浮遊ゲート電極５中
へ電子が注入される。このとき、メモリトランジスタの
しきい値電圧は約１Ｖとなる。
記憶装置の書込み方法について説明する。図１６は、本
実施形態における不揮発性半導体記憶装置の中央のメモ
リセルを１つ選択して書込む際の電圧の印加状態を示す
電気回路図である。同図に示すように、選択メモリセル
の制御ゲート電極につながるメモリ・ワード線（Ｍ．Ｗ
−１）に＋９Ｖの電圧を、選択メモリセルの選択ゲート
電極につながるセレクト・ワード線（Ｓ．Ｗ−１）に０
Ｖの電圧、選択メモリセルのソース拡散層につながるソ
ース線（Ｓ−１）に−３．５Ｖの電圧を、選択メモリセ
ルのＰ型ウェル３ｂにつながるウェルコンタクト配線
（ＰＷ−１）に−３．５Ｖの電圧を印加する。以上の電
圧設定により、選択メモリセルの制御ゲート電極７とチ
ャネル表面との間の電位差が１２．５Ｖとなるため、図
１１（ｂ）に示すと同様に、メモリトランジスタの浮遊
ゲート電極５とメモリトランジスタのチャネル表面との
間の全領域にトンネル電流が流れ、浮遊ゲート電極５中
へ電子が注入される。このとき、メモリトランジスタの
しきい値電圧は約１Ｖとなる。
【０１６０】さらに、非選択メモリセルの誤書込みを防
止するために、他のメモリ・ワード線（Ｍ．Ｗ−０，
２）に０Ｖの電圧を、他のセレクト・ワード線（Ｓ．Ｗ
−０，２）に０Ｖの電圧、ソース線（Ｓ−０，２）に
１．５Ｖの電圧を、他のウェルコンタクト配線（ＰＷ−
０，２）に１．５Ｖの電圧を印加する。以上の電圧設定
により、非選択メモリセルのメモリトランジスタの制御
ゲート電極７とチャネル表面との間の電位差を最大７．
５Ｖに抑えることができ、非選択メモリセルの誤書込み
を防止できる。なお、全てのビット線（Ｂ−０，１，
２）は、オープン状態として、制御をできるだけ簡素に
している。
止するために、他のメモリ・ワード線（Ｍ．Ｗ−０，
２）に０Ｖの電圧を、他のセレクト・ワード線（Ｓ．Ｗ
−０，２）に０Ｖの電圧、ソース線（Ｓ−０，２）に
１．５Ｖの電圧を、他のウェルコンタクト配線（ＰＷ−
０，２）に１．５Ｖの電圧を印加する。以上の電圧設定
により、非選択メモリセルのメモリトランジスタの制御
ゲート電極７とチャネル表面との間の電位差を最大７．
５Ｖに抑えることができ、非選択メモリセルの誤書込み
を防止できる。なお、全てのビット線（Ｂ−０，１，
２）は、オープン状態として、制御をできるだけ簡素に
している。
【０１６１】本実施形態の不揮発性半導体記憶装置によ
ると、このように、非選択メモリセルのＰ型ウェルの電
位をビット線毎に制御可能としたことにより、ソース拡
散層９（又はドレイン拡散層８）とＰ型ウェル３の間の
電位差を０Ｖとすることができ、この部分の耐圧を確保
する必要性をなくしている。
ると、このように、非選択メモリセルのＰ型ウェルの電
位をビット線毎に制御可能としたことにより、ソース拡
散層９（又はドレイン拡散層８）とＰ型ウェル３の間の
電位差を０Ｖとすることができ、この部分の耐圧を確保
する必要性をなくしている。
【０１６２】次に、本実施形態における不揮発性半導体
記憶装置の読み出し方法について説明する。図１７は、
本実施形態における不揮発性半導体記憶装置の中央のメ
モリセルを１つ選択して読み出す際の電圧の印加状態を
示す電気回路図である。同図に示されている読み出し時
の電圧の印加状態は、各ウェルコンタクト配線（ＰＷ−
０，１，２）の印加電圧がいずれも同じＯＶであること
から、結局、図１２（ａ）に示す第３の実施形態の読み
出し時の電圧設定方法と同じであり、そのときの消去状
態にあるメモリセルにおける電子の移動作用も、図１２
（ｂ）に示す第３の実施形態の作用と同様である。
記憶装置の読み出し方法について説明する。図１７は、
本実施形態における不揮発性半導体記憶装置の中央のメ
モリセルを１つ選択して読み出す際の電圧の印加状態を
示す電気回路図である。同図に示されている読み出し時
の電圧の印加状態は、各ウェルコンタクト配線（ＰＷ−
０，１，２）の印加電圧がいずれも同じＯＶであること
から、結局、図１２（ａ）に示す第３の実施形態の読み
出し時の電圧設定方法と同じであり、そのときの消去状
態にあるメモリセルにおける電子の移動作用も、図１２
（ｂ）に示す第３の実施形態の作用と同様である。
【０１６３】なお、上記実施形態では、負電圧を使用す
る方法のみ説明したが、第１の実施形態で説明したのと
同様に、負電圧を使用しない駆動方法も可能である。
る方法のみ説明したが、第１の実施形態で説明したのと
同様に、負電圧を使用しない駆動方法も可能である。
【０１６４】以上のように、本実施形態では、図２８に
示す従来の不揮発性半導体記憶装置がドレイン側ＦＮ−
ＦＮ型Flash ＥＥＰＲＯＭに対する利点をそのまま有し
ている。
示す従来の不揮発性半導体記憶装置がドレイン側ＦＮ−
ＦＮ型Flash ＥＥＰＲＯＭに対する利点をそのまま有し
ている。
【０１６５】１．信頼性の向上
２．書込み、消去時の低消費電力化
３．読み出し時電源電圧の低電圧化
しかも、図２８に示す従来の不揮発性半導体記憶装置に
おいて生じる以下の２つの不具合を解消することができ
る。
おいて生じる以下の２つの不具合を解消することができ
る。
【０１６６】１．横方向電極間絶縁膜の信頼性の悪化
２．サイドウォールで形成された選択ゲート電極を有す
るセレクトトランジスタの耐圧の不足 これにより、本実施形態の不揮発性半導体記憶装置は、
良好な特性を発揮しながら極めて実現性の高い構造を有
するものである。
るセレクトトランジスタの耐圧の不足 これにより、本実施形態の不揮発性半導体記憶装置は、
良好な特性を発揮しながら極めて実現性の高い構造を有
するものである。
【０１６７】特に、本実施形態では、上記第１，第２又
は第３の実施形態に比べて、以下のような利点がある。
すなわち、第１、第２又は第３の実施形態では、ソース
拡散層９（又はドレイン拡散層８）とＰ型ウェル３間の
電位差が５Ｖ程度発生するため、両者間の耐圧を確保す
る必要があり、例えばデザインルールが０．２μｍ以下
程度に微細化を図ろうとすると問題が生じる。それに対
し、本実施形態では、ソース線をビット線毎に独立して
設け、ビット線に平行（ワード線に直交）に配置し、か
つ、Ｐ型ウェルをビット線毎に電気的に独立して設ける
ことにより、ソース拡散層９（又はドレイン拡散層８）
とＰ型ウェルの間の電位差を０Ｖとすることが容易とな
り、特に、デザインルールが０．２μｍ以下の微細化に
は有利である。
は第３の実施形態に比べて、以下のような利点がある。
すなわち、第１、第２又は第３の実施形態では、ソース
拡散層９（又はドレイン拡散層８）とＰ型ウェル３間の
電位差が５Ｖ程度発生するため、両者間の耐圧を確保す
る必要があり、例えばデザインルールが０．２μｍ以下
程度に微細化を図ろうとすると問題が生じる。それに対
し、本実施形態では、ソース線をビット線毎に独立して
設け、ビット線に平行（ワード線に直交）に配置し、か
つ、Ｐ型ウェルをビット線毎に電気的に独立して設ける
ことにより、ソース拡散層９（又はドレイン拡散層８）
とＰ型ウェルの間の電位差を０Ｖとすることが容易とな
り、特に、デザインルールが０．２μｍ以下の微細化に
は有利である。
【０１６８】なお、本実施形態では、メモリトランジス
タをメモリセルのソース拡散層９側に、セレクトトラン
ジスタをメモリセルのドレイン拡散層８側に配置してい
るが、各トランジスタを互いに逆に配置しても良い。
タをメモリセルのソース拡散層９側に、セレクトトラン
ジスタをメモリセルのドレイン拡散層８側に配置してい
るが、各トランジスタを互いに逆に配置しても良い。
【０１６９】また、本実施形態では、消去を浮遊ゲート
電極５からの電子除去（メモリセルのＶＴ＝−１．５
Ｖ）、書込みを浮遊ゲート電極５への電子注入（メモリ
セルのＶＴ＝１．０Ｖ）としたが、本発明はかかる実施
形態に限定されるものではない。
電極５からの電子除去（メモリセルのＶＴ＝−１．５
Ｖ）、書込みを浮遊ゲート電極５への電子注入（メモリ
セルのＶＴ＝１．０Ｖ）としたが、本発明はかかる実施
形態に限定されるものではない。
【０１７０】図１８は、消去を浮遊ゲート電極５への電
子注入としたときの消去時における電圧の印加状態を示
す電気回路図である。また、図１９は、書込みを浮遊ゲ
ート電極５からの電子除去としたときの書き込み時にお
ける電圧の印加状態を示す電気回路図である。このよう
に、Ｐ型ウェル３をビット線毎に電気的に独立して制御
可能としたことにより、書込み・消去のしきい値電圧の
定義を逆転して使用することも可能となった。その作用
効果については、次の実施形態において説明する。
子注入としたときの消去時における電圧の印加状態を示
す電気回路図である。また、図１９は、書込みを浮遊ゲ
ート電極５からの電子除去としたときの書き込み時にお
ける電圧の印加状態を示す電気回路図である。このよう
に、Ｐ型ウェル３をビット線毎に電気的に独立して制御
可能としたことにより、書込み・消去のしきい値電圧の
定義を逆転して使用することも可能となった。その作用
効果については、次の実施形態において説明する。
【０１７１】（第５の実施形態）
上記第１〜第４の実施形態では、メモリトランジスタと
セレクトトランジスタが必要である。つまり、第１の実
施形態においては、ワード線方向に配置されたソース線
をオープン状態とするために、セレクトトランジスタを
メモリセルのソース側に設ける必要がある。また、第
２，第３及び第４の実施形態においては、複数のメモリ
セルを一括して消去する動作を、浮遊ゲート電極５から
の電子除去（しきい値電圧が低くなる）としたために、
過剰消去問題を回避するために、セレクトトランジスタ
を設ける必要があった（配置はソース側でもドレイン側
でもよい）。このため、図２４に示す従来のドレイン側
ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭに対し、メモリセル面
積の増大を招くという点では不利である。
セレクトトランジスタが必要である。つまり、第１の実
施形態においては、ワード線方向に配置されたソース線
をオープン状態とするために、セレクトトランジスタを
メモリセルのソース側に設ける必要がある。また、第
２，第３及び第４の実施形態においては、複数のメモリ
セルを一括して消去する動作を、浮遊ゲート電極５から
の電子除去（しきい値電圧が低くなる）としたために、
過剰消去問題を回避するために、セレクトトランジスタ
を設ける必要があった（配置はソース側でもドレイン側
でもよい）。このため、図２４に示す従来のドレイン側
ＦＮ−ＦＮ型Flash ＥＥＰＲＯＭに対し、メモリセル面
積の増大を招くという点では不利である。
【０１７２】そこで、第５の実施形態では、メモリセル
面積の増大を回避しうる不揮発性半導体記憶装置の実施
形態について説明する。本実施形態における不揮発性半
導体記憶装置は、ソース線をビット線毎に独立して設
け、ビット線に平行（ワード線に直交）に配置し、か
つ、Ｐ型ウェル３をビット線毎に電気的に独立して設け
る手段を用い、かつ、メモリセルをセレクトトランジス
タを設けずに１つのメモリトランジスタで構成したもの
である。
面積の増大を回避しうる不揮発性半導体記憶装置の実施
形態について説明する。本実施形態における不揮発性半
導体記憶装置は、ソース線をビット線毎に独立して設
け、ビット線に平行（ワード線に直交）に配置し、か
つ、Ｐ型ウェル３をビット線毎に電気的に独立して設け
る手段を用い、かつ、メモリセルをセレクトトランジス
タを設けずに１つのメモリトランジスタで構成したもの
である。
【０１７３】図２０は、本実施形態における不揮発性半
導体記憶装置のメモリトランジスタ部のＹ方向断面の構
造を示す断面図である。同図に示すように、本実施形態
のメモリセルは、第１の実施形態における図１に示す符
号と同じ符号で示される部材のみから構成されているの
で、説明を省略する。すなわち、本実施形態のメモリセ
ルは、メモリトランジスタのみで構成されており、セレ
クトトランジスタは設けられていない。
導体記憶装置のメモリトランジスタ部のＹ方向断面の構
造を示す断面図である。同図に示すように、本実施形態
のメモリセルは、第１の実施形態における図１に示す符
号と同じ符号で示される部材のみから構成されているの
で、説明を省略する。すなわち、本実施形態のメモリセ
ルは、メモリトランジスタのみで構成されており、セレ
クトトランジスタは設けられていない。
【０１７４】図２１は、本実施形態における不揮発性半
導体記憶装置の消去時の電圧の印加状態を示す電気回路
図である。なお、本実施形態は、電源電圧１．５Ｖにお
ける動作を想定して記述している。
導体記憶装置の消去時の電圧の印加状態を示す電気回路
図である。なお、本実施形態は、電源電圧１．５Ｖにお
ける動作を想定して記述している。
【０１７５】まず、図２１を参照しながら、本実施形態
における不揮発性半導体記憶装置のアレイ構造について
説明する。同図に示すように、メモリ・ワード線（Ｍ．
Ｗ−０，１，２）は、Ｘ方向に並んでいるメモリトラン
ジスタの制御ゲート電極７を接続しており、ソース線
（Ｓ−０，１，２）は、Ｙ方向に並んでいるメモリトラ
ンジスタのソース拡散層９を接続しており、ビット線
（Ｂ−０，１，２）は、Ｙ方向に並んでいるメモリトラ
ンジスタのドレイン拡散層８を接続している。
における不揮発性半導体記憶装置のアレイ構造について
説明する。同図に示すように、メモリ・ワード線（Ｍ．
Ｗ−０，１，２）は、Ｘ方向に並んでいるメモリトラン
ジスタの制御ゲート電極７を接続しており、ソース線
（Ｓ−０，１，２）は、Ｙ方向に並んでいるメモリトラ
ンジスタのソース拡散層９を接続しており、ビット線
（Ｂ−０，１，２）は、Ｙ方向に並んでいるメモリトラ
ンジスタのドレイン拡散層８を接続している。
【０１７６】このように、メモリセルのワード線（メモ
リ・ワード線（Ｍ．Ｗ−０，１，２））に対して、ソー
ス線（Ｓ−０，１，２）とビット線（Ｂ−０，１，２）
が直交するように配置されている。また、ソース線（Ｓ
−０，１，２）は、ビット線（Ｂ−０，１，２）毎に設
けられており、Ｘ方向に隣接するメモリセル間で電気的
に分離されている。また、上記第４の実施形態と同様
に、Ｘ方向に隣接するメモリセル間でＰ型ウェル３が電
気的に分離されており、ウェルコンタクト配線（ＰＷ−
０，１，２）のデコーダによりＰ型ウェル３の電位が制
御可能な構造を有している。
リ・ワード線（Ｍ．Ｗ−０，１，２））に対して、ソー
ス線（Ｓ−０，１，２）とビット線（Ｂ−０，１，２）
が直交するように配置されている。また、ソース線（Ｓ
−０，１，２）は、ビット線（Ｂ−０，１，２）毎に設
けられており、Ｘ方向に隣接するメモリセル間で電気的
に分離されている。また、上記第４の実施形態と同様
に、Ｘ方向に隣接するメモリセル間でＰ型ウェル３が電
気的に分離されており、ウェルコンタクト配線（ＰＷ−
０，１，２）のデコーダによりＰ型ウェル３の電位が制
御可能な構造を有している。
【０１７７】次に、本実施形態における不揮発性半導体
記憶装置の消去方法について説明する。図２１では、図
示されている９個のメモリセルを一括して消去する場合
の電圧の印加状態が示されている。同図に示すように、
全てのメモリ・ワード線（Ｍ．Ｗ−０，１，２）に＋９
Ｖの電圧を、全てのウェルコンタクト配線（ＰＷ−０，
１，２）に−３．５Ｖの電圧を印加する。以上の電圧設
定により、全メモリトランジスタの制御ゲート電極７と
チャネル表面との間の電位差が１２．５Ｖとなるため、
メモリトランジスタの浮遊ゲート電極５とメモリトラン
ジスタのチャネル表面との間の全領域にトンネル電流が
流れ、浮遊ゲート電極５中へ電子が注入される。このと
き、メモリトランジスタのしきい値電圧は約２．０Ｖと
なる。
記憶装置の消去方法について説明する。図２１では、図
示されている９個のメモリセルを一括して消去する場合
の電圧の印加状態が示されている。同図に示すように、
全てのメモリ・ワード線（Ｍ．Ｗ−０，１，２）に＋９
Ｖの電圧を、全てのウェルコンタクト配線（ＰＷ−０，
１，２）に−３．５Ｖの電圧を印加する。以上の電圧設
定により、全メモリトランジスタの制御ゲート電極７と
チャネル表面との間の電位差が１２．５Ｖとなるため、
メモリトランジスタの浮遊ゲート電極５とメモリトラン
ジスタのチャネル表面との間の全領域にトンネル電流が
流れ、浮遊ゲート電極５中へ電子が注入される。このと
き、メモリトランジスタのしきい値電圧は約２．０Ｖと
なる。
【０１７８】次に、本実施形態における不揮発性半導体
記憶装置の書込み方法について説明する。図２２は、本
実施形態における不揮発性半導体記憶装置の中央のメモ
リセルを１つだけ選択して書込む際の電圧の印加状態を
示す電気回路図である。同図に示すように、選択メモリ
セルの制御ゲート電極につながるメモリ・ワード線
（Ｍ．Ｗ−１）に−８Ｖの電圧を、選択メモリセルのＰ
型ウェルにつながるウェルコンタクト配線（ＰＷ−１）
に５Ｖの電圧をそれぞれ印加する。以上の電圧設定によ
り、選択したメモリトランジスタの制御ゲート電極７と
チャネル表面との間の電位差が１３Ｖとなるため、浮遊
ゲート電極５とチャネル表面との間の全領域にトンネル
電流が流れ、浮遊ゲート電極５中から電子が除去され
る。このとき、メモリトランジスタのしきい値電圧は約
０．５Ｖとなる。
記憶装置の書込み方法について説明する。図２２は、本
実施形態における不揮発性半導体記憶装置の中央のメモ
リセルを１つだけ選択して書込む際の電圧の印加状態を
示す電気回路図である。同図に示すように、選択メモリ
セルの制御ゲート電極につながるメモリ・ワード線
（Ｍ．Ｗ−１）に−８Ｖの電圧を、選択メモリセルのＰ
型ウェルにつながるウェルコンタクト配線（ＰＷ−１）
に５Ｖの電圧をそれぞれ印加する。以上の電圧設定によ
り、選択したメモリトランジスタの制御ゲート電極７と
チャネル表面との間の電位差が１３Ｖとなるため、浮遊
ゲート電極５とチャネル表面との間の全領域にトンネル
電流が流れ、浮遊ゲート電極５中から電子が除去され
る。このとき、メモリトランジスタのしきい値電圧は約
０．５Ｖとなる。
【０１７９】さらに、非選択メモリセルの誤書込みを防
止するために、他のメモリ・ワード線（Ｍ．Ｗ−０，
２）に０Ｖの電圧を、他のウェルコンタクト配線（ＰＷ
−０，２）に０Ｖの電圧をそれぞれ印加する。以上の電
圧設定により、非選択メモリセルのメモリトランジスタ
の制御ゲート電極７とチャネル表面との間の電位差を最
大８Ｖに抑えることができ、非選択メモリセルの誤書込
みを防止できる。なお、全てのビット線（Ｂ−０，１，
２）及びソース線（Ｓ−０，１，２）はオープン状態
（約０Ｖ）とするか、あるいは当該ビット線及びソース
線が接続されるメモリセルのＰ型ウェルと同電位とす
る。
止するために、他のメモリ・ワード線（Ｍ．Ｗ−０，
２）に０Ｖの電圧を、他のウェルコンタクト配線（ＰＷ
−０，２）に０Ｖの電圧をそれぞれ印加する。以上の電
圧設定により、非選択メモリセルのメモリトランジスタ
の制御ゲート電極７とチャネル表面との間の電位差を最
大８Ｖに抑えることができ、非選択メモリセルの誤書込
みを防止できる。なお、全てのビット線（Ｂ−０，１，
２）及びソース線（Ｓ−０，１，２）はオープン状態
（約０Ｖ）とするか、あるいは当該ビット線及びソース
線が接続されるメモリセルのＰ型ウェルと同電位とす
る。
【０１８０】このように、非選択メモリセルのＰ型ウェ
ル３の電位を独立して制御可能としたことにより、電子
除去（しきい値電圧が低くなる）による書き込み時に、
１ビット毎にしきい値電圧を制御可能な書込み状態とす
ることができるため、過剰消去の不具合を回避しつつ、
メモリトランジスタのみでメモリセルを構成することが
可能となった。
ル３の電位を独立して制御可能としたことにより、電子
除去（しきい値電圧が低くなる）による書き込み時に、
１ビット毎にしきい値電圧を制御可能な書込み状態とす
ることができるため、過剰消去の不具合を回避しつつ、
メモリトランジスタのみでメモリセルを構成することが
可能となった。
【０１８１】次に、本実施形態における不揮発性半導体
記憶装置の読み出し方法について説明する。図２３は、
本実施形態における不揮発性半導体記憶装置の中央のメ
モリセルを１つだけ選択して読み出す際の電圧の印加状
態を示す電気回路図である。同図に示すように、選択メ
モリセルの制御ゲート電極につながるメモリ・ワード線
（Ｍ．Ｗ−１）に１．５Ｖの電圧を他のメモリ・ワード
線（Ｍ．Ｗ−０，２）に０Ｖの電圧を印加し、選択メモ
リセルのドレイン拡散層につながるビット線（Ｂ−１）
に１Ｖの電圧を印加し、他のビット線（Ｂ−０，２）を
オープンにして、全てのウェルコンタクト配線（ＰＷ−
０，１，２）に０Ｖの電圧を印加する。以上の電圧設定
により、選択メモリセルのメモリトランジスタが消去状
態（ＶＴ＝２Ｖ）の場合は電流が流れず、選択したメモ
リトランジスタが書込み状態（ＶＴ＝０．５Ｖ）の場合
は電流が流れるので、記憶状態を判定できる。
記憶装置の読み出し方法について説明する。図２３は、
本実施形態における不揮発性半導体記憶装置の中央のメ
モリセルを１つだけ選択して読み出す際の電圧の印加状
態を示す電気回路図である。同図に示すように、選択メ
モリセルの制御ゲート電極につながるメモリ・ワード線
（Ｍ．Ｗ−１）に１．５Ｖの電圧を他のメモリ・ワード
線（Ｍ．Ｗ−０，２）に０Ｖの電圧を印加し、選択メモ
リセルのドレイン拡散層につながるビット線（Ｂ−１）
に１Ｖの電圧を印加し、他のビット線（Ｂ−０，２）を
オープンにして、全てのウェルコンタクト配線（ＰＷ−
０，１，２）に０Ｖの電圧を印加する。以上の電圧設定
により、選択メモリセルのメモリトランジスタが消去状
態（ＶＴ＝２Ｖ）の場合は電流が流れず、選択したメモ
リトランジスタが書込み状態（ＶＴ＝０．５Ｖ）の場合
は電流が流れるので、記憶状態を判定できる。
【０１８２】なお、上記実施形態では、負電圧を使用す
る方法のみ説明したが、第１の実施形態で説明したのと
同様に、負電圧を使用しない駆動方法も可能である。
る方法のみ説明したが、第１の実施形態で説明したのと
同様に、負電圧を使用しない駆動方法も可能である。
【０１８３】以上のように、本実施形態では、図２８に
示す従来の不揮発性半導体記憶装置がドレイン側ＦＮ−
ＦＮ型Flash ＥＥＰＲＯＭに対する利点をそのまま有し
ている。
示す従来の不揮発性半導体記憶装置がドレイン側ＦＮ−
ＦＮ型Flash ＥＥＰＲＯＭに対する利点をそのまま有し
ている。
【０１８４】１．信頼性の向上
２．書込み、消去時の低消費電力化
３．読み出し時電源電圧の低電圧化
しかも、図２８に示す従来の不揮発性半導体記憶装置に
おいて生じる以下の２つの不具合を解消することができ
る。
おいて生じる以下の２つの不具合を解消することができ
る。
【０１８５】１．横方向電極間絶縁膜の信頼性の悪化
２．サイドウォールで形成された選択ゲート電極を有す
るセレクトトランジスタの耐圧の不足 これにより、本実施形態の不揮発性半導体記憶装置は、
良好な特性を発揮しながら極めて実現性の高い構造を有
するものである。
るセレクトトランジスタの耐圧の不足 これにより、本実施形態の不揮発性半導体記憶装置は、
良好な特性を発揮しながら極めて実現性の高い構造を有
するものである。
【０１８６】特に、本実施形態の不揮発性半導体記憶装
置は、セレクトトランジスタを不要として、１つのメモ
リトランジスタのみで構成されているため、図２８に示
す不揮発性半導体記憶装置よりも、メモリセル面積を小
さくできる。ただし、メモリセルの書込み深さ（しきい
値電圧）を１ビット毎に制御し、狭い分布範囲（例え
ば、０．６Ｖから０．８Ｖの間）に収めるための回路技
術が必要となる。
置は、セレクトトランジスタを不要として、１つのメモ
リトランジスタのみで構成されているため、図２８に示
す不揮発性半導体記憶装置よりも、メモリセル面積を小
さくできる。ただし、メモリセルの書込み深さ（しきい
値電圧）を１ビット毎に制御し、狭い分布範囲（例え
ば、０．６Ｖから０．８Ｖの間）に収めるための回路技
術が必要となる。
【０１８７】
【発明の効果】本発明の不揮発性半導体記憶装置又はそ
の駆動方法によれば、複数のメモリセルを行列状に配置
してなるメモリセルアレイを有する不揮発性半導体記憶
装置の構造として、ソース拡散層とドレイン拡散層との
間にメモリトランジスタとセレクトトランジスタと中間
拡散層とを設け、あるいは、ウェル領域をメモリセルの
列伍とに分離しておいて、浮遊ゲート電極に電子を注入
する際に、メモリトランジスタのゲート絶縁膜の略全面
を電子が通過するトンネル電流を用いるようにしたの
で、信頼性の高い、書込み，消去時の消費電力の少な
い、読み出し時電源電圧の低いなどの特性を発揮しうる
不揮発性半導体記憶装置の実現を図ることができる。
の駆動方法によれば、複数のメモリセルを行列状に配置
してなるメモリセルアレイを有する不揮発性半導体記憶
装置の構造として、ソース拡散層とドレイン拡散層との
間にメモリトランジスタとセレクトトランジスタと中間
拡散層とを設け、あるいは、ウェル領域をメモリセルの
列伍とに分離しておいて、浮遊ゲート電極に電子を注入
する際に、メモリトランジスタのゲート絶縁膜の略全面
を電子が通過するトンネル電流を用いるようにしたの
で、信頼性の高い、書込み，消去時の消費電力の少な
い、読み出し時電源電圧の低いなどの特性を発揮しうる
不揮発性半導体記憶装置の実現を図ることができる。
【図１】第１の実施形態における不揮発性半導体記憶装
置のメモリセルのＹ方向断面の構造を示す断面図であ
る。
置のメモリセルのＹ方向断面の構造を示す断面図であ
る。
【図２】第１の実施形態における不揮発性半導体記憶装
置のメモリトランジスタ部のＸ方向断面の構造を示す断
面図である。
置のメモリトランジスタ部のＸ方向断面の構造を示す断
面図である。
【図３】第１の実施形態における不揮発性半導体記憶装
置のセレクトトランジスタ部のＸ方向断面の構造を示す
断面図である。
置のセレクトトランジスタ部のＸ方向断面の構造を示す
断面図である。
【図４】第１の実施形態における不揮発性半導体記憶装
置のメモリセルを一括して消去する際の電圧印加状態を
示す電気回路図及びそのときの電子の移動状態を示す断
面図である。
置のメモリセルを一括して消去する際の電圧印加状態を
示す電気回路図及びそのときの電子の移動状態を示す断
面図である。
【図５】第１の実施形態における不揮発性半導体記憶装
置の中央のメモリセルを１つだけ選択して書込む際の電
圧印加状態を示す電気回路図及びそのときの電子の移動
状態を示す断面図である。
置の中央のメモリセルを１つだけ選択して書込む際の電
圧印加状態を示す電気回路図及びそのときの電子の移動
状態を示す断面図である。
【図６】第１の実施形態における不揮発性半導体記憶装
置の中央のメモリセルを１つだけ選択して読み出す際の
電圧印加状態を示す電気回路図及びそのときの電子の移
動状態を示す断面図である。
置の中央のメモリセルを１つだけ選択して読み出す際の
電圧印加状態を示す電気回路図及びそのときの電子の移
動状態を示す断面図である。
【図７】第２の実施形態における不揮発性半導体記憶装
置の消去時の電圧印加状態を示す電気回路図である。
置の消去時の電圧印加状態を示す電気回路図である。
【図８】第２の実施形態における不揮発性半導体記憶装
置の中央のメモリセルを１つだけ選択して書込む際の電
圧印加状態を示す電気回路図である。
置の中央のメモリセルを１つだけ選択して書込む際の電
圧印加状態を示す電気回路図である。
【図９】第２の実施形態における不揮発性半導体記憶装
置の中央のメモリセルを１つだけ選択して読み出す際の
電圧印加状態を示す電気回路図である。
置の中央のメモリセルを１つだけ選択して読み出す際の
電圧印加状態を示す電気回路図である。
【図１０】第３の実施形態における不揮発性半導体記憶
装置のメモリセルを一括して消去する際の電圧印加状態
を示す電気回路図及びそのときの電子の移動状態を示す
断面図である。
装置のメモリセルを一括して消去する際の電圧印加状態
を示す電気回路図及びそのときの電子の移動状態を示す
断面図である。
【図１１】第３の実施形態における不揮発性半導体記憶
装置の中央のメモリセルを１つだけ選択して書込む際の
電圧印加状態を示す電気回路図及びそのときの電子の移
動状態を示す断面図である。
装置の中央のメモリセルを１つだけ選択して書込む際の
電圧印加状態を示す電気回路図及びそのときの電子の移
動状態を示す断面図である。
【図１２】第３の実施形態における不揮発性半導体記憶
装置の中央のメモリセルを１つだけ選択して読み出す際
の電圧印加状態を示す電気回路図及びそのときの電子の
移動状態を示す断面図である。
装置の中央のメモリセルを１つだけ選択して読み出す際
の電圧印加状態を示す電気回路図及びそのときの電子の
移動状態を示す断面図である。
【図１３】第４の実施形態における不揮発性半導体記憶
装置のメモリトランジスタ部のＸ方向断面の構造を示す
断面図である。
装置のメモリトランジスタ部のＸ方向断面の構造を示す
断面図である。
【図１４】第４の実施形態における不揮発性半導体記憶
装置のセレクトトランジスタ部のＸ方向断面の構造を示
す断面図である。
装置のセレクトトランジスタ部のＸ方向断面の構造を示
す断面図である。
【図１５】第４の実施形態における不揮発性半導体記憶
装置のメモリセルを一括して消去する際の電圧印加状態
を示す電気回路図である。
装置のメモリセルを一括して消去する際の電圧印加状態
を示す電気回路図である。
【図１６】第４の実施形態における不揮発性半導体記憶
装置の中央のメモリセルを１つだけ選択して書込む際の
電圧印加状態を示す電気回路図である。
装置の中央のメモリセルを１つだけ選択して書込む際の
電圧印加状態を示す電気回路図である。
【図１７】第４の実施形態における不揮発性半導体記憶
装置の中央のメモリセルを１つだけ選択して読み出す際
の電圧印加状態を示す電気回路図である。
装置の中央のメモリセルを１つだけ選択して読み出す際
の電圧印加状態を示す電気回路図である。
【図１８】第４の実施形態の別形態である消去を浮遊ゲ
ート電極への電子注入としたときの消去時における電圧
印加状態を示す電気回路図である。
ート電極への電子注入としたときの消去時における電圧
印加状態を示す電気回路図である。
【図１９】第４の実施形態の別形態である書込みを浮遊
ゲート電極５からの電子除去としたときの書き込み時に
おける電圧印加状態を示す電気回路図である。
ゲート電極５からの電子除去としたときの書き込み時に
おける電圧印加状態を示す電気回路図である。
【図２０】第５の実施形態における不揮発性半導体記憶
装置のメモリセルのＹ方向断面の構造を示す断面図であ
る。
装置のメモリセルのＹ方向断面の構造を示す断面図であ
る。
【図２１】第５の実施形態における不揮発性半導体記憶
装置のメモリセルを一括して消去する際の電圧印加状態
を示す電気回路図である。
装置のメモリセルを一括して消去する際の電圧印加状態
を示す電気回路図である。
【図２２】第５の実施形態における不揮発性半導体記憶
装置の中央のメモリセルを１つだけ選択して書込む際の
電圧印加状態を示す電気回路図である。
装置の中央のメモリセルを１つだけ選択して書込む際の
電圧印加状態を示す電気回路図である。
【図２３】第５の実施形態における不揮発性半導体記憶
装置の中央のメモリセルを１つだけ選択して読み出す際
の電圧印加状態を示す電気回路図である。
装置の中央のメモリセルを１つだけ選択して読み出す際
の電圧印加状態を示す電気回路図である。
【図２４】従来のドレイン側ＦＮ−ＦＮ型Flash ＥＥＰ
ＲＯＭの構造の例を示す断面図である。
ＲＯＭの構造の例を示す断面図である。
【図２５】従来のドレイン側ＦＮ−ＦＮ型Flash ＥＥＰ
ＲＯＭにおける不揮発性半導体記憶装置のメモリセルを
一括して消去する際の電圧印加状態を示す電気回路図及
びそのときの電子の移動状態を示す断面図である。
ＲＯＭにおける不揮発性半導体記憶装置のメモリセルを
一括して消去する際の電圧印加状態を示す電気回路図及
びそのときの電子の移動状態を示す断面図である。
【図２６】従来のドレイン側ＦＮ−ＦＮ型Flash ＥＥＰ
ＲＯＭにおける中央のメモリセルを１つだけ選択して書
込む際の電圧印加状態を示す電気回路図及びそのときの
電子の移動状態を示す断面図である。
ＲＯＭにおける中央のメモリセルを１つだけ選択して書
込む際の電圧印加状態を示す電気回路図及びそのときの
電子の移動状態を示す断面図である。
【図２７】従来のドレイン側ＦＮ−ＦＮ型Flash ＥＥＰ
ＲＯＭにおける不揮発性半導体記憶装置の中央のメモリ
セルを１つだけ選択して読み出す際の電圧印加状態を示
す電気回路図及びそのときの電子の移動状態を示す断面
図である。
ＲＯＭにおける不揮発性半導体記憶装置の中央のメモリ
セルを１つだけ選択して読み出す際の電圧印加状態を示
す電気回路図及びそのときの電子の移動状態を示す断面
図である。
【図２８】従来のサイドウォール型セレクトトランジス
タを設けた不揮発性半導体記憶装置のメモリセルの構造
を示す断面図である。
タを設けた不揮発性半導体記憶装置のメモリセルの構造
を示す断面図である。
【図２９】図２８に示すサイドウォール型セレクトトラ
ンジスタを設けた不揮発性半導体記憶装置のメモリセル
を一括して消去する際の電圧印加状態を示す電気回路図
及びそのときの電子の移動状態を示す断面図である。
ンジスタを設けた不揮発性半導体記憶装置のメモリセル
を一括して消去する際の電圧印加状態を示す電気回路図
及びそのときの電子の移動状態を示す断面図である。
【図３０】図２８に示すサイドウォール型セレクトトラ
ンジスタを設けた不揮発性半導体記憶装置の中央のメモ
リセルを１つだけ選択して書込む際の電圧印加状態を示
す電気回路図及びそのときの電子の移動状態を示す断面
図である。
ンジスタを設けた不揮発性半導体記憶装置の中央のメモ
リセルを１つだけ選択して書込む際の電圧印加状態を示
す電気回路図及びそのときの電子の移動状態を示す断面
図である。
【図３１】図２８に示すサイドウォール型セレクトトラ
ンジスタを設けた不揮発性半導体記憶装置の中央のメモ
リセルを１つだけ選択して読み出す際の電圧印加状態を
示す電気回路図及びそのときの電子の移動状態を示す断
面図である。
ンジスタを設けた不揮発性半導体記憶装置の中央のメモ
リセルを１つだけ選択して読み出す際の電圧印加状態を
示す電気回路図及びそのときの電子の移動状態を示す断
面図である。
１ 半導体基板
２ Ｎ型ウェル
３ Ｐ型ウェル
４ ゲート絶縁膜
５ 浮遊ゲート電極
６ 電極間絶縁膜
７ 制御ゲート電極
８ ドレイン拡散層
９ ソース拡散層
１０ 中間拡散層
１１ ゲート絶縁膜
１２ 横方向電極間絶縁膜
１３ 選択ゲート電極
１４ 素子分離絶縁膜
１５ ダミー電極
１６ 電極間絶縁膜
１８ ウェル分離絶縁膜
２０ 金属配線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 田村 暢征
大阪府高槻市幸町１番１号 松下電子工
業株式会社内
(72)発明者 奥田 寧
大阪府高槻市幸町１番１号 松下電子工
業株式会社内
(56)参考文献 特開 平８−125041（ＪＰ，Ａ)
特開 昭62−113478（ＪＰ，Ａ)
特開 昭61−281546（ＪＰ，Ａ)
特開 平６−334156（ＪＰ，Ａ)
特開 平６−5870（ＪＰ，Ａ)
特開 平９−148463（ＪＰ，Ａ)
特開 平９−260518（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
G11C 16/04
H01L 27/115
H01L 29/788
H01L 29/792
Claims (8)
- 【請求項１】 半導体基板のウェル領域の上に複数のメ
モリセルを行列状に配置してなるメモリセルアレイを有
する不揮発性半導体記憶装置であって、 上記メモリセルは、 上記半導体基板のソース拡散層とドレイン拡散層との間
に、 上記半導体基板の上に形成された第１のゲート絶縁膜、
該第１のゲート絶縁膜の上に形成された浮遊ゲート電
極、該浮遊ゲート電極の上に形成された電極間絶縁膜、
及び該電極間絶縁膜の上に形成された制御ゲート電極を
有するメモリトランジスタと、 上記半導体基板の上に形成された第２のゲート絶縁膜及
び該第２のゲート絶縁膜の上に形成された選択ゲート電
極を有し、上記メモリトランジスタとは離間して配置さ
れたセレクトトランジスタと、 上記メモリトランジスタとセレクトトランジスタとの間
に位置する半導体基板内の領域に形成された中間拡散層
とを設けて構成され、 上記浮遊ゲート電極から電子を除去する際と上記浮遊ゲ
ート電極に電子を注入する際には、上記メモリトランジ
スタの第１のゲート絶縁膜の略全面を電子が通過するト
ンネル電流を用いるとともに、 上記複数のメモリセルのうち行方向に並ぶメモリセルの
各メモリトランジスタの制御ゲート電極を接続するメモ
リ・ワード線と、 上記複数のメモリセルのうち行方向に並ぶメモリセルの
各セレクトトランジスタの選択ゲート電極を接続するセ
レクト・ワード線と、 上記複数のメモリセルのうち列方向に並ぶメモリセルの
各ソース拡散層を接続するソース線と、 上記複数のメモリセルのうち列方向に並ぶメモリセルの
各ドレイン拡散層を接続するビット線とをさらに備え、 所定のメモリセル内のメモリトランジスタの浮遊ゲート
電極に電子を注入するときに、上記所定のメモリセル内
のセレクトトランジスタをオンする ことを特徴とする不
揮発性半導体記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
において、 上記ソース拡散層はデータの読み出し時においてソース
として機能し、上記ドレイン拡散層はデータの読み出し
時においてドレインとして機能することを特徴とする半
導体装置記憶装置。 - 【請求項３】 請求項１記載の不揮発性半導体記憶装置
において、 上記ソース線及びビット線は上記列方向に並ぶメモリセ
ルごとに独立していることを特徴とする半導体装置記憶
装置。 - 【請求項４】 請求項１記載の不揮発性半導体記憶装置
において、 上記ウェル領域は、上記メモリセルの列毎に電気的に分
離されていることを特徴とする半導体装置記憶装置。 - 【請求項５】 請求項１記載の不揮発性半導体記憶装置
において、 上記セレクトトランジスタの上記第２のゲート絶縁膜
は、上記メモリトランジスタの上記第２の絶縁膜と同時
に形成された絶縁膜により構成されかつ少なくともゲー
ト長方向にほぼ均一な膜厚を有し、 上記セレクトトランジスタの上記選択ゲート電極は、上
記メモリトランジスタの上記浮遊ゲート電極と同時に堆
積された第１の導体膜により構成され、 上記セレクトトランジスタは、 上記選択ゲート電極の上に形成され、上記メモリトラン
ジスタの上記電極間絶縁膜と同時に形成された絶縁膜に
より構成される第２の電極間絶縁膜と、 上記第２の電極間絶縁膜の上に形成され、上記メモリト
ランジスタの上記制御ゲート電極と同時に堆積された第
２の導体膜により構成されるダミー電極とをさらに備
え、 上記選択ゲート電極と上記ダミー電極とは電気的に短絡
されていることを特徴とする不揮発性半導体記憶装置。 - 【請求項６】 請求項１記載の不揮発性半導体記憶装置
において、 上記ドレイン拡散層と上記中間拡散層と上記ソース拡散
層とが同時に不純物を上記半導体基板内に導入すること
により形成されていることを特徴とする不揮発性半導体
記憶装置。 - 【請求項７】 半導体基板のウェル領域の上に複数のメ
モリセルを行列状に配置してなるメモリセルアレイを有
する不揮発性半導体記憶装置の駆動方法であって、 上記メモリセルは、 上記半導体基板のソース拡散層とドレイン拡散層との間
に、 上記半導体基板の上に形成された第１のゲート絶縁膜、
該第１のゲート絶縁膜の上に形成された浮遊ゲート電
極、該浮遊ゲート電極の上に形成された電極間絶縁膜、
及び該電極間絶縁膜の上に形成された制御ゲート電極を
有するメモリトランジスタと、 上記半導体基板の上に形成された第２のゲート絶縁膜及
び該第２のゲート絶縁膜の上に形成された選択ゲート電
極を有し、上記メモリトランジスタとは離間して配置さ
れたセレクトトランジスタと、 上記メモリトランジスタとセレクトトランジスタとの間
に位置する半導体基板内の領域に形成された中間拡散層
とを設けて構成され、 上記浮遊ゲート電極から電子を除去する際と上記浮遊ゲ
ート電極に電子を注入する際には、上記メモリトランジ
スタの第１のゲート絶縁膜の略全面を電子が通過するト
ンネル電流を用いるとともに、 上記複数のメモリセルのうち行方向に並ぶメモリセルの
各メモリトランジスタの制御ゲート電極を接続するメモ
リ・ワード線と、 上記複数のメモリセルのうち行方向に並ぶメモリセルの
各セレクトトランジスタの選択ゲート電極を接続するセ
レクト・ワード線と、 上記複数のメモリセルのうち列方向に並ぶメモリセルの
各ソース拡散層を接続するソース線と、 上記複数のメモリセルのうち列方向に並ぶメモリセルの
各ドレイン拡散層を接続するビット線とをさらに備え、 所定のメモリセル内のメモリトランジスタの浮遊ゲート
電極に電子を注入するときに、上記所定のメモリセル内
のセレクトトランジスタをオンする ことを特徴とする不
揮発性半導体記憶装置の駆動方法。 - 【請求項８】 請求項７記載の不揮発性半導体記憶装置
の駆動方法において、 上記ソース拡散層はデータの読み出し時においてソース
として機能し、上記ドレイン拡散層はデータの読み出し
時においてドレインとして機能することを特徴とする半
導体装置記憶装置の駆動方法。
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|---|---|---|---|
| JP33954897A JP3378879B2 (ja) | 1997-12-10 | 1997-12-10 | 不揮発性半導体記憶装置及びその駆動方法 |
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| EP98123178A EP0924768A3 (en) | 1997-12-10 | 1998-12-04 | Nonvolatile semiconductor memory device and method for driving the same |
| US09/206,560 US6169307B1 (en) | 1997-12-10 | 1998-12-08 | Nonvolatile semiconductor memory device comprising a memory transistor, a select transistor, and an intermediate diffusion layer |
| US09/677,844 US6377490B1 (en) | 1997-12-10 | 2000-10-03 | Nonvolatile semiconductor memory device and method for driving the same |
| US10/050,965 US6657893B2 (en) | 1997-12-10 | 2002-01-22 | Nonvolatile semiconductor memory device and method for driving the same |
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|---|---|---|---|
| JP33954897A JP3378879B2 (ja) | 1997-12-10 | 1997-12-10 | 不揮発性半導体記憶装置及びその駆動方法 |
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|---|---|
| JPH11177068A JPH11177068A (ja) | 1999-07-02 |
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|---|---|---|---|
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