KR20030013624A - Semiconductor device having notched gate electrode and method for manufacturing the same - Google Patents
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Abstract
노치부가 있는 게이트 전극을 갖춘 반도체 소자 및 그 제조 방법에 대하여 개시한다. 본 발명에서는 반도체 기판상에 상기 반도체 기판을 일부 노출시키는 개구부가 형성된 희생 절연층 패턴을 형성한다. 상기 개구부 내에서 상기 희생 절연층 패턴의 측벽 저부에 희생 스페이서를 형성한다. 상기 희생 스페이서가 형성되어 있는 상기 개구부의 저면에서 노출되는 반도체 기판상에 게이트 산화막을 형성한다. 상기 게이트 산화막이 형성되어 있는 개구부 내에 도전 물질을 매립하여 저부에 노치(notch)부가 형성되어 있는 측벽을 갖춘 게이트 전극을 형성한다. 상기 희생 절연층 패턴중 상부의 일부와 상기 희생 스페이서를 제거하여, 상기 희생 절연층 패턴중 하부의 나머지 일부와 상기 게이트 전극의 노치부 사이로 상기 반도체 기판의 상면을 일부 노출시킨다. 상기 희생 절연층 패턴중 하부의 나머지 일부와 상기 게이트 전극을 마스크로 하여 할로 이온 주입을 행하여 상기 반도체 기판 내에 할로 이온 주입 영역을 형성한다.A semiconductor device having a notched gate electrode and a manufacturing method thereof are disclosed. In the present invention, a sacrificial insulating layer pattern having an opening is formed on the semiconductor substrate to partially expose the semiconductor substrate. A sacrificial spacer is formed in a bottom portion of a sidewall of the sacrificial insulating layer pattern in the opening. A gate oxide film is formed on the semiconductor substrate exposed at the bottom of the opening in which the sacrificial spacers are formed. A conductive material is embedded in an opening in which the gate oxide film is formed to form a gate electrode having sidewalls having notches formed therein. A portion of the upper portion of the sacrificial insulating layer pattern and the sacrificial spacer are removed to partially expose an upper surface of the semiconductor substrate between the remaining portion of the lower portion of the sacrificial insulating layer pattern and the notch of the gate electrode. Halo ion implantation is performed using the remaining portion of the lower portion of the sacrificial insulating layer pattern and the gate electrode as a mask to form a halo ion implantation region in the semiconductor substrate.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 MOS 트랜지스터를 갖춘 반도체 소자의 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a method for manufacturing a semiconductor device having a MOS transistor.
반도체 소자가 고집적화됨에 따라 트랜지스터에서 채널의 길이가 짧아지고 있다. 이와 같이 짧은 채널 길이를 가지는 트랜지스터를 형성하는 데 있어서, 펀치스루(punch-through) 현상을 방지하기 위하여 게이트 전극을 형성한 후 소스/드레인 영역을 형성하기 전에 반도체 기판의 활성 영역의 농도를 높이기 위한 목적으로 소스/드레인 영역 형성용 불순물 이온과 반대 타입의 불순물 이온을 사용하여 할로 이온 주입을 실시한다. 이와 같은 할로 이온 주입 공정을 행하면, 반도체 기판에서 소스/드레인과의 경계 부분에서의 불순물 농도가 다른 부분에서의 불순물 농도보다 높아진다.As semiconductor devices have been highly integrated, channel lengths have become shorter in transistors. In forming a transistor having a short channel length as described above, to increase the concentration of the active region of the semiconductor substrate before forming the source / drain regions after forming the gate electrode to prevent punch-through. For the purpose, halo ion implantation is performed using impurity ions of a type opposite to that of the source / drain region formation impurity ions. When such a halo ion implantation process is performed, the impurity concentration at the boundary portion between the source and the drain in the semiconductor substrate is higher than the impurity concentration at other portions.
그런데, 최근 반도체 소자의 집적도가 증가함에 따라, 짧은 채널 길이를 가지는 트랜지스터를 제조하는 데 있어서 포토리소그래피 공정에서의 한계 및 웨이퍼 내에서의 불규칙한 CD(critical dimension) 콘트롤로 인하여 웨이퍼상의 각 위치에 따라 얻어지는 특성이 균일하지 않아 제품의 퍼포먼스(performance)에 악영향을 미친다. 또한, 할로 이온 주입시 게이트 라인에 의한 쉐도우 효과로 인하여 원하는 이온 주입 부위인 게이트 라인의 측벽 하단부의 반도체 기판에 할로 이온 주입이 효과적으로 이루어지지 않을 뿐 만 아니라, 할로 이온 주입이 소스/드레인 영역까지 이루어져서 시트 저항을 높이게 되고, 트랜지스터의 구동 능력을 떨어뜨린다.However, with the recent increase in the degree of integration of semiconductor devices, in the fabrication of transistors with short channel lengths, due to limitations in the photolithography process and irregular CD (critical dimension) control in the wafer, Uneven characteristics adversely affect the performance of the product. In addition, the halo ion implantation is not only effectively implanted into the semiconductor substrate at the lower end of the sidewall of the gate line, which is a desired ion implantation region, but also by the halo ion implantation. The sheet resistance is increased and the driving ability of the transistor is reduced.
또한, 게이트 산화막의 두께가 작아질수록 게이트 전극의 에지 부분에서 오버랩 커패시턴스가 커져서 트랜지스터의 동작 속도를 느리게 하는 결과를 초래하고, 그에 따라 제품 성능의 저하를 초래하게 된다. 게이트 전극의 에지 부분에서오버랩 커패시턴스는 트랜지스터의 동작 속도에 가장 큰 영향을 미치는 파라미터중 하나이다. 종래 기술에 따른 반도체 소자의 제조 방법에서는, 이와 같은 오버랩 커패시턴스를 줄이기 위하여 게이트 패턴을 형성 한 후 상기 게이트 패턴의 주위에 형성하는 산화막의 두께를 두껍게 형성하면서 어닐링 시간을 증가시켰다. 이와 같은 방법을 사용하면, 트랜지스터의 에지 부분인 게이트 전극과 소스/드레인 영역이 오버랩되는 부분에서 등가산화막의 두께가 두꺼워져서 오버랩 커패시턴스가 감소되는 효과가 있다. 그러나, 이와 같은 종래 기술에서는, 후속의 소스/드레인 영역 형성을 위한 낮은 도핑 농도의 불순물 이온 주입시 등가산화막의 두께에 따라 불순물 이온이 충분히 확산되지 않아서 드레인 포화 전류(Idsat)가 떨어질 수 있다. 불순물 이온을 충분히 확산시키기 위하여 어닐링 공정을 이용할 수 있으나, 셸로우 정크션(shallow junction)을 지향하기 위하여는 가급적 열적 부담(thermal budget)을 최소화할 필요가 있다.In addition, as the thickness of the gate oxide film becomes smaller, the overlap capacitance at the edge portion of the gate electrode becomes larger, resulting in a slower operation speed of the transistor, resulting in a decrease in product performance. Overlap capacitance at the edge of the gate electrode is one of the parameters that has the greatest effect on the operating speed of the transistor. In the method of manufacturing a semiconductor device according to the related art, annealing time is increased while a gate pattern is formed in order to reduce such overlap capacitance and a thick thickness of an oxide film formed around the gate pattern is formed. Using this method, the thickness of the equivalent oxide film becomes thick at the portion where the gate electrode and the source / drain region overlap with the edge portion of the transistor, thereby reducing the overlap capacitance. However, in this conventional technique, the impurity ions may not be sufficiently diffused according to the thickness of the equivalent oxide film during the implantation of the impurity ions having a low doping concentration for subsequent source / drain region formation, so that the drain saturation current Idsat may drop. The annealing process may be used to sufficiently diffuse the impurity ions, but it is necessary to minimize the thermal budget as much as possible to direct the shallow junction.
본 발명의 목적은 상기한 바와 같은 종래 기술에서의 문제점을 해결하고자 하는 것으로, 고집적화된 반도체 소자에서 포토리소그래피 공정의 한계를 극복하고 트랜지스터의 구동 능력을 향상시킬 수 있는 구조를 가지는 반도체 소자를 제공하는 것이다.An object of the present invention is to solve the problems in the prior art as described above, to provide a semiconductor device having a structure that can overcome the limitations of the photolithography process in the highly integrated semiconductor device and improve the driving capability of the transistor. will be.
본 발명의 다른 목적은 고집적화된 반도체 소자를 제조하는 데 있어서 펀치스루 현상을 방지하면서, 소스/드레인 영역에서의 시트 저항을 줄이고, 게이트 전극의 에지 부분에서의 오버랩 커패시턴스를 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는 것이다.Another object of the present invention is to provide a semiconductor device capable of reducing the sheet resistance in the source / drain region and reducing the overlap capacitance in the edge portion of the gate electrode while preventing the punch-through phenomenon in manufacturing a highly integrated semiconductor device. It is to provide a manufacturing method.
도 1 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.1 to 11 are cross-sectional views illustrating a manufacturing method of a semiconductor device according to a preferred embodiment of the present invention in order of process.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10: 반도체 기판, 12: 제1 실리콘 산화막, 14: 제1 실리콘 질화막, 16: 제2 실리콘 산화막, 18: 제2 실리콘 질화막, 19: 희생 절연층 패턴, 20: 개구부, 22: 희생 스페이서, 26: 게이트 산화막, 30: 게이트 전극, 30a: 노치부, 30b: 저면, 30t: 상면, 40: 할로 이온 주입, 42: 할로 이온 주입 영역, 52: 제1 스페이서, 60: 1차 이온 주입, 62: 낮은 도핑 농도를 가지는 소스/드레인 영역, 70: 금속 실리사이드층, 82: 제2 스페이서, 90: 2차 이온 주입, 92: 높은 도핑 농도를 가지는 소스/드레인 영역.Reference Signs List 10 semiconductor substrate, 12 first silicon oxide film, 14 first silicon nitride film, 16 second silicon oxide film, 18 second silicon nitride film, 19 sacrificial insulating layer pattern, 20 opening, 22 sacrificial spacer, 26 : Gate oxide film, 30: gate electrode, 30a: notch portion, 30b: bottom surface, 30t: top surface, 40: halo ion implantation, 42: halo ion implantation region, 52: first spacer, 60: primary ion implantation, 62: Source / drain region with low doping concentration, 70: metal silicide layer, 82: second spacer, 90: secondary ion implantation, 92: source / drain region with high doping concentration.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 반도체 기판과, 상기 반도체 기판상에 형성되고, 상면과, 저면과, 상기 저면의 폭이 상기 상면의 폭보다 작게 되도록 저부에 노치(notch)부가 형성되어 있는 측벽을 갖춘 게이트 전극과, 상기 반도체 기판에 형성된 소스/드레인 영역과, 상기 소스/드레인 영역 위에 형성된 금속 실리사이드층과, 상기 게이트 전극의 측벽을 덮는 제1 스페이서와, 상기 금속 실리사이드층의 일부와 상기 제1 스페이서를 덮는 제2 스페이서를 포함한다.In order to achieve the above object, a semiconductor device according to the present invention is formed on a semiconductor substrate and the semiconductor substrate, the notch at the bottom such that the width of the top, bottom and bottom is smaller than the width of the top surface. A gate electrode having an additional sidewall formed thereon, a source / drain region formed on the semiconductor substrate, a metal silicide layer formed on the source / drain region, a first spacer covering a sidewall of the gate electrode, and the metal silicide layer And a second spacer covering the first spacer.
상기 제1 스페이서는 실리콘 산화막으로 이루어지고, 상기 제2 스페이서는 실리콘 질화막으로 이루어진다.The first spacer is made of a silicon oxide film, and the second spacer is made of a silicon nitride film.
본 발명에 따른 반도체 소자는 상기 게이트 전극의 아래에서 상기 소스/드레인 영역 사이에 형성된 채널 영역과, 상기 채널 영역에서 상기 소스/드레인 영역과의 경계 부분에 형성된 할로 이온 주입 영역을 더 포함할 수 있다. 상기 채널 영역과 상기 할로 이온 주입 영역은 서로 동일한 도전형의 불순물 이온으로 도핑되어 있다.The semiconductor device may further include a channel region formed between the source / drain regions under the gate electrode, and a halo ion implantation region formed at a boundary portion of the channel region with the source / drain region. . The channel region and the halo ion implantation region are doped with impurity ions of the same conductivity type as each other.
본 발명에 따른 반도체 소자의 제조 방법에서는 반도체 기판상에 상기 반도체 기판을 일부 노출시키는 개구부가 형성된 희생 절연층 패턴을 형성한다. 상기 개구부 내에서 상기 희생 절연층 패턴의 측벽 저부에 희생 스페이서를 형성한다. 상기 희생 스페이서가 형성되어 있는 상기 개구부의 저면에서 노출되는 반도체 기판상에 게이트 산화막을 형성한다. 상기 게이트 산화막이 형성되어 있는 개구부 내에 도전 물질을 매립하여 저부에 노치(notch)부가 형성되어 있는 측벽을 갖춘 게이트 전극을 형성한다. 상기 희생 절연층 패턴중 상부의 일부와 상기 희생 스페이서를 제거하여, 상기 희생 절연층 패턴중 하부의 나머지 일부와 상기 게이트 전극의 노치부 사이로 상기 반도체 기판의 상면을 일부 노출시킨다. 상기 희생 절연층 패턴중 하부의 나머지 일부와 상기 게이트 전극을 마스크로 하여 할로 이온 주입을 행하여 상기 반도체 기판 내에 할로 이온 주입 영역을 형성한다.In the method of manufacturing a semiconductor device according to the present invention, a sacrificial insulating layer pattern having an opening is formed on the semiconductor substrate to partially expose the semiconductor substrate. A sacrificial spacer is formed in a bottom portion of a sidewall of the sacrificial insulating layer pattern in the opening. A gate oxide film is formed on the semiconductor substrate exposed at the bottom of the opening in which the sacrificial spacers are formed. A conductive material is embedded in an opening in which the gate oxide film is formed to form a gate electrode having sidewalls having notches formed therein. A portion of the upper portion of the sacrificial insulating layer pattern and the sacrificial spacer are removed to partially expose an upper surface of the semiconductor substrate between the remaining portion of the lower portion of the sacrificial insulating layer pattern and the notch of the gate electrode. Halo ion implantation is performed using the remaining portion of the lower portion of the sacrificial insulating layer pattern and the gate electrode as a mask to form a halo ion implantation region in the semiconductor substrate.
상기 희생 절연층 패턴은 상기 반도체 기판상에 형성된 제1 실리콘 산화막과, 상기 제1 실리콘 산화막 위에 형성된 제1 실리콘 질화막과, 상기 제1 실리콘 질화막 위에 형성된 제2 실리콘 산화막과, 상기 제2 실리콘 산화막 위에 형성된 제2 실리콘 질화막으로 이루어질 수 있다. 이 때, 상기 희생 절연층 패턴중 상부의 일부를 제거하는 단계에서는 상기 제2 실리콘 산화막 및 제2 실리콘 질화막을 제거한다.The sacrificial insulating layer pattern may include a first silicon oxide film formed on the semiconductor substrate, a first silicon nitride film formed on the first silicon oxide film, a second silicon oxide film formed on the first silicon nitride film, and a second silicon oxide film. The second silicon nitride film may be formed. In this case, in the removing of a part of the upper portion of the sacrificial insulating layer pattern, the second silicon oxide film and the second silicon nitride film are removed.
상기 개구부 내에서 상기 제2 실리콘 산화막의 측벽의 일부가 노출되도록 하기 위하여, 상기 희생 스페이서는 상기 제1 실리콘 질화막의 상면보다 높고 상기 제2 실리콘 산화막의 상면보다 낮은 높이를 가지도록 형성한다.In order to expose a portion of the sidewall of the second silicon oxide film in the opening, the sacrificial spacer is formed to have a height higher than an upper surface of the first silicon nitride film and lower than an upper surface of the second silicon oxide film.
또한, 상기 할로 이온 주입은 상기 반도체 기판의 주면과 수직을 이루는 방향으로부터 25 ∼ 50도의 경사각을 가지는 방향으로 행하는 것이 바람직하다. 본 발명에 따른 반도체 소자의 제조 방법은 상기 희생 절연층 패턴중 하부의 나머지 일부를 제거하는 단계와, 상기 반도체 기판에 소스/드레인 영역 형성을 위한 1차이온 주입을 행하는 단계를 더 포함할 수 있다. 상기 1차 이온 주입 단계에서는 N-형 또는 P-형 이온 주입을 행할 수 있다.The halo ion implantation is preferably performed in a direction having an inclination angle of 25 to 50 degrees from a direction perpendicular to the main surface of the semiconductor substrate. The method of manufacturing a semiconductor device according to the present invention may further include removing a portion of the lower portion of the sacrificial insulating layer pattern, and performing primary ion implantation on the semiconductor substrate to form a source / drain region. . In the primary ion implantation step, an N − or P − type ion implantation may be performed.
본 발명에 따른 반도체 소자의 제조 방법에서는 상기 게이트 전극의 측벽에 제1 스페이서를 형성하는 단계를 더 포함할 수 있다. 상기 1차 이온 주입 단계에서 N-형 이온 주입을 행하는 경우, 상기 1차 이온 주입 단계는 상기 게이트 전극의 측벽에 제1 스페이서를 형성하는 단계 전 또는 후에 행할 수 있다. 상기 1차 이온 주입 단계에서 P-형 이온 주입을 행하는 경우, 상기 1차 이온 주입 단계는 상기 게이트 전극의 측벽에 제1 스페이서를 형성한 후 행하는 것이 바람직하다. 상기 1차 이온 주입 단계는 상기 반도체 기판의 주면과 수직을 이루는 방향으로부터 15 ∼ 25도의 경사각을 가지는 방향으로 행한다.In the method of manufacturing a semiconductor device according to the present invention, the method may further include forming a first spacer on sidewalls of the gate electrode. When performing N − type ion implantation in the primary ion implantation step, the primary ion implantation step may be performed before or after the step of forming the first spacer on the sidewall of the gate electrode. When P − type ion implantation is performed in the primary ion implantation step, the primary ion implantation step is preferably performed after forming the first spacer on the sidewall of the gate electrode. The primary ion implantation step is performed in a direction having an inclination angle of 15 to 25 degrees from a direction perpendicular to the main surface of the semiconductor substrate.
본 발명에 따른 반도체 소자의 제조 방법은 상기 1차 이온 주입이 행해진 상기 반도체 기판의 상면 및 상기 게이트 전극의 상면에 금속 실리사이드층을 형성하는 단계와, 상기 금속 실리사이드층의 일부와 상기 제1 스페이서를 덮는 제2 스페이서를 형성하는 단계와, 상기 반도체 기판에 상기 소스/드레인 영역 형성을 위한 2차 이온 주입을 행하는 단계를 더 포함할 수 있다.A method of manufacturing a semiconductor device according to the present invention includes forming a metal silicide layer on an upper surface of the semiconductor substrate subjected to primary ion implantation and an upper surface of the gate electrode, and forming a portion of the metal silicide layer and the first spacer. The method may further include forming a covering second spacer, and performing a second ion implantation on the semiconductor substrate to form the source / drain region.
본 발명에 의하면, 게이트 전극에 형성된 노치부를 이용하여 반도체 기판에서 할로 이온 주입이 반드시 필요한 부분에만 국부적으로 할로 이온 주입을 행할 수 있으며, 그 결과 소스/드레인 영역에서의 시트 저항을 줄이고 할로 이온 주입의효과를 최대화할 수 있다. 또한, 낮은 도핑 농도를 가지는 소스/드레인 영역 형성을 위한 1차 이온 주입 공정시 상기 게이트 전극에 형성된 노치부의 마스킹 효과를 최대한 이용하여 소정의 경사각을 가지는 방향으로 이온 주입한다. 따라서, 게이트 전극과의 오버랩 마진을 최소화할 수 있고, 트랜지스터의 에지 부분인 게이트 전극과 소스/드레인 영역이 오버랩되는 부분에서 커패시턴스를 최소화할 수 있다.According to the present invention, halo ion implantation can be performed locally only in the portion where the halo ion implantation is absolutely necessary in the semiconductor substrate by using the notch formed in the gate electrode, thereby reducing sheet resistance in the source / drain region and The effect can be maximized. In addition, during a primary ion implantation process for forming a source / drain region having a low doping concentration, ion implantation is performed in a direction having a predetermined inclination angle by maximizing the masking effect of the notch formed in the gate electrode. Therefore, the overlap margin with the gate electrode can be minimized, and the capacitance can be minimized at the portion where the gate electrode, which is an edge portion of the transistor, and the source / drain region overlap.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.The following exemplary embodiments can be modified in many different forms, and the scope of the present invention is not limited to the following exemplary embodiments. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the accompanying drawings, the size or thickness of the films or regions is exaggerated for clarity. In addition, when a film is described as "on" another film or substrate, the film may be directly on top of the other film, and a third other film may be interposed therebetween.
도 1 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.1 to 11 are cross-sectional views illustrating a manufacturing method of a semiconductor device according to a preferred embodiment of the present invention in order of process.
도 1을 참조하면, 반도체 기판(10)상에 약 100 ∼ 300Å 두께의 제1 실리콘 산화막(12), 약 100 ∼ 300Å 두께의 제1 실리콘 질화막(14), 약 500Å 두께의 제2 실리콘 산화막(16) 및 약 1500Å 두께의 제2 실리콘 질화막(18)을 차례로 형성한 후, 이들을 포토리소그래피 공정에 의하여 패터닝하여, 상기 반도체 기판(10)의 일부를 노출시키는 개구부(20)가 형성된 희생 절연층 패턴(19)을 형성한다.Referring to FIG. 1, a first silicon oxide film 12 having a thickness of about 100 to 300 GPa, a first silicon nitride film 14 having a thickness of about 100 to 300 GPa, a second silicon oxide film having a thickness of about 500 GPa on the semiconductor substrate 10 ( 16) and a second silicon nitride film 18 having a thickness of about 1500 GPa are sequentially formed, and then patterned by a photolithography process to form a sacrificial insulating layer pattern having an opening 20 exposing a portion of the semiconductor substrate 10. (19) is formed.
도 2를 참조하면, 상기 희생 절연층 패턴(19)이 형성된 결과물 전면에 실리콘 산화막을 약 500Å 두께로 증착한 후, 상기 제2 실리콘 산화막(16)의 측벽이 노출될 때까지 충분히 에치백하여 상기 개구부(20) 내에서 상기 희생 절연층 패턴(19)의 측벽 저부에 희생 스페이서(22)를 형성한다. 즉, 상기 희생 스페이서(22)는 상기 제1 실리콘 질화막(14)의 상면보다 높고 상기 제2 실리콘 산화막(16)의 상면보다 낮은 높이를 가지도록 형성함으로써, 상기 개구부(20) 내에서 상기 제2 실리콘 산화막(16)의 측벽의 일부가 노출되도록 한다. 상기 희생 스페이서(22)는 1000Å 이하의 높이 및 500Å 이하의 폭을 가지도록 형성하는 것이 바람직하다.Referring to FIG. 2, a silicon oxide film is deposited to a thickness of about 500 Å on the entire surface of the resultant sacrificial insulating layer pattern 19, and then sufficiently etched back until the sidewall of the second silicon oxide film 16 is exposed. A sacrificial spacer 22 is formed at a bottom of the sidewall of the sacrificial insulating layer pattern 19 in the opening 20. That is, the sacrificial spacer 22 is formed to have a height higher than an upper surface of the first silicon nitride film 14 and lower than an upper surface of the second silicon oxide film 16, thereby forming the second inside the opening 20. A portion of the sidewall of the silicon oxide film 16 is exposed. The sacrificial spacers 22 may be formed to have a height of 1000 mm or less and a width of 500 mm or less.
도 3을 참조하면, 상기 개구부(20)의 저면에서 상기 희생 스페이서(22) 사이로 노출되는 상기 반도체 기판(10)의 표면에 게이트 산화막(26)을 형성한다. 그 후, 상기 게이트 산화막(26)이 형성되어 있는 상기 개구부(20) 내에 도전 물질로서 폴리실리콘을 다마신 기법으로 매립하여, 저부에 노치(notch)부(30a)가 형성되어 있는 측벽을 갖춘 게이트 전극(30)을 형성한다. 상기 게이트 전극(30)의 측벽 저부에 상기 노치부(30a)가 형성되어 있으므로, 상기 게이트 전극(30)의 저면(30b)의 폭(Wb)은 그 상면(30t)의 폭(Wt)보다 작다.Referring to FIG. 3, a gate oxide layer 26 is formed on a surface of the semiconductor substrate 10 exposed between the sacrificial spacers 22 on the bottom surface of the opening 20. Thereafter, a polysilicon as a conductive material is embedded in the opening 20 in which the gate oxide film 26 is formed, using a damascene technique, and a gate having a sidewall having a notch portion 30a formed therein. The electrode 30 is formed. Since the notch 30a is formed at the bottom of the sidewall of the gate electrode 30, the width Wb of the bottom surface 30b of the gate electrode 30 is smaller than the width Wt of the upper surface 30t. .
도 4를 참조하면, 상기 희생 절연층 패턴(19)중 상부의 일부, 즉 상기 제2 실리콘 질화막(18) 및 제2 실리콘 산화막(16)과, 상기 희생 스페이서(22)를 제거하여, 상기 희생 절연층 패턴(19)중 하부의 나머지 일부, 즉 상기 제1 실리콘산화막(12) 및 제1 실리콘 질화막(14)과, 상기 게이트 전극(30)의 노치부(30a)와의 사이로 상기 반도체 기판(10)의 상면(10a)을 일부 노출시킨다.Referring to FIG. 4, a portion of an upper portion of the sacrificial insulating layer pattern 19, that is, the second silicon nitride layer 18, the second silicon oxide layer 16, and the sacrificial spacer 22 are removed to provide the sacrificial layer. The semiconductor substrate 10 is interposed between the remaining portion of the lower portion of the insulating layer pattern 19, that is, the first silicon oxide film 12 and the first silicon nitride film 14, and the notch portion 30a of the gate electrode 30. Part of the upper surface 10a of the ().
도 5를 참조하면, 상기 희생 절연층 패턴(19)중 하부의 나머지 일부를 구성하는 상기 제1 실리콘 질화막(14)과 상기 게이트 전극(30)을 마스크로 하여, 상기 반도체 기판(10)의 노출된 상면(10a)에만 할로 이온 주입(40)을 행하여, 상기 반도체 기판(10) 내에 할로 이온 주입 영역(42)을 형성한다. 상기 할로 이온 주입(40)은 상기 반도체 기판(10)의 주면과 수직을 이루는 방향으로부터 약 25 ∼ 50도, 바람직하게는 약 30도의 경사각(θ1)을 가지는 방향으로 행한다. 이 때, 상기 제1 실리콘 질화막(14)은 할로 이온 주입(40)시 영향을 받지 않으므로 상기 제1 실리콘 질화막(14) 아래의 반도체 기판(10), 즉 소스/드레인 영역이 형성되는 부분에는 할로 이온이 주입되지 않는다. 따라서, 상기 할로 이온 주입(40)에 의하여 시트 저항이 증가될 염려가 없다.Referring to FIG. 5, the semiconductor substrate 10 is exposed using the first silicon nitride film 14 and the gate electrode 30, which form the remaining part of the lower portion of the sacrificial insulating layer pattern 19, as a mask. The halo ion implantation 40 is performed only on the upper surface 10a, and the halo ion implantation region 42 is formed in the semiconductor substrate 10. The halo ion implantation 40 is performed in a direction having an inclination angle θ 1 of about 25 to 50 degrees, preferably about 30 degrees, from a direction perpendicular to the main surface of the semiconductor substrate 10. At this time, since the first silicon nitride film 14 is not affected by the halo ion implantation 40, the halo is formed on the semiconductor substrate 10 under the first silicon nitride film 14, that is, the portion where the source / drain regions are formed. No ions are implanted. Therefore, there is no fear that the sheet resistance is increased by the halo ion implantation 40.
도 6을 참조하면, 상기 제1 실리콘 산화막(12) 및 제2 실리콘 산화막(14)을 제거하여, 상기 게이트 전극(30)의 주위에서 상기 반도체 기판(10)의 상면(10a)을 노출시킨다.Referring to FIG. 6, the first silicon oxide film 12 and the second silicon oxide film 14 are removed to expose the top surface 10a of the semiconductor substrate 10 around the gate electrode 30.
도 7을 참조하면, 상기 할로 이온 주입 영역(42)이 형성된 결과물 전면에 MTO(middle temperature oxide) 또는 LTO(low temperature oxide)로 이루어지는 실리콘 산화막을 약 200Å의 두께로 얇게 증착한 후, 에치백하여 상기 게이트 전극(30)의 측벽에 제1 스페이서(52)를 형성한다.Referring to FIG. 7, a thin silicon oxide film formed of a middle temperature oxide (MTO) or a low temperature oxide (LTO) is thinly deposited to a thickness of about 200 kPa on the entire surface of the resulting halo ion implantation region 42 and then etched back. First spacers 52 are formed on sidewalls of the gate electrode 30.
도 8을 참조하면, 상기 반도체 기판(10)의 노출된 상면(10a)에 소스/드레인 영역 형성을 위한 1차 이온 주입(60)을 행하여 낮은 도핑 농도를 가지는 소스/드레인 영역(62)을 형성한다. NMOS 트랜지스터를 형성하는 경우에는 상기 1차 이온 주입(60)시 N-형 이온 주입을 행하고, PMOS 트랜지스터를 형성하는 경우에는 상기 1차 이온 주입(60)시 P-형 이온 주입을 행한다. NMOS 트랜지스터를 형성하는 경우에는, 상기 1차 이온 주입(60)을 상기 제1 스페이서(52) 형성 전에 행하는 것도 가능하다. 상기 1차 이온 주입(60)은 상기 반도체 기판(10)의 주면과 수직을 이루는 방향으로부터 약 15 ∼ 25도, 바람직하게는 약 20도의 경사각(θ2)을 가지는 방향으로 행한다. 여기서, 상기 1차 이온 주입(60)을 상기 경사각(θ2)을 가지는 방향으로 행하므로, 상기 게이트 전극(30)과 최소한의 오버랩이 가능하게 할 수 있다. 따라서, 트랜지스터의 에지 부분인 상기 게이트 전극(30)과 소스/드레인 영역이 오버랩되는 부분에서 커패시턴스를 최소화할 수 있다.Referring to FIG. 8, primary ion implantation 60 for source / drain region formation is performed on the exposed upper surface 10a of the semiconductor substrate 10 to form a source / drain region 62 having a low doping concentration. do. In the case of forming the NMOS transistor, the N − -type ion implantation is performed at the primary ion implantation 60, and in the case of forming the PMOS transistor, the P − type ion implantation is performed at the primary ion implantation 60. When forming an NMOS transistor, it is also possible to perform the said primary ion implantation 60 before forming the said 1st spacer 52. The primary ion implantation 60 is performed in a direction having an inclination angle θ 2 of about 15 to 25 degrees, preferably about 20 degrees, from a direction perpendicular to the main surface of the semiconductor substrate 10. Here, since the primary ion implantation 60 is performed in the direction having the inclination angle θ 2 , a minimum overlap with the gate electrode 30 can be made possible. Therefore, capacitance can be minimized at a portion where the source / drain region overlaps with the gate electrode 30 which is an edge portion of the transistor.
도 9를 참조하면, 상기 1차 이온 주입(60)이 행해진 상기 반도체 기판(10)의 상면 및 상기 게이트 전극(30)의 상면에 금속 실리사이드층(70)을 형성한다. 상기 금속 실리사이드층(70)은 코발트 실리사이드(CoSix)로 형성하는 것이 바람직하다. 코발트 실리사이드(CoSix)로 이루어지는 상기 금속 실리사이드층(70)을 형성하기 위하여, 먼저 상기 1차 이온 주입(60)이 행해진 상기 반도체 기판(10) 전면에 코발트막을 형성한 후 통상의 살리사이드(salicide) 공정을 행하여 상기 반도체 기판(10)의 상면 및 상기 게이트 전극(30)의 상면에 코발트 실리사이드층을 형성한 후, 그 위에 잔존하는 코발트막을 식각하여 제거한다.9, a metal silicide layer 70 is formed on an upper surface of the semiconductor substrate 10 on which the primary ion implantation 60 is performed and an upper surface of the gate electrode 30. The metal silicide layer 70 may be formed of cobalt silicide (CoSi x ). In order to form the metal silicide layer 70 made of cobalt silicide (CoSi x ), a cobalt film is first formed on the entire surface of the semiconductor substrate 10 on which the primary ion implantation 60 is performed, and then a typical salicide ) To form a cobalt silicide layer on the top surface of the semiconductor substrate 10 and the top surface of the gate electrode 30, and then remove the cobalt film remaining thereon by etching.
도 10을 참조하면, 상기 금속 실리사이드층(70)이 형성된 결과물 전면에 실리콘 질화막을 약 500 ∼ 1000Å의 두께로 증착하고, 에치백하여 상기 금속 실리사이드층(70)의 일부와 상기 제1 스페이서(52)를 덮는 제2 스페이서(82)를 형성한다.Referring to FIG. 10, a silicon nitride film is deposited to a thickness of about 500 to about 1000 GPa on the entire surface of the resultant product on which the metal silicide layer 70 is formed, and then etched back to a part of the metal silicide layer 70 and the first spacer 52. ) To form a second spacer 82.
도 11을 참조하면, 상기 제2 스페이서(82)가 형성된 상기 반도체 기판(10)에 대하여 소스/드레인 영역 형성을 위한 2차 이온 주입(90)을 행하여, 높은 도핑 농도를 가지는 소스/드레인 영역(92)을 형성한다. NMOS 트랜지스터를 형성하는 경우에는 상기 2차 이온 주입(90)시 N+형 이온 주입을 행하고, PMOS 트랜지스터를 형성하는 경우에는 상기 2차 이온 주입(90)시 P+형 이온 주입을 행한다. 상기 2차 이온 주입(90)은 상기 반도체 기판(10)의 주면과 수직을 이루는 방향으로 행한다. 그 후, 코발트를 이용하여 상기 설명한 바와 같은 통상적인 살리사이드 공정을 행한다. 여기서, 상기 2차 이온 주입(90)은 상기 반도체 기판(10)의 주면과 수직을 이루는 방향으로 행해지므로, 상기 노치부(30a)가 형성된 상기 게이트 전극(30)이 이온 주입 마스크 역할을 하여 상기 게이트 전극(30) 아래로 불순물 이온이 확산되는 것을 적절히 유지할 수 있다. 또한, 상기 게이트 전극(30)의 노치부(30a)에 의하여 상기 금속 실리사이드층(70)이 상기 제1 스페이서(52)의 주위에서 상기 제2 스페이서(82)에 의해 덮이도록 상기 제2 스페이서(82)의 하부까지 연장되어 있다. 따라서, 상기 낮은 도핑 농도를 가지는 소스/드레인 영역(62)까지 상기 금속 실리사이드층(70)이 연장되어 있어 시트 저항을 최소화할 수 있다.Referring to FIG. 11, a secondary ion implantation 90 is formed to form a source / drain region on the semiconductor substrate 10 on which the second spacer 82 is formed, thereby forming a source / drain region having a high doping concentration ( 92). In the case of forming an NMOS transistor, N + -type ion implantation is performed at the secondary ion implantation 90, and in the case of forming a PMOS transistor, P + -type ion implantation is performed at the secondary ion implantation 90. The secondary ion implantation 90 is performed in a direction perpendicular to the main surface of the semiconductor substrate 10. Thereafter, cobalt is used to carry out the conventional salicide process as described above. Here, since the secondary ion implantation 90 is performed in a direction perpendicular to the main surface of the semiconductor substrate 10, the gate electrode 30 on which the notch 30a is formed serves as an ion implantation mask. The diffusion of impurity ions under the gate electrode 30 can be properly maintained. In addition, the second spacer (eg, the metal silicide layer 70 is covered by the second spacer 82 around the first spacer 52 by the notch 30a of the gate electrode 30). Extends to the bottom of 82). Accordingly, the metal silicide layer 70 extends to the source / drain region 62 having the low doping concentration, thereby minimizing sheet resistance.
본 발명에 따른 반도체 소자는 측벽의 저부에 노치부가 형성된 게이트 전극을 갖추고 있다. 따라서, 상기 게이트 전극의 노치부를 이용하여 반도체 기판에서 한정된 활성 영역, 즉 할로 이온 주입이 반드시 필요한 부분인 게이트 전극과 소스/드레인 영역이 오버랩되는 영역인 소스/드레인 영역의 에지 부분에만 국부적으로 할로 이온 주입을 행할 수 있으며, 그 결과 소스/드레인 영역에서의 시트 저항을 줄이고 할로 이온 주입의 효과를 최대화할 수 있다.The semiconductor device according to the present invention has a gate electrode having a notch formed at the bottom of the sidewall. Therefore, by using the notch of the gate electrode, halo ions are locally only at the edge portion of the active region defined in the semiconductor substrate, that is, the region where the gate electrode and the source / drain region overlap with the gate electrode, which is a portion where halo ion implantation is absolutely necessary. Implantation can be performed, resulting in reduced sheet resistance in the source / drain regions and maximizing the effect of halo ion implantation.
또한, 본 발명에 따른 반도체 소자의 제조 방법에서는 게이트 전극을 형성하는 데 있어서 희생 절연층 패턴 및 희생 스페이서를 이용한 다마신 기법을 이용한다. 따라서, 고집적화된 반도체 소자를 제조하는 데 있어서 포토리소그래피 공정의 한계를 극복할 수 있으며, 안정된 CD 콘트롤이 가능하다. 또한, 낮은 도핑 농도를 가지는 소스/드레인 영역 형성을 위한 1차 이온 주입 공정시에는 상기 게이트 전극에 형성된 노치부의 마스킹 효과 즉 쉐도우 효과를 최대한 이용하여 소정의 경사각을 가지는 방향으로 이온 주입한다. 따라서, 게이트 전극과의 오버랩 마진을 최소화할 수 있고, 트랜지스터의 에지 부분인 게이트 전극과 소스/드레인 영역이 오버랩되는 부분에서 커패시턴스를 최소화할 수 있다. 그리고, 높은 도핑 농도를 가지는 소스/드레인 영역 형성을 위한 2차 이온 주입 공정시에는 반도체 기판의 주면과 수직을 이루는 방향으로 이온 주입을 행하므로, 게이트 전극의 저부에 형성된 노치부가 마스크 역할을 하여 게이트 전극 아래로 불순물 이온이 확산되는 것을 적절히유지할 수 있다. 또한, 상기 게이트 전극의 저부에는 노치부가 형성되어 있으므로, 소스/드레인 영역 위에 형성되는 금속 실리사이드층이 제2 스페이서에 의해 덮인 상태로 낮은 도핑 농도를 가지는 소스/드레인 영역까지 연장되어 있다. 따라서, 소스/드레인 영역에서의 시트 저항을 최소화할 수 있다.In the method of manufacturing a semiconductor device according to the present invention, a damascene technique using a sacrificial insulating layer pattern and a sacrificial spacer is used to form a gate electrode. Therefore, the limitation of the photolithography process can be overcome in the fabrication of highly integrated semiconductor devices, and stable CD control is possible. In addition, during a primary ion implantation process for forming a source / drain region having a low doping concentration, ion implantation is performed in a direction having a predetermined inclination angle using the masking effect, that is, the shadow effect, of the notch formed in the gate electrode to the maximum. Therefore, the overlap margin with the gate electrode can be minimized, and the capacitance can be minimized at the portion where the gate electrode, which is an edge portion of the transistor, and the source / drain region overlap. In the secondary ion implantation process for forming a source / drain region having a high doping concentration, ion implantation is performed in a direction perpendicular to the main surface of the semiconductor substrate, so that the notch formed at the bottom of the gate electrode serves as a mask. The diffusion of impurity ions under the electrode can be properly maintained. In addition, since the notch portion is formed at the bottom of the gate electrode, the metal silicide layer formed on the source / drain region extends to the source / drain region having a low doping concentration while being covered by the second spacer. Thus, sheet resistance in the source / drain regions can be minimized.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.The present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the scope of the technical idea of the present invention. Do.
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