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KR200295664Y1 - 적층형반도체패키지 - Google Patents

적층형반도체패키지 Download PDF

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KR200295664Y1
KR200295664Y1 KR2019970038765U KR19970038765U KR200295664Y1 KR 200295664 Y1 KR200295664 Y1 KR 200295664Y1 KR 2019970038765 U KR2019970038765 U KR 2019970038765U KR 19970038765 U KR19970038765 U KR 19970038765U KR 200295664 Y1 KR200295664 Y1 KR 200295664Y1
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Abstract

본 고안은 하나의 패키지에 두 개의 밴도체 칩을 내장시킨 적층형 반도체 패키지를 개시한다. 개시된 본 고안의 적층형 반도체 패키지는, 제1반도체 칩과 제2반도체 칩이 그들이 상부면이 마주보도록 이격해서 적층 배치되어 있고, 상기 반도체 칩들 사이에는 그 좌,우 각각에 제1인너리드 및 제1아우터리드로 구성되면서 상기 제1인너리드가 다운-셋(down-set)된 구조의 제1리드프레임과 제2인너리드 및 제2아우터리드로 구성되면서 상기 제2인너리드가 업-셋(up-set)된 구조의 제2리드프레임이 배치되어 있으며, 상기 제1리드프레임의 다운-셋된 제1인너리드 부분은 하부에 배치된 제1반도체 칩과 전기적으로 연결되어 있고, 상기 제2리드프레임의 업-셋된 제2인너리드 부분은 상부에 배치된 제2반도체 칩과 전기적으로 연결되어 있으며, 상기 제1 및 제2리드프레임의 각 아웃터리드들이 패키지 몸체의 외측으로 인출되도록 상기 제1 및 제2리드프레임의 제1 및 제2인너리드들을 포함한 상기 제1 및 제2반도체 칩들의 사이 공간이 몰딩 캄파운드에 의해 밀봉되어 있는 것을 특징으로 한다.

Description

적층형 반도체 패키지{Stack semiconductor package}
본 고안은 반도체 패키지에 관한 것으로, 보다 상세하게는, 하나의 패키지에 두 개의 반도체 칩을 내장시킨 적층형 반도체 패키지에 관한 것이다.
일반적으로, 공지된 반도체 소자의 제조 공정을 통해 얻어진 반도체 칩들은 칩 절단, 칩 부착, 와이어 본딩, 몰딩 및 트림/포밍 등 일련의 어셈블리(Assembly) 공정을 거쳐 패키지화된다.
도 1은 상기한 어셈블리 공정을 통해 제작된 전형적인 반도체 패키지를 도시한 도면으로서, 도시된 바와 같이, 반도체 칩(1)은 다이 패드(Die Pad : 2a)와 인너리드(Inner Lead : 2b) 및 아우터리드(Outer Lead : 2c)를 포함하면서 상기 아우터리드(2c)가 절곡되어 인너리드(2a) 보다 낮게 배치되는 다운 셋(down-set)된 구조를 갖는 리드프레임(Lead Frame)의 상기 다이 패드(2a) 상에 접착제(3)에 개재하에 부착 고정되어 있고, 상기 반도체 칩(1)의 리드프레임의 인너리드(2b)는 금속 와이어(4)에 의해 전기적으로 접속되어 있다.
또한, 이와 같이된 반도체 칩(1)과 인너리드(2b) 및 금속와이어(4)를 포함하는 공간적 면적이 에폭시 수지와 같은 몰딩 컴파운드(Epoxy Molding Compound)에 의해 밀봉되어 대략 장방형의 패키지 몸체(13)가 형성되어 있으며, 이러한 패키지 몸체(5)의 외측으로는 기판에는 실장을 위한 아우터리드(2c)가 돌출되어 있다.
그러나, 상기와 같은 종래의 반도체 패키지는 하나의 패키지에 하나의 반도체 칩이 내장되기 때문에 패키지의 용량을 증대시키는데 한계가 있으며, 또한, 실장시에는 하나의 반도체 칩이 내장된 패키지를 각각 실장시켜야 하기 때문에 실장 면적이 증가되는 문제점이 있다.
따라서, 본 고안은 상기와 같은 문제점을 해결하기 안출된 것으로, 하나의 패키지에 두 개의 반도체 칩을 내장시킴으로써 용량 증대는 물론 실장 면적을 감소시킬 수 있는 적층형 반도체 패키지를 제공함에 그 목적이 있다.
도 l은 종래의 반도체 패키지를 도시한 도면.
도 2는 본 고안에 따른 적층형 반도체 패키지를 도시한 단면도.
도 3은 본 고안에 따른 적층형 반도체 패키지에서의 제1리드프레임들을 도시한 평면도.
도 4는 도 3의 IV-IV' 선을 따라 절단한 단면도.
도 5는 본 고안에 따른 적층형 반도체 패키지에서의 제2리드프레임을 도시한 평면도.
(도면의 주요 부분에 대한 부호의 설명)
10 : 제1반도체 칩 12,32 : 인너리드
14,34 : 아우터리드 16,36 : 댐바
18,38 : 은 플레이팅 20 : 제2반도체 칩
40 : 제2리드프레임 50 : 접착 테이프
60a : 제1금속와이어 60b : 제2금속와이어
70 : 몰딩 컴파운드
상기한 목적을 달성하기 위한 본 고안의 적층형 반도체 패키지는, 제1반도체 칩과 제2반도체 칩이 그들의 상부면이 마주보도록 이격해서 적층 배치되어 있고, 상기 반도체 칩들 사이에는 그 좌,우 각각에 제1인너리드 및 제1아우터리드로 구성되면서 상기 제1인너리드가 다운-셋(down-set)된 구조의 제1리드프레임과 제2인너리드 및 제2아우터리드로 구성되면서 상기 제2인너리드가 업-셋(up-set)된 구조의 제2리드프레임이 배치되어 있으며, 상기 제1리드프레임의 다운-셋된 제1인너리드 부분은 하부에 배치된 제1반도체 칩과 전기적으로 연결되어 있고, 상기 제2리드프레임의 업-셋된 제2인너리드 부분은 상부에 배치된 제2반도체 칩과 전기적으로 연결되어 있으며, 상기 제1 및 제2리드프레임의 각 아웃터리드들이 패키지 몸체의 외측으로 인출되도록 상기 제1 및 제2리드프레임의 제1 및 제2인너리드들을 포함한 상기 제1 및 제2반도체 칩들의 사이 공간이 몰딩 컴파운드에 의해 밀봉되어 있는 것을 특징으로 한다.
여기서, 상기 제1리드프레임은 그의 다운-셋된 제1인너리드 부분이 접착 테이프에 의해 제1반도체 칩에 부착되면서 상대적으로 업-셋된 제1인너리드 부분이접착 테이프에 의해 제2반도체 칩에 부착되고, 상기 제2리드프레임은 업-셋된 제2인너리드 부분이 접착 테이프에 의해 제2반도체 칩에 부착되면서 상대적으로 다운-셋된 제2인너리드 부분이 접착 테이프에 의해 제1반도체 칩이 부착된다.
또한, 상기 제1리드프레임의 다운-셋된 제1인너리드 부분과 제1반도체 칩간의 전기적 연결 및 상기 제2리드프레임의 업-셋된 제2인너리드 부분과 제2반도체 칩과 전기적으로 연결은 금속와이어에 의해 이루어지며, 상기 금속와이어가 본딩되는 제1 및 제2인너리드 부분들 각각에는 은 플레이팅(Ag plating)이 이루어진다.
본 고안에 의하면, 하나의 패키지에 두 개의 반도체 칩을 내장시키기 때문에 패키지의 용량을 증대시킬 수 있으며, 아울러, 실장 면적을 감소시킬 수 있다.
(실시예)
이하, 첨부한 도면에 의거하여 본 고안의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2는 본 고안의 실시예에 따른 적층형 반도체 패키지를 도시한 도면으로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 제1반도체 칩(10)과 제2반도체 칩(30)이 그들 각각의 상부면, 즉, 본딩패드 형성면이 마주보도록 소정 간격 이격해서 적층 배치된다. 상기 제1반도제 칩(10)과 제2반도체 칩(30)의 사이에는 그 좌,우 각각에 제1인너리드와 제1아우터리드로 구성되면서 상기 제1인너리드가 제1아우터리드 보나 낮게 배치되는 다운-셋된 구조의 제1리드프레임(20)과 제2인너리드 및 제2아우터리드로 구성되면서 상기 제2인너리드가 제2아우터리드 보다 높게 배치되는 업-셋된 구조의 제2리드프레임(40)이 배치된다.
상기 반도체 칩들(10, 30) 사이에서 좌측에 배치된 제1리드프레임(20)은 그의 다운-셋된 제1인너리드 부분이 접착 테이프(50)에 의해 제1반도체 칩(10)에 부착되며, 아울러, 상대적으로 업-셋된 제1인너리드 부분은 접착 테이프(50)에 의해 제2반도체 칩(30)에 부착된다. 반면, 상기 반도체 칩들(10, 30) 사이에서 우측에 배치된 제2리드프레임(40)은 그의 업-셋된 제2인너리드 부분이 접착 테이프(50)에 의해 상기 제2반도체 칩(30)에 부착되며, 아울러, 상대적으로 다운-셋된 제2인너리드 부분은 접착 테이프(50)에 의해 제1반도체 칩(40)에 부착된다.
제1리드프레임(20)의 다운-셋된 제1인너리드 부분은 제1금속와이어(60a)에 의해 제1반도체 칩(10)과 전기적으로 연결되며, 그리고, 상기 제2리드프레임(40)의 업-셋된 제2인너리드 부분은 제2금속와이어(60b)에 의해 상기 제2반도체 칩(30)과 전기적으로 연결된다. 이때, 상기 제1 및 제2금속와이어(60a, 60b)가 각각 본딩되는 제1리드프레임(20)의 다운-셋된 제1인너리드 부분과 제2리드프레임(40)의 업-셋된 제2인너리드 부분 각각에는 금속와이어의 본딩력을 향상시키기 위해 은(Ag)이 플레이팅된다.
제1 및 제2리드프레임(20, 40)의 각 아우터리드들이 패키지 몸체의 외측으로 인출되도록 상기 제1 및 제2리드프레임(20, 40)의 제1 및 제2인너리드들을 포함한 상기 제1 및 제2반도체 칩들(10, 30)의 사이 공간이 몰딩 컴파운드(70)에 의해 밀봉된다. 상기 패키지 몸체는 제1 및 제2반도체 칩들(10, 30)이 외부의 영향으로 부터 보호되도록 하기 위한 형성되는 것으로, 본 고안에 있어서의 그것은 각 반도체칩들(10, 30)에서 발생되는 열이 패키지의 외부로 신속하게 방출되도록 각 반도체 칩(10, 30)의 후면을 밀봉하지 않도록 형성된다.
도 3은 본 고안에 따른 적층형 반도체 패키지에서의 제1리드프레임을 도시한 평면도로서, 도시된 바와 같이, 본 고안의 제1리드프레임(20)은 통상의 리드프레임과는 달리 제1인너리드(12)와 제2아우터리드(14)만으로 구성되며, 각 리드들을 지지하는 댐바(16)를 기준으로 상기 댐바(16)의 좌측에는 제1아우터리드(14)가, 그리고, 우측에는 제1인너리드(12)가 배치된 구조를 갖는다.
또한, 전술한 바와 같이, 금속와이어가 본딩될 제1인너리드(12) 부분에는 와이어 본딩시에 금속와이어의 본딩력이 향상되도록 은 플레이팅(Ag Plating : 18) 이 이루어진다.
도 4는 도 3의 IV-IV' 선을 따라 절단된 단면도로서, 도시된 바와 같이, 제1리드프레임의 리드는 제1반도체 칩과 전기적으로 연결되는 제1인너리드(12) 부분이 다운-셋된 구조를 갖으며, 이때, 상기 다운-셋된 제1인너리드 부분의 하부면과 상대적으로 업-셋된 제1인너리드 부분의 상부면 각각에는 반도체 칩들에의 부착을 위한 접착 테이프(50)가 각각 부착되고, 아울러, 다운-셋된 제1인너리드 부분의 상부면에는 와이어 본딩시 금속와이어의 본딩력 향상을 위해 은 플레이팅(18)이 행해진다.
도 5는 본 고안에 따른 적층형 반도체 패키지에서의 제2리드프레임을 도시 한 평면도로서, 도시된 바와 같이, 본 고안의 제2리드프레임(40)은 전술한 제1리드프레임과 마찬가지로 제2인너리드(32)와 제2아우터리드(34)만으로 구성되며, 각 리드들을 지지하는 댐바(36)를 기준으로 상기 댐바(36)의 좌측에는 제2인너리드(32)가, 그리고, 그 우측에는 제2아우터리드(34)가 배치되고, 금속와이어가 본딩될 제2인너리드(32)의 끝 분에는 금속와이어의 본딩력 향상을 위해 은 플레이팅(38)이 행해된다.
또한, 도시하지는 않았으나, 상기 제2리드프레임(40)의 각 리드는, 상기한 제1리드프레임의 각 리드와는 반대로, 제2반도체 칩과 전기적으로 연결되는 제2인너리드 부분이 업-셋된 구조를 갖으며, 아울러, 상기 업-셋된 제2인너리드 부분의 상부면과 상대적으로 다운-셋된 제2인너리드의 하부면 각각에는 반도체 칩들에의 부착을 위한 접착 테이프가 부착된다.
한편, 전술한 바와 같은 본 고안의 적층형 반도체 패키지는 도 3에 도시된 제1리드프레임을 제1반도체 칩 상에 부착시키고, 아울러, 도 5에 도시된 제2리드프레임을 제2반도체 칩 상에 부착시키며, 그리고, 상기 제1 및 제2리드프레임에 부착된 접착 테이프를 이용해서 상기 제1반도체 칩과 제2반도체 칩을 그들의 상부면이 마주보도록 부착시킨 후, 상기 제1 및 제2리드프레임의 제1 및 제2인너리드들을 포함한 반도체 칩들 사이 공간을 몰딩 컴파운드로 밀봉하여 제작한다.
이상에서와 같이, 본 고안의 적층형 반도체 패키지는 하나의 패키지에 두개의 반도체 칩을 내장시킴으로써 패키지의 용량을 증대시킬 수 있을 뿐만아니라, 실장 면적을 감소시킬 수 있다. 또한, 반도체 칩들의 후면을 패키지의 외부로 노출 시킴으로써, 열방출 효과를 향상시킬 수 있다.
한편, 여기에서는 본 고안의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 실용신안등록청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (9)

  1. 제1반도체 칩과 제2반도체 칩이 그들의 상부면이 마주보도록 이격해서 적층 배치되어 있고, 상기 반도체 칩들 사이에는 그 좌,우 각각에 제1인너리드 및 제1아우터리드로 구성되면서 상기 제1인너리드가 다운-셋(down-set)된 구조의 제1리드프레임과 제2인너리드 및 제2아우터리드로 구성되면서 상기 제2인너리드가 업-셋(up-set)된 구조의 제2리드프레임이 배치되어 있으며, 상기 제1리드프레임의 다운-셋된 제1인너리드 부분은 하부에 배치된 제1반도체 칩과 전기적으로 연결되어 있고, 상기 제2리드프레임의 업-셋된 제2인너리드 부분은 상부에 배치된 제2반도체 칩과 전기적으로 연결되어 있으며, 상기 제1 및 제2리드프레임의 각 아웃터리드들이 패키지 몸체의 외측으로 인출되도록 상기 제1 및 제2리드프레임의 제1 및 제2인너리드들을 포함한 상기 제1 및 제2반도체 칩들의 사이 공간이 몰딩 컴파운드에 의해 밀봉되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제1리드프레임은 그의 다운-셋된 제1인너리드 부분이 접착 테이프에 의해 상기 제1반도체 칩에 부착된 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제1리드프레임은 상대적으로 업-셋된 제1인너리드 부분이 접착 테이프에 의해 상기 제2반도체 칩에 부착된 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제 1 항에 있어서, 상기 제1리드프레임의 다운-셋된 제1인너리드 부분과 제1반도체 칩간의 전기적 연결은 금속 와이에 의해 이루어진 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제 4 항에 있어서, 상기 금속 와이어가 본딩되는 제1인너리드 부분은 은 플레이팅(Ag plating)이 되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제2리드프레임은 그의 업-셋된 제2인너리드 부분이 접착 테이프에 의해 상기 제2반도체 칩에 부착된 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제 1 항 또는 제 6 항에 있어서, 상기 제2리드프레임을 상대적으로 다운-셋된 제2인너리드 부분이 접착 테이프에 의해 상기 제1반도체 칩에 부착된 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제 7 항에 있어서, 상기 제2리드프레임의 업-셋된 제2인너리드 부분과 제2반도체 칩과 전기적으로 연결은 금속 와이어에 의해 이루어진 것을 특징으로 하는 적층형 반도체 패키지.
  9. 제 8 항에 있어서, 상기 금속 와이어가 본딩되는 제2인너리드 부분은 은 플레이팅(Ag plating)이 되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
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