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KR20020046685A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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KR20020046685A
KR20020046685A KR1020000076993A KR20000076993A KR20020046685A KR 20020046685 A KR20020046685 A KR 20020046685A KR 1020000076993 A KR1020000076993 A KR 1020000076993A KR 20000076993 A KR20000076993 A KR 20000076993A KR 20020046685 A KR20020046685 A KR 20020046685A
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Abstract

본 발명은 Al(Cu)합금층의 플라즈마 건식각시에 플라즈마 활성 조건을 다단계로 변화시켜 소자의 특성을 향상시킬 수 있도록한 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 접착/베리어층, 전류 전도층, 반사 방지막이 차례로 적층된 금속층의 패터닝에 있어서, 마스크 패턴층 형성하는 단계;바이어스 파워의 조절에 의해 플라즈마 이온들의 기계적인 충격에 의한 식각에 비하여 화학적인 반응에 의한 식각을 크게 하여 반사 방지막과 전류 전도층 상부를 식각하는 주요 식각 단계;바이어스 파워의 조절에 의해 플라즈마 이온들의 직진성을 증가시켜 전류 전도층의 하부와 접착/베리어층 사이의 경계면의 침전물을 식각하는 관통 식각 단계;플라즈마를 활성화시키는 압력을 상기 주요, 관통 식각 단계보다 낮게 하여 접착/베리어층을 식각하는 과도 식각 단계를 포함하여 이루어진다.

Description

반도체 소자의 금속 배선 형성 방법{Method for forming metal line of semiconductor device}
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 Al(Cu)합금층의 플라즈마 건식각시에 플라즈마 활성 조건을 다단계로 변화시켜 소자의 특성을 향상시킬 수 있도록한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 금속 배선 형성 방법에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 금속 배선의 적층된 형상을 나타낸 구성도이고, 도 2는Al(Cu) 합금의 깊이에 따른 Cu 농도의 측정 결과를 나타낸 그래프이다.
그리고 도 3은 종래 기술의 2-단계 식각 공정에 따른 식각 프로파일을 나타낸 구성도이다.
도 1은 금속배선에 일반적으로 적용하고 있는 금속 배선의 적층 구조의 예를 나타낸 것으로, 하부에 금속 배선의 접착력 강화 및 확산 방지를 위한 접착/베리어층(Glue & Barrier Layer)(1)이 구성되고, 상기 접착/베리어층(1)상에 주배선층으로 전류 전도층(Conduction Layer)(2)구성된다.
그리고 주배선층상에 반사 방지막(Anti Reflective Coating;ARC)(3)이 구성된다.
여기서, 접착/베리어층(1)은 주로 Ti/TiN의 조합으로 이루어져 있는데, 이는 상부의 전류 전도층(2)을 이루는 주성분인 Al(Cu) 합금층과 산화막 사이의 접착을 강화함과 동시에 Al(Cu) 성분이 산화막 내부로 확산되는 것을 막는 역할을 수행한다.
그리고 전류 전도층(2)은 전류가 흐르는 주요 통로가 되는 영역으로 주로 Al을 사용하는데, 전류에 의한 물질 이동(Electro-Migration)을 최소화하기 위해 여기에 Cu 성분을 미량(약 0.5~2.0%) 첨가한다.
그리고 상부에 있는 반사 방지막(3)은 감광 물질(Photo Resist)의 패터닝(Patterning)시 빛의 난반사를 최소화하기 위한 층인데, 주로 Ti/TiN의 조합 또는 TiN의 단일 구조를 사용한다.
도 2는 이와 같은 적층 구조를 갖는 금속 배선에 대해 Al(Cu) 합금의 깊이에따른 Cu의 농도를 AES(Auger Electron Spectroscopy)로 측정한 결과를 나타낸 것이다.
측정 결과에 의하면, 대부분의 Cu 성분은 Al(Cu) 합금층의 하부에 밀집되어 있음을 알 수 있다.
다층 금속 배선을 채용하는 디바이스(Device)에서 최상층 금속 배선은 다른 금속층에 비해 상대적으로 두꺼운 Al(Cu)층을 채택하는데, 이와 같이 Al(Cu)층이 두꺼울수록 Cu 침전물들이 하부에 밀집하는 현상은 더 심화되는 것으로 알려져 있다.
도 3은 상기에서 설명한 최상층의 금속 배선층을 2-단계로 식각 조건을 변화시키며 식각한 프로파일을 나타낸 것이다.
도 1에서와 같은 구조를 갖는 금속층을 현재 일반화되어 플라즈마(Plasma)를 이용한 건식각(Dry Etch)의 2-단계로 나누어 식각을 진행한다.
도 3과 같은 구조를 갖는 금속 배선의 각층의 형성 물질 및 두께를 보면, 기판상에 PETEOS(Plasma Enhanced Tetra-Ethyl-Ortho-Silicate)를 절연층으로 12000Å의 두께로 형성하고, 접착/베리어층(1)을 150Å의 Ti, 100Å의 TiN, 100Å의 Ti로 형성한 것이다.
그리고 주배선층으로 전류 전도층(2)을 0.5%의 Cu를 함유한 8000Å의 Al로 형성하고, 반사 방지막(3)으로 600Å의 TiN을 형성한 것이다.
먼저, 반사 방지막(3)과 전류 전도층(2)을 식각하여 주요 식각(Main Etch)을8mT/1200Ws/150Wb/80 Cl2+ 40 BCl3+ 0 N2/EPD(Etch Point Detection)95sec의 조건으로 공정을 진행하고, 접착/베리어층(1)을 식각하는 과도 식각(Over Etch)을 6mT/1200Ws/120Wb/60 Cl2+ 40 BCl3+0 N2/Time 20sec의 조건으로 공정을 진행한다.
이와 같은 2단계 식각 방식에서는 전류 전도층(2)의 하부에 있는 Cu 침전물에 대응하는 식각이 제대로 이루어지지 않기 때문에 식각이 완료된 후 산화막 바닥에 금속성의 잔류물이 다량 남게 된다.
또한, 전류 전도층(2)과 접착/베리어층(1) 사이의 경계면에서 플라즈마에 의한 심한 훼손이 발생하였음을 알 수 있다.
이와 같은 2-단계 식각 방식이 가지고 있는 근본적인 문제점은 도 1에와 같은 구조를 갖는 금속층을 식각할 때 Cu 성분이 집중되어 있는 층에 대해 적절히 대응하는 식각이 이루어지지 않는다는 점이다.
이와 같은 종래 기술의 금속 배선 형성 방법은 다음과 같은 문제가 있다.
주요 식각과 과도 식각의 각 단계는 근본적으로 식각을 진행하는 각 층의 전반적인 특성에 맞게 플라즈마 활성 조건이 결정되는데, 이와 같이 반사 방지막과 전류 전도층을 식각하는 주요 식각이나 또는 접착/베리어층을 식각하는 과도 식각의 어떠한 식각 단계도 Cu 성분이 집중되어 있는 층에 대응하여 플라즈마(Plasma) 활성 조건을 설정할 경우에는 각각의 식각 단계에서 원래 목표로 하였던 금속층을 식각하는데 문제를 일으키게 된다.
따라서, 이러한 2-단계 식각 방식이 갖고 있는 문제점을 근본적으로 해결할 수 있는 새로운 공정 방식을 개발할 필요가 있다.
본 발명은 플라즈마(Plasma)에 의한 건식각(Dry Etching)을 실시함에 있어 3-단계로 식각 단계를 나누고, 특히 구리-침전물이 주로 몰려 있는 금속층을 식각할 때 활성화된 이온(Ion)들을 웨이퍼(Wafer)방향으로 끌어당기는 힘을 인가하는 바이어스-파워(Bias Power)를 강하게 적용하여 구리-침전물을 효과적으로 제거함과 동시에 패터닝(Patterning)된 금속 배선의 측벽을 효과적으로 보호하는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 금속 배선의 적층된 형상을 나타낸 구성도
도 2는 Al(Cu) 합금의 깊이에 따른 Cu 농도의 측정 결과를 나타낸 그래프
도 3은 종래 기술의 2-단계 식각 공정에 따른 식각 프로파일을 나타낸 구성도
도 4는 본 발명에 따른 3-단계 식각 공정을 이용한 금속 배선의 식각 프로파일을 나타낸 구성도
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 접착/베리어층, 전류 전도층, 반사 방지막이 차례로 적층된 금속층의 패터닝에 있어서, 마스크 패턴층 형성하는 단계;바이어스 파워의 조절에 의해 플라즈마 이온들의 기계적인 충격에 의한 식각에 비하여 화학적인 반응에 의한 식각을 크게 하여 반사 방지막과 전류 전도층 상부를 식각하는 주요 식각 단계;바이어스 파워의 조절에 의해 플라즈마 이온들의 직진성을 증가시켜 전류 전도층의 하부와 접착/베리어층 사이의 경계면의 침전물을 식각하는 관통 식각 단계;플라즈마를 활성화시키는 압력을 상기 주요, 관통 식각 단계보다 낮게 하여 접착/베리어층을 식각하는 과도 식각 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 3-단계 식각 공정을 이용한 금속 배선의 식각 프로파일을 나타낸 구성도이다.
본 발명은 반도체 칩(Chip) 제조 공정 중에 금속 배선을 형성하기 위해 플라즈마(Plsama)를 이용한 건식각(Dry Etch)과정에서 Al(Cu) 합금층을 효과적으로 식각하기 위한 것이다.
즉, 식각 단계를 3-단계로 나누어서 식각을 진행하고 각각의 식각 단계에서 식각하고자 하는 금속층의 특성을 고려하여 플라즈마 활성 조건을 최적화하는 것이다.
특히, 본 발명은 구리 침전물이 주로 몰려 있는 층을 식각할 때 활성화된 이온(Ion)들을 웨이퍼 방향으로 끌어당기는 힘을 인가하는 바이어스-파워(Bias Power)를 강하게 공급하여 구리 침전물을 효과적으로 제거함과 동시에 패터닝된 금속 배선의 측벽을 효과적으로 보호하는 공정 방식을 제시한다.
이와 같은 본 발명의 금속 배선 형성 방법은 실리콘 디바이스(Silicon Device) 제조 공정 중에서 금속 배선을 형성하기 위해 Al(Cu)합금층을 식각하는데 응용할 수 있으며, 특히 디바이스(Device)의 최상층 금속 배선을 형성하기 위해 주로 채택하는 두꺼운 Al(Cu) 합금층을 식각하는데 효과적으로 응용할 수 있다.
더욱 상세하게 본 발명을 살펴보면, 식각 대상층이 되는 금속층을 기판상에 PETEOS(Plasma Enhanced Tetra-Ethyl-Ortho-Silicate)를 절연층으로 12000Å의 두께로 형성하고, 접착/베리어층(1)을 150Å의 Ti, 100Å의 TiN, 100Å의 Ti로 형성하고, 주배선층으로 전류 전도층(2)을 0.5%의 Cu를 함유한 8000Å의 Al로 형성하고, 반사 방지막(3)으로 600Å의 TiN을 형성한 구조로 형성한다.
그리고 첫 번째 식각 단계로써 상부의 반사 방지막과 전류 전도층 상부를 포함한 대부분의 두께를 식각하는 주요 식각(Main Etch) 단계에서는 그 플라즈마 활성 조건을 현행 반도체 제조 공정에서 채용하는 일반적인 활성 조건을 채택한다.
여기서, 활성화된 플라즈마 내부의 이온(Ion)들을 웨이퍼(Wafer) 방향으로 가속시키는 바이어스 파워(Bias Power)는 가급적 약하게 인가함으로써, 이온들의 기계적인 충격에 의한 식각을 최소화하고 화학적인 반응에 의한 식각을 극대화한다.
이와 같이 화학적 반응에 의한 식각을 극대화시키면 감광 물질(Photo Resist)에 대한 금속성분(Ti, TiN, Al 등)의 식각 선택비를 최대한 확보할 수 있다.
또한, 저밀도 패턴(Low Density Pattern)과 고밀도 패턴(High Density Pattern) 사이에 발생하는 마이크로 로딩 효과(Micro-Loading Effect), 즉 두 종류의 패턴 사이에 발생하는 식각 속도의 차이와 선폭(Linewidth)에 대한 식각 바이어스(Etch Bias : 식각을 진행하는 동안에 발생하는 선폭의 변화)의 차이를 최소화 할 수 있다.
그리고 식각에 의해 형성되는 금속 배선의 측벽을 보호하기 위해서 플라즈마(Plasma)를 만드는 기체 조합에 N2를 미량 공급한다.
구체적인 식각 조건의 하나를 제시하면, 8mT/1200Ws/130Wb/80 Cl2+ 40 BCl3+ 10 N2의 조건으로 65sec의 타임 에치를 진행하는 것이 하나의 실시예이다.
그리고 두 번째 식각 단계로써, 전류 전도층의 하부와 접착/베리어층 사이의 경계면, 즉 Cu 침전물이 몰려있는 층을 식각하는 관통 식각(Breakthrough Etch)의 단계에서는 주요 식각 단계에서의 식각 조건을 유지하고, 바이어스 파워(Bias Power)는 가급적 강하게 인가하여 짧게 식각을 진행한다.
이와 같이 바이어스-파워를 강하게 인가하면 화학적인 반응에 의하여 식각이 이루어지지 않는 Cu 침전물을 기계적인 충격에 의해 효과적으로 제거할 수 있다.
또한, 기계적인 식각을 주로 담당하는 이온(Ion)들을 웨이퍼 방향으로 끌어당기는 힘이 증가하기 때문에 이온들의 직진성이 증가하게 되고, 따라서 패터닝된 금속 배선의 측벽을 훼손하는 현상이 개선된다.
뿐만 아니라 바이어스 파워를 강하게 인가하면 마스크 역할을 수행하는 감광물질의 훼손이 심하게 발생하는데, 이는 즉 활성화된 플라즈마 중에 탄소 성분이 증가함을 의미한다.
그 결과 패터닝된 금속 배선의 측벽에 형성되는 금속성 폴리머(Polymer)가 두껍게 형성되어 금속 배선의 측벽을 보호하는 효과를 추가적으로 얻을 수 있다.
주요 식각의 단계와 마찬가지로 관통 식각의 단계에서도 N2를 미량 공급하여 이미 패터닝되어진 금속 배선의 측벽을 보호한다.
구체적인 식각 조건의 하나를 제시하면, 8mT/1200Ws/190Wb/70 Cl2+ 50 BCl3+ 10 N2의 조건으로 30sec의 식각 엔드 포인트 검출 식각을 진행하는 것이 하나의실시예이다.
그리고 세 번째 식각 단계로써, 금속층 하측의 접착/베리어층을 식각하는 과도 식각(Over Etch)의 단계에서는 가급적 플라즈마를 활성화시키는 압력을 낮추고 식각용 기체들중에 Cl2/ BCl3비율을 낮추고 N2를 첨가하지 않음으로써 TiN 성분이 잘 제거되도록 유도한다.
구체적인 식각 조건을 제시하면, 6mT/1200Ws/120Wb/60 Cl2+ 40 BCl3+ 0 N2의 조건으로 20sec의 타임 에치를 진행하는 것이 하나의 실시예이다.
이와 같이 주요 식각(Main Etch)단계와 과도 식각(Over Etch)의 중간에 바이어스-파워(Bias Power)를 강하게 적용하는 관통-식각(Breakthrough Etch)을 추가하여, Cu 침전물이 몰려있는 금속층에 적용하면, Cu 침전물을 효과적으로 제거함과 동시에 측벽 훼손이 없는 금속 배선을 구현할 수 있다.
도 4는 이와 같은 3-단계 식각 방식을 적용하여 패터닝한 금속 배선의 한 예를 보여주는 것으로, 2-단계 식각 방식에 비해 양호한 식각 결과를 구현하였음을 알 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 다음과 같은 효과가 있다.
첫째, 금속 배선을 플라즈마(Plasma)를 이용한 건식각으로 패터닝할 때 금속층의 높이별 특성에 맞게 식각을 진행하여 개선된 식각 결과를 얻을 수 있는 효과가 있다.
둘째, 추가된 관통 식각(Breakthrough Etch) 단계에서 바이어스 파워(Bias Power)를 강하게 인가하여 Cu 침전물을 효과적으로 제거할 수 있다.
셋째, 관통 식각(Breakthrough Etch) 단계에서 바이어스 파워(Bias Power)를 강하게 인가하여 전류 전도층과 접착/베리어층 사이의 계면에서 발생하는 측벽 훼손을 개선할 수 있다.
넷째, 주요 식각(Main Etch) 단계에서 바이어스 파워(Bias Power)를 낮게 적용할 수 있다.
이는 이온들에 의한 기계적인 충격에 의해 이루어지는 감광 물질의 훼손을 줄일 수 있는 효과가 있다.
즉, 관통 식각의 단계에서 바이어스 파워를 강하게 적용하기는 하지만 관통 식각을 적용하는 금속층은 주요 식각을 적용하는 금속층에 비해 얇기 때문에 전체적으로 보면 식각 단계에서 발생하는 감광 물질의 훼손을 줄일 수 있다.
따라서, 패터닝하는 감광 물질의 형성 두께를 낮출 수 있고, 그 결과 미세한 패터닝을 구현하기가 용이하다.
다섯째, 본 발명에 채택하는 금속 적층 구조에서는 반사 방지막과 전류 전도층 사이의 계면, 전류 전도층 그 자체 그리고 전류 전도층과 접착/베리어층 사이의 계면이 플라즈마에 의한 훼손에 취약하다.
본 발명에서 제시하는 공정에 의하면 이러한 층들을 식각하는 주요 식각 및관통 식각에서 N2를 공급하여 측벽을 보호하는 효과를 구현할 수 있다.
또한, 접착/베리어층 그 자체를 식각하는 과도 식각에서는 N2를 공급하지 않아 TiN의 제거를 효과적으로 수행할 수 있다.

Claims (5)

  1. 접착/베리어층, 전류 전도층, 반사 방지막이 차례로 적층된 금속층의 패터닝에 있어서,
    마스크 패턴층 형성하는 단계;
    바이어스 파워의 조절에 의해 플라즈마 이온들의 기계적인 충격에 의한 식각에 비하여 화학적인 반응에 의한 식각을 크게 하여 반사 방지막과 전류 전도층 상부를 식각하는 주요 식각 단계;
    바이어스 파워의 조절에 의해 플라즈마 이온들의 직진성을 증가시켜 전류 전도층의 하부와 접착/베리어층 사이의 경계면의 침전물을 식각하는 관통 식각 단계;
    플라즈마를 활성화시키는 압력을 상기 주요, 관통 식각 단계보다 낮게 하여 접착/베리어층을 식각하는 과도 식각 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 금속층을 기판상에 PETEOS를 절연층으로 12000Å의 두께로 형성하고, 접착/베리어층을 150Å의 Ti, 100Å의 TiN, 100Å의 Ti로 형성하고, 주배선층으로 전류 전도층을 0.5%의 Cu를 함유한 8000Å의 Al로 형성하고, 반사 방지막으로 600Å의 TiN을 형성한 구조로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서, 금속 배선의 측벽을 보호하기 위하여 주요 식각 단계와 관통 식각 단계에서는 N2를 식각 가스에 포함시키고, 과도 식각 단계에서는 N2를 공급하지 않는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서, 바이어스 파워를 관통 식각 단계 〉주요 식각 단계 〉과도 식각 단계의 크기로 공정을 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항 또는 제 4 항에 있어서, 주요 식각 단계를 8mT/1200Ws/130Wb/80 Cl2+ 40 BCl3+ 10 N2의 조건으로 65sec의 타임 에치로 진행하고,
    관통 식각 단계를 8mT/1200Ws/190Wb/70 Cl2+ 50 BCl3+ 10 N2의 조건으로 30sec의 식각 엔드 포인트 검출 식각으로 진행하고,
    과도 식각 단계를 6mT/1200Ws/120Wb/60 Cl2+ 40 BCl3+ 0 N2의 조건으로 20sec의 타임 에치로 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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