KR20020046685A - Method for forming metal line of semiconductor device - Google Patents
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Abstract
본 발명은 Al(Cu)합금층의 플라즈마 건식각시에 플라즈마 활성 조건을 다단계로 변화시켜 소자의 특성을 향상시킬 수 있도록한 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 접착/베리어층, 전류 전도층, 반사 방지막이 차례로 적층된 금속층의 패터닝에 있어서, 마스크 패턴층 형성하는 단계;바이어스 파워의 조절에 의해 플라즈마 이온들의 기계적인 충격에 의한 식각에 비하여 화학적인 반응에 의한 식각을 크게 하여 반사 방지막과 전류 전도층 상부를 식각하는 주요 식각 단계;바이어스 파워의 조절에 의해 플라즈마 이온들의 직진성을 증가시켜 전류 전도층의 하부와 접착/베리어층 사이의 경계면의 침전물을 식각하는 관통 식각 단계;플라즈마를 활성화시키는 압력을 상기 주요, 관통 식각 단계보다 낮게 하여 접착/베리어층을 식각하는 과도 식각 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device in which the plasma active conditions of the Al (Cu) alloy layer are changed in multiple steps to improve the characteristics of the device. In the patterning of the metal layer in which the anti-reflection film is sequentially stacked, forming a mask pattern layer; the anti-reflection film and the current are increased by increasing the etching by chemical reaction as compared with the etching by the mechanical impact of plasma ions by controlling the bias power. A main etching step of etching the upper conductive layer; a through etching step of etching the precipitate at the interface between the lower part of the current conducting layer and the adhesion / barrier layer by increasing the straightness of the plasma ions by controlling the bias power; the pressure to activate the plasma To etch the adhesive / barrier layer lower than the main, through-etch step Etching step is included.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 Al(Cu)합금층의 플라즈마 건식각시에 플라즈마 활성 조건을 다단계로 변화시켜 소자의 특성을 향상시킬 수 있도록한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the fabrication of semiconductor devices, and more particularly, to a method of forming metal wirings in semiconductor devices in which plasma active conditions can be changed in multiple steps during plasma dry etching of an Al (Cu) alloy layer to improve device characteristics. .
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 금속 배선 형성 방법에 관하여 설명하면 다음과 같다.Hereinafter, a metal wire forming method of a semiconductor device of the prior art will be described with reference to the accompanying drawings.
도 1은 종래 기술의 금속 배선의 적층된 형상을 나타낸 구성도이고, 도 2는Al(Cu) 합금의 깊이에 따른 Cu 농도의 측정 결과를 나타낸 그래프이다.1 is a block diagram showing a laminated shape of a metal wiring of the prior art, Figure 2 is a graph showing the measurement results of the Cu concentration according to the depth of the Al (Cu) alloy.
그리고 도 3은 종래 기술의 2-단계 식각 공정에 따른 식각 프로파일을 나타낸 구성도이다.3 is a block diagram showing an etching profile according to a two-step etching process of the prior art.
도 1은 금속배선에 일반적으로 적용하고 있는 금속 배선의 적층 구조의 예를 나타낸 것으로, 하부에 금속 배선의 접착력 강화 및 확산 방지를 위한 접착/베리어층(Glue & Barrier Layer)(1)이 구성되고, 상기 접착/베리어층(1)상에 주배선층으로 전류 전도층(Conduction Layer)(2)구성된다.FIG. 1 illustrates an example of a laminated structure of metal wires generally applied to metal wires, and has a glue / barrier layer 1 formed thereon to enhance adhesion and prevent diffusion of metal wires. And a current conduction layer 2 as a main wiring layer on the adhesion / barrier layer 1.
그리고 주배선층상에 반사 방지막(Anti Reflective Coating;ARC)(3)이 구성된다.An anti-reflective coating (ARC) 3 is formed on the main wiring layer.
여기서, 접착/베리어층(1)은 주로 Ti/TiN의 조합으로 이루어져 있는데, 이는 상부의 전류 전도층(2)을 이루는 주성분인 Al(Cu) 합금층과 산화막 사이의 접착을 강화함과 동시에 Al(Cu) 성분이 산화막 내부로 확산되는 것을 막는 역할을 수행한다.Here, the adhesion / barrier layer 1 mainly consists of a combination of Ti / TiN, which enhances the adhesion between the Al (Cu) alloy layer, which is the main component constituting the upper current conducting layer 2, and the oxide film, and at the same time Al (Al). Cu) component serves to prevent diffusion into the oxide film.
그리고 전류 전도층(2)은 전류가 흐르는 주요 통로가 되는 영역으로 주로 Al을 사용하는데, 전류에 의한 물질 이동(Electro-Migration)을 최소화하기 위해 여기에 Cu 성분을 미량(약 0.5~2.0%) 첨가한다.In addition, the current conducting layer 2 mainly uses Al as a region that is a main passage through which current flows. In order to minimize electro-migration due to electric current, a small amount of Cu is added (about 0.5 to 2.0%). Add.
그리고 상부에 있는 반사 방지막(3)은 감광 물질(Photo Resist)의 패터닝(Patterning)시 빛의 난반사를 최소화하기 위한 층인데, 주로 Ti/TiN의 조합 또는 TiN의 단일 구조를 사용한다.The upper anti-reflection film 3 is a layer for minimizing diffuse reflection of light during the patterning of the photoresist, and mainly uses a combination of Ti / TiN or a single structure of TiN.
도 2는 이와 같은 적층 구조를 갖는 금속 배선에 대해 Al(Cu) 합금의 깊이에따른 Cu의 농도를 AES(Auger Electron Spectroscopy)로 측정한 결과를 나타낸 것이다.Figure 2 shows the result of measuring the concentration of Cu according to the depth of the Al (Cu) alloy for the metal wiring having such a laminated structure by AES (Auger Electron Spectroscopy).
측정 결과에 의하면, 대부분의 Cu 성분은 Al(Cu) 합금층의 하부에 밀집되어 있음을 알 수 있다.According to the measurement result, it turns out that most Cu components are concentrated in the lower part of Al (Cu) alloy layer.
다층 금속 배선을 채용하는 디바이스(Device)에서 최상층 금속 배선은 다른 금속층에 비해 상대적으로 두꺼운 Al(Cu)층을 채택하는데, 이와 같이 Al(Cu)층이 두꺼울수록 Cu 침전물들이 하부에 밀집하는 현상은 더 심화되는 것으로 알려져 있다.In devices employing multi-layer metal wiring, the top metal wiring adopts a thicker Al (Cu) layer than other metal layers. Thus, the thicker the Al (Cu) layer, the denser the Cu deposits are. It is known to deepen.
도 3은 상기에서 설명한 최상층의 금속 배선층을 2-단계로 식각 조건을 변화시키며 식각한 프로파일을 나타낸 것이다.FIG. 3 illustrates an etching profile of the uppermost metal wiring layer described above with varying etching conditions in two steps.
도 1에서와 같은 구조를 갖는 금속층을 현재 일반화되어 플라즈마(Plasma)를 이용한 건식각(Dry Etch)의 2-단계로 나누어 식각을 진행한다.The metal layer having the structure as shown in FIG. 1 is currently generalized and is etched by dividing into two stages of dry etching using plasma.
도 3과 같은 구조를 갖는 금속 배선의 각층의 형성 물질 및 두께를 보면, 기판상에 PETEOS(Plasma Enhanced Tetra-Ethyl-Ortho-Silicate)를 절연층으로 12000Å의 두께로 형성하고, 접착/베리어층(1)을 150Å의 Ti, 100Å의 TiN, 100Å의 Ti로 형성한 것이다.Referring to the forming material and the thickness of each layer of the metal wiring having the structure as shown in FIG. 3, the PETEOS (Plasma Enhanced Tetra-Ethyl-Ortho-Silicate) was formed on the substrate as an insulating layer with a thickness of 12000 Å and an adhesive / barrier layer ( 1) is formed of 150 kW Ti, 100 kW TiN, and 100 kW Ti.
그리고 주배선층으로 전류 전도층(2)을 0.5%의 Cu를 함유한 8000Å의 Al로 형성하고, 반사 방지막(3)으로 600Å의 TiN을 형성한 것이다.As the main wiring layer, the current conducting layer 2 is formed of 8000 Pa of Al containing 0.5% Cu, and TiN of 600 mA is formed of the antireflection film 3.
먼저, 반사 방지막(3)과 전류 전도층(2)을 식각하여 주요 식각(Main Etch)을8mT/1200Ws/150Wb/80 Cl2+ 40 BCl3+ 0 N2/EPD(Etch Point Detection)95sec의 조건으로 공정을 진행하고, 접착/베리어층(1)을 식각하는 과도 식각(Over Etch)을 6mT/1200Ws/120Wb/60 Cl2+ 40 BCl3+0 N2/Time 20sec의 조건으로 공정을 진행한다.First, the anti-reflection film 3 and the current conducting layer 2 are etched to form a main etch of 8 mT / 1200 Ws / 150 Wb / 80 Cl 2 + 40 BCl 3 + 0 N 2 / EPD (Etch Point Detection) of 95 sec. The process is carried out under the conditions, and the process is performed under the condition of 6mT / 1200Ws / 120Wb / 60 Cl 2 + 40 BCl 3 +0 N 2 / Time 20sec for over etching to etch the adhesive / barrier layer 1. do.
이와 같은 2단계 식각 방식에서는 전류 전도층(2)의 하부에 있는 Cu 침전물에 대응하는 식각이 제대로 이루어지지 않기 때문에 식각이 완료된 후 산화막 바닥에 금속성의 잔류물이 다량 남게 된다.In this two-step etching method, since the etching corresponding to the Cu precipitate in the lower portion of the current conducting layer 2 is not performed properly, a large amount of metallic residue remains on the bottom of the oxide layer after the etching is completed.
또한, 전류 전도층(2)과 접착/베리어층(1) 사이의 경계면에서 플라즈마에 의한 심한 훼손이 발생하였음을 알 수 있다.In addition, it can be seen that severe damage caused by plasma occurred at the interface between the current conducting layer 2 and the adhesion / barrier layer 1.
이와 같은 2-단계 식각 방식이 가지고 있는 근본적인 문제점은 도 1에와 같은 구조를 갖는 금속층을 식각할 때 Cu 성분이 집중되어 있는 층에 대해 적절히 대응하는 식각이 이루어지지 않는다는 점이다.A fundamental problem with this two-step etching method is that when etching the metal layer having the structure as shown in FIG. 1, the etching corresponding to the layer where the Cu component is concentrated is not performed.
이와 같은 종래 기술의 금속 배선 형성 방법은 다음과 같은 문제가 있다.Such a metal wiring formation method of the prior art has the following problems.
주요 식각과 과도 식각의 각 단계는 근본적으로 식각을 진행하는 각 층의 전반적인 특성에 맞게 플라즈마 활성 조건이 결정되는데, 이와 같이 반사 방지막과 전류 전도층을 식각하는 주요 식각이나 또는 접착/베리어층을 식각하는 과도 식각의 어떠한 식각 단계도 Cu 성분이 집중되어 있는 층에 대응하여 플라즈마(Plasma) 활성 조건을 설정할 경우에는 각각의 식각 단계에서 원래 목표로 하였던 금속층을 식각하는데 문제를 일으키게 된다.In each step of the main etching and the transient etching, the plasma active condition is determined in accordance with the overall characteristics of each layer to be etched. Thus, the main etching or the adhesion / barrier layer is etched. Any etching step of the excessive etching may cause a problem in etching the metal layer originally targeted in each etching step when the plasma activation conditions are set corresponding to the layer where the Cu component is concentrated.
따라서, 이러한 2-단계 식각 방식이 갖고 있는 문제점을 근본적으로 해결할 수 있는 새로운 공정 방식을 개발할 필요가 있다.Therefore, there is a need to develop a new process method that can fundamentally solve the problems of the two-step etching method.
본 발명은 플라즈마(Plasma)에 의한 건식각(Dry Etching)을 실시함에 있어 3-단계로 식각 단계를 나누고, 특히 구리-침전물이 주로 몰려 있는 금속층을 식각할 때 활성화된 이온(Ion)들을 웨이퍼(Wafer)방향으로 끌어당기는 힘을 인가하는 바이어스-파워(Bias Power)를 강하게 적용하여 구리-침전물을 효과적으로 제거함과 동시에 패터닝(Patterning)된 금속 배선의 측벽을 효과적으로 보호하는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.The present invention divides the etching step into three steps in performing dry etching by plasma, and in particular, when the metal layer mainly containing copper-precipitate is etched, A method of forming a metal wiring of a semiconductor device in which a bias power for applying a pulling force in the direction of wafers is strongly applied to effectively remove copper-sediment and at the same time effectively protect sidewalls of patterned metal wiring. The purpose is to provide.
도 1은 종래 기술의 금속 배선의 적층된 형상을 나타낸 구성도1 is a configuration diagram showing a stacked shape of a metal wiring of the prior art
도 2는 Al(Cu) 합금의 깊이에 따른 Cu 농도의 측정 결과를 나타낸 그래프2 is a graph showing a measurement result of Cu concentration according to the depth of Al (Cu) alloy
도 3은 종래 기술의 2-단계 식각 공정에 따른 식각 프로파일을 나타낸 구성도3 is a block diagram showing an etching profile according to a conventional two-step etching process
도 4는 본 발명에 따른 3-단계 식각 공정을 이용한 금속 배선의 식각 프로파일을 나타낸 구성도Figure 4 is a schematic view showing the etching profile of the metal wiring using a three-step etching process according to the present invention
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 접착/베리어층, 전류 전도층, 반사 방지막이 차례로 적층된 금속층의 패터닝에 있어서, 마스크 패턴층 형성하는 단계;바이어스 파워의 조절에 의해 플라즈마 이온들의 기계적인 충격에 의한 식각에 비하여 화학적인 반응에 의한 식각을 크게 하여 반사 방지막과 전류 전도층 상부를 식각하는 주요 식각 단계;바이어스 파워의 조절에 의해 플라즈마 이온들의 직진성을 증가시켜 전류 전도층의 하부와 접착/베리어층 사이의 경계면의 침전물을 식각하는 관통 식각 단계;플라즈마를 활성화시키는 압력을 상기 주요, 관통 식각 단계보다 낮게 하여 접착/베리어층을 식각하는 과도 식각 단계를 포함하여 이루어지는 것을 특징으로 한다.Method of forming a metal wiring of the semiconductor device according to the present invention for achieving the above object comprises the steps of forming a mask pattern layer in the patterning of the metal layer in which the adhesion / barrier layer, the current conducting layer, the anti-reflection film is sequentially stacked; The main etching step of etching the upper surface of the anti-reflection film and the current conducting layer by increasing the etching by the chemical reaction compared to the etching by the mechanical impact of the plasma ions by the control; by increasing the straightness of the plasma ions by controlling the bias power A through etching step of etching the precipitate at the interface between the lower portion of the current conducting layer and the adhesion / barrier layer; and an over etching step of etching the adhesion / barrier layer by lowering the pressure for activating the plasma lower than the main, through etching step. Characterized in that made.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a metal wire forming method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명에 따른 3-단계 식각 공정을 이용한 금속 배선의 식각 프로파일을 나타낸 구성도이다.Figure 4 is a block diagram showing an etching profile of the metal wiring using a three-step etching process according to the present invention.
본 발명은 반도체 칩(Chip) 제조 공정 중에 금속 배선을 형성하기 위해 플라즈마(Plsama)를 이용한 건식각(Dry Etch)과정에서 Al(Cu) 합금층을 효과적으로 식각하기 위한 것이다.The present invention is to effectively etch the Al (Cu) alloy layer during the dry etching process using a plasma (Plsama) to form a metal wiring during the semiconductor chip (Chip) manufacturing process.
즉, 식각 단계를 3-단계로 나누어서 식각을 진행하고 각각의 식각 단계에서 식각하고자 하는 금속층의 특성을 고려하여 플라즈마 활성 조건을 최적화하는 것이다.That is, the etching is divided into three stages to perform the etching, and the plasma activation conditions are optimized in consideration of the characteristics of the metal layer to be etched in each etching stage.
특히, 본 발명은 구리 침전물이 주로 몰려 있는 층을 식각할 때 활성화된 이온(Ion)들을 웨이퍼 방향으로 끌어당기는 힘을 인가하는 바이어스-파워(Bias Power)를 강하게 공급하여 구리 침전물을 효과적으로 제거함과 동시에 패터닝된 금속 배선의 측벽을 효과적으로 보호하는 공정 방식을 제시한다.In particular, the present invention strongly removes copper deposits by strongly supplying bias power for applying a force to attract activated ions toward the wafer when etching a layer mainly containing copper precipitates. We present a process scheme that effectively protects sidewalls of patterned metal interconnects.
이와 같은 본 발명의 금속 배선 형성 방법은 실리콘 디바이스(Silicon Device) 제조 공정 중에서 금속 배선을 형성하기 위해 Al(Cu)합금층을 식각하는데 응용할 수 있으며, 특히 디바이스(Device)의 최상층 금속 배선을 형성하기 위해 주로 채택하는 두꺼운 Al(Cu) 합금층을 식각하는데 효과적으로 응용할 수 있다.Such a metal wiring forming method of the present invention can be applied to the etching of the Al (Cu) alloy layer to form a metal wiring in a silicon device manufacturing process, in particular to form a top metal wiring of the device (Device) It can be effectively applied to the etching of thick Al (Cu) alloy layer, which is mainly adopted.
더욱 상세하게 본 발명을 살펴보면, 식각 대상층이 되는 금속층을 기판상에 PETEOS(Plasma Enhanced Tetra-Ethyl-Ortho-Silicate)를 절연층으로 12000Å의 두께로 형성하고, 접착/베리어층(1)을 150Å의 Ti, 100Å의 TiN, 100Å의 Ti로 형성하고, 주배선층으로 전류 전도층(2)을 0.5%의 Cu를 함유한 8000Å의 Al로 형성하고, 반사 방지막(3)으로 600Å의 TiN을 형성한 구조로 형성한다.Looking at the present invention in more detail, the metal layer to be etched to form a plasma enhanced Tetra-Ethyl-Ortho-Silicate (PETOS) as an insulating layer on the substrate to a thickness of 12000Å, the adhesive / barrier layer (1) of 150Å Ti, 100 로 TiN, 100 Å Ti, a main wiring layer, the current conducting layer 2 was formed of 8000 Al Al containing 0.5% Cu, and 600 Ti TiN was formed with the antireflection film 3 To form.
그리고 첫 번째 식각 단계로써 상부의 반사 방지막과 전류 전도층 상부를 포함한 대부분의 두께를 식각하는 주요 식각(Main Etch) 단계에서는 그 플라즈마 활성 조건을 현행 반도체 제조 공정에서 채용하는 일반적인 활성 조건을 채택한다.In the first etching step, the main etching step for etching most of the thickness including the upper anti-reflective film and the upper portion of the current conducting layer as the first etching step adopts the general active condition employing the plasma active condition in the current semiconductor manufacturing process.
여기서, 활성화된 플라즈마 내부의 이온(Ion)들을 웨이퍼(Wafer) 방향으로 가속시키는 바이어스 파워(Bias Power)는 가급적 약하게 인가함으로써, 이온들의 기계적인 충격에 의한 식각을 최소화하고 화학적인 반응에 의한 식각을 극대화한다.Here, a bias power for accelerating ions in the activated plasma toward the wafer is applied as weakly as possible, thereby minimizing etching due to mechanical impact of ions and preventing etching by chemical reaction. Maximize.
이와 같이 화학적 반응에 의한 식각을 극대화시키면 감광 물질(Photo Resist)에 대한 금속성분(Ti, TiN, Al 등)의 식각 선택비를 최대한 확보할 수 있다.By maximizing the etching by the chemical reaction as described above it is possible to maximize the etching selectivity of the metal components (Ti, TiN, Al, etc.) to the photosensitive material (Photo Resist).
또한, 저밀도 패턴(Low Density Pattern)과 고밀도 패턴(High Density Pattern) 사이에 발생하는 마이크로 로딩 효과(Micro-Loading Effect), 즉 두 종류의 패턴 사이에 발생하는 식각 속도의 차이와 선폭(Linewidth)에 대한 식각 바이어스(Etch Bias : 식각을 진행하는 동안에 발생하는 선폭의 변화)의 차이를 최소화 할 수 있다.In addition, the micro-loading effect occurring between the low density pattern and the high density pattern, that is, the difference in the etching speed and the linewidth occurring between the two types of patterns. Minimize the difference in etching bias (change in line width during etching).
그리고 식각에 의해 형성되는 금속 배선의 측벽을 보호하기 위해서 플라즈마(Plasma)를 만드는 기체 조합에 N2를 미량 공급한다.In order to protect the sidewall of the metal wiring formed by etching, a small amount of N 2 is supplied to a gas combination that produces a plasma.
구체적인 식각 조건의 하나를 제시하면, 8mT/1200Ws/130Wb/80 Cl2+ 40 BCl3+ 10 N2의 조건으로 65sec의 타임 에치를 진행하는 것이 하나의 실시예이다.To present one of the specific etching conditions, a time etch of 65 sec under the condition of 8mT / 1200Ws / 130Wb / 80 Cl 2 + 40 BCl 3 + 10 N 2 is an embodiment.
그리고 두 번째 식각 단계로써, 전류 전도층의 하부와 접착/베리어층 사이의 경계면, 즉 Cu 침전물이 몰려있는 층을 식각하는 관통 식각(Breakthrough Etch)의 단계에서는 주요 식각 단계에서의 식각 조건을 유지하고, 바이어스 파워(Bias Power)는 가급적 강하게 인가하여 짧게 식각을 진행한다.And as a second etching step, the through-etch step of etching the interface between the lower portion of the current conducting layer and the adhesive / barrier layer, that is, the layer containing the Cu precipitates, maintains the etching conditions in the main etching step. , Bias Power is applied as strongly as possible to proceed with short etching.
이와 같이 바이어스-파워를 강하게 인가하면 화학적인 반응에 의하여 식각이 이루어지지 않는 Cu 침전물을 기계적인 충격에 의해 효과적으로 제거할 수 있다.In this way, if the bias-power is strongly applied, Cu precipitates which are not etched by the chemical reaction can be effectively removed by mechanical impact.
또한, 기계적인 식각을 주로 담당하는 이온(Ion)들을 웨이퍼 방향으로 끌어당기는 힘이 증가하기 때문에 이온들의 직진성이 증가하게 되고, 따라서 패터닝된 금속 배선의 측벽을 훼손하는 현상이 개선된다.In addition, the force of pulling ions mainly responsible for mechanical etching toward the wafer is increased, thereby increasing the linearity of the ions, thereby improving the phenomenon of damaging the sidewall of the patterned metal wiring.
뿐만 아니라 바이어스 파워를 강하게 인가하면 마스크 역할을 수행하는 감광물질의 훼손이 심하게 발생하는데, 이는 즉 활성화된 플라즈마 중에 탄소 성분이 증가함을 의미한다.In addition, when the bias power is strongly applied, the photoresist acting as a mask is severely damaged, which means that the carbon component is increased in the activated plasma.
그 결과 패터닝된 금속 배선의 측벽에 형성되는 금속성 폴리머(Polymer)가 두껍게 형성되어 금속 배선의 측벽을 보호하는 효과를 추가적으로 얻을 수 있다.As a result, a thick metal polymer (Polymer) formed on the sidewall of the patterned metal wiring can be additionally obtained to protect the sidewall of the metal wiring.
주요 식각의 단계와 마찬가지로 관통 식각의 단계에서도 N2를 미량 공급하여 이미 패터닝되어진 금속 배선의 측벽을 보호한다.As in the main etching step, the through etching step supplies a small amount of N 2 to protect the sidewalls of the already patterned metal wiring.
구체적인 식각 조건의 하나를 제시하면, 8mT/1200Ws/190Wb/70 Cl2+ 50 BCl3+ 10 N2의 조건으로 30sec의 식각 엔드 포인트 검출 식각을 진행하는 것이 하나의실시예이다.To present one of the specific etching conditions, the etching endpoint detection etching of 30sec under the condition of 8mT / 1200Ws / 190Wb / 70 Cl 2 + 50 BCl 3 + 10 N 2 is one embodiment.
그리고 세 번째 식각 단계로써, 금속층 하측의 접착/베리어층을 식각하는 과도 식각(Over Etch)의 단계에서는 가급적 플라즈마를 활성화시키는 압력을 낮추고 식각용 기체들중에 Cl2/ BCl3비율을 낮추고 N2를 첨가하지 않음으로써 TiN 성분이 잘 제거되도록 유도한다.In the third etching step, in the over etching step of etching the adhesion / barrier layer below the metal layer, the pressure to activate the plasma is lowered, the Cl 2 / BCl 3 ratio in the etching gases is reduced, and N 2 is reduced. No addition leads to a good removal of the TiN component.
구체적인 식각 조건을 제시하면, 6mT/1200Ws/120Wb/60 Cl2+ 40 BCl3+ 0 N2의 조건으로 20sec의 타임 에치를 진행하는 것이 하나의 실시예이다.Referring to specific etching conditions, a time etch of 20 sec under the condition of 6mT / 1200Ws / 120Wb / 60 Cl 2 + 40 BCl 3 + 0 N 2 One embodiment.
이와 같이 주요 식각(Main Etch)단계와 과도 식각(Over Etch)의 중간에 바이어스-파워(Bias Power)를 강하게 적용하는 관통-식각(Breakthrough Etch)을 추가하여, Cu 침전물이 몰려있는 금속층에 적용하면, Cu 침전물을 효과적으로 제거함과 동시에 측벽 훼손이 없는 금속 배선을 구현할 수 있다.In the middle of the main etching step and the over etching step, a through-etch that strongly applies a bias power is applied to the metal layer in which the Cu deposits are concentrated. In addition, it is possible to effectively remove Cu deposits and at the same time to realize metal wiring without damaging the sidewalls.
도 4는 이와 같은 3-단계 식각 방식을 적용하여 패터닝한 금속 배선의 한 예를 보여주는 것으로, 2-단계 식각 방식에 비해 양호한 식각 결과를 구현하였음을 알 수 있다.Figure 4 shows an example of the metal wiring patterned by applying the three-step etching method, it can be seen that a good etching results compared to the two-step etching method.
이와 같은 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 다음과 같은 효과가 있다.Such a metal wiring formation method of a semiconductor device according to the present invention has the following effects.
첫째, 금속 배선을 플라즈마(Plasma)를 이용한 건식각으로 패터닝할 때 금속층의 높이별 특성에 맞게 식각을 진행하여 개선된 식각 결과를 얻을 수 있는 효과가 있다.First, when the metal wiring is patterned by dry etching using plasma, the etching process is performed according to the height-specific characteristics of the metal layer, thereby improving the etching results.
둘째, 추가된 관통 식각(Breakthrough Etch) 단계에서 바이어스 파워(Bias Power)를 강하게 인가하여 Cu 침전물을 효과적으로 제거할 수 있다.Second, the Cu deposit may be effectively removed by applying a bias power strongly in the added through-etch step.
셋째, 관통 식각(Breakthrough Etch) 단계에서 바이어스 파워(Bias Power)를 강하게 인가하여 전류 전도층과 접착/베리어층 사이의 계면에서 발생하는 측벽 훼손을 개선할 수 있다.Third, the bias power may be strongly applied in the through-etch process to improve sidewall damage occurring at the interface between the current conducting layer and the adhesion / barrier layer.
넷째, 주요 식각(Main Etch) 단계에서 바이어스 파워(Bias Power)를 낮게 적용할 수 있다.Fourth, the bias power can be applied low in the main etching step.
이는 이온들에 의한 기계적인 충격에 의해 이루어지는 감광 물질의 훼손을 줄일 수 있는 효과가 있다.This has the effect of reducing the damage of the photosensitive material caused by the mechanical impact by the ions.
즉, 관통 식각의 단계에서 바이어스 파워를 강하게 적용하기는 하지만 관통 식각을 적용하는 금속층은 주요 식각을 적용하는 금속층에 비해 얇기 때문에 전체적으로 보면 식각 단계에서 발생하는 감광 물질의 훼손을 줄일 수 있다.That is, although the bias power is strongly applied in the through etching step, the metal layer to which the through etching is applied is thinner than the metal layer to which the main etching is applied, thereby reducing the damage of the photosensitive material generated in the etching step as a whole.
따라서, 패터닝하는 감광 물질의 형성 두께를 낮출 수 있고, 그 결과 미세한 패터닝을 구현하기가 용이하다.Therefore, the formation thickness of the patterned photosensitive material can be lowered, and as a result, it is easy to realize fine patterning.
다섯째, 본 발명에 채택하는 금속 적층 구조에서는 반사 방지막과 전류 전도층 사이의 계면, 전류 전도층 그 자체 그리고 전류 전도층과 접착/베리어층 사이의 계면이 플라즈마에 의한 훼손에 취약하다.Fifth, in the metal laminate structure adopted in the present invention, the interface between the antireflection film and the current conducting layer, the current conducting layer itself, and the interface between the current conducting layer and the adhesive / barrier layer are vulnerable to damage by plasma.
본 발명에서 제시하는 공정에 의하면 이러한 층들을 식각하는 주요 식각 및관통 식각에서 N2를 공급하여 측벽을 보호하는 효과를 구현할 수 있다.According to the process proposed in the present invention it is possible to implement the effect of protecting the side wall by supplying N 2 in the main etching and through etching etching these layers.
또한, 접착/베리어층 그 자체를 식각하는 과도 식각에서는 N2를 공급하지 않아 TiN의 제거를 효과적으로 수행할 수 있다.In addition, in the excessive etching of the adhesive / barrier layer itself, N 2 is not supplied, thereby effectively removing TiN.
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