[go: up one dir, main page]

KR100563487B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR100563487B1
KR100563487B1 KR1020030101052A KR20030101052A KR100563487B1 KR 100563487 B1 KR100563487 B1 KR 100563487B1 KR 1020030101052 A KR1020030101052 A KR 1020030101052A KR 20030101052 A KR20030101052 A KR 20030101052A KR 100563487 B1 KR100563487 B1 KR 100563487B1
Authority
KR
South Korea
Prior art keywords
metal wiring
forming
vias
semiconductor device
metal
Prior art date
Application number
KR1020030101052A
Other languages
English (en)
Other versions
KR20050069121A (ko
Inventor
안용수
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030101052A priority Critical patent/KR100563487B1/ko
Priority to US11/026,916 priority patent/US20050142844A1/en
Publication of KR20050069121A publication Critical patent/KR20050069121A/ko
Application granted granted Critical
Publication of KR100563487B1 publication Critical patent/KR100563487B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 자세하게는 금속배선의 하부폭을 넓게 형성하여 얼라인 마진을 증대함으로써 비아컨택의 노출을 방지하여 갈바닉 부식을 억제하는 방법에 관한 것이다.
본 발명의 반도체 소자의 금속배선 형성방법은 다마신 공정으로 비아를 형성하는 단계; 상기 비아를 포함한 반도체 기판의 전면에 도전막을 증착하는 단계; 상기 도전막에 포토레지스트 공정으로 패턴을 형성하는 단계; 및 상기 패턴을 식각마스크로하여 건식식각을 행하여 하부면이 상부면에 비해 넓은 금속배선을 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 금속배선 형성방법은 금속배선의 하부폭을 넓게 형성하여 얼라인 마진을 증대함으로써 비아컨택의 노출을 방지하여 갈바닉 부식을 억제할 수 있는 효과가 있다. 또한 노광 공정에서 얼라인에 대한 마진(margin)이 종래의 기술보다 더 생기게 되어, 노광 공정의 효율을 증대시킬 수 있다. 또한 상기 금속배선의 패턴사이에 절연체를 갭필하는 공정에서도 종래의 수직형태의 금속 배선 형태보다 상부면이 넓은 트렌치 구조를 이루기 때문에 절연체 물질의 갭필 효율의 증가를 가져오게 된다.
갈바닉 부식, 금속배선, 비아

Description

반도체 소자의 금속배선 형성방법 {Method for fabricating metal interconnect of semiconductor device}
도 1a는 종래기술에 의해 형성된 금속배선의 단면도.
도 1b는 종래기술에 의해 형성된 금속배선과 비아의 정렬을 보여주는 단면도.
도 2a는 본 발명에 의한 금속배선 형성방법을 보여주는 단면도.
도 2b는 본 발명에 의한 금속배선의 임계폭을 보여주는 단면도.
도 2c는 본 발명에 의해 형성된 금속배선과 비아의 정렬을 보여주는 단면도.
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 자세하게는 금속배선의 하부폭을 넓게 형성하여 얼라인 마진을 증대함으로써 비아컨택의 노출을 방지하여 갈바닉 부식을 억제하는 방법에 관한 것이다.
도 1a는 종래의 기술에 의해 금속배선이 형성된 후의 단면도이다. 보다 자세 하게는, 다마신 공정에 의해 금속배선(10) 하부의 상기 금속배선과 연결되는 비아(via, 11)를 형성한다. 이때 상기 비아는 비아 하부의 구조물(미도시), 이를테면 트랜지스터의 소스/드레인 또는 게이트 전극과 연결된다. 또한 상기 비아는 두꺼운 층간절연막(12)에 사진식각 공정을 이용해 비아가 형성될 트렌치를 먼저 형성한 후 상기 트렌치에 금속을 충진하는 다마신 공정으로 제작된다. 이때 금속의 갭필(gap fill)이 원활히 이루어지도록 하기 위해, 상기 트렌치는 상부면이 하부면보다 그 폭이 넓은 구조로 형성된다. 이후 상기 비아의 상부면에 금속배선의 도전막을 형성하고, 상기 비아와 정렬하는 금속배선의 패턴(미도시)을 형성한다. 이후 상기 패턴을 식각마스크로 하여 반응성 이온을 이용한 건식식각을 행하여 비아와 접촉하는 금속배선을 형성한다. 상기 반응성 이온식각은, 예컨대 Cl2/BCl3 가스를 식각가스로 하여 행해질 수 있다. 이와 같이 형성된 금속배선의 단면은 수직한 형태로 나타난다.
도 1b는 금속배선과 비아의 얼라인(align)이 틀어진 경우를 보여주는 단면도이다. 상기 종래의 기술은 비아와 정렬되는 금속배선의 패턴단계에서 얼라인(aling)이 틀어지거나, 디자인 자체가 미스-얼라인(Mis-align)된 부분이 있어 비아의 금속성분이 노출될 수 있다. 이후 식각 후공정시에 또는 절연막의 구성성분에 따라 상기 금속배선과 비아 사이에 부식이 발생한다. 이러한 부식은 인접한 두 금속간의 깁스 프리에너지(Gibs free energy)에 따른 전위차에 의해 발생하는 갈바닉(Galvanic) 부식의 일종이다. 상기 갈바닉 부식이란, 전기적으로 접촉하고 있는 서로 다른 금속이 부식성 분위기에 노출될 때 발생되는 두 금속간의 전위차로 인하여 활성도가 큰 금속에서 일어나는 부식을 의미한다. 즉, 갈바닉 부식에서는 포텐셜 에너지가 낮은 금속에서 산화반응이 일어난다.
일례로 상기 금속배선으로 알루미늄(Al)을 그리고 비아금속으로 텅스텐(W)을 사용할 경우에 발생하는 갈바닉 부식에 대해 설명하면 다음과 같다. 상기 텅스텐과 알루미늄은 일반적인 소자공정에서 금속배선과 비아를 형성하기 위한 금속으로 현재까지 주로 채택되어지고 있다. 이때 상기 금속배선을 식각하기 위해 클로오린(Cl-)을 포함하는 식각가스를 사용하는 부식환경에서는 포텐셜 에너지가 높은 비아의 텅스텐은 양극(cathode)으로 작용하고 상대적으로 텅스텐보다 포텐셜 에너지가 낮은 금속배선의 알루미늄은 음극(anode)으로 작용한다. 따라서 음극에서는 알루미늄의 산화반응이 일어나 Al3+가 형성되는 부식이 발생하고, 전자는 양극인 텅스텐으로 이동한다. 이러한 부식이 발생할 경우 금속 배선에 구멍(hole)이 생길 수 있다. 상기 구멍에 의해 금속배선과 비아의 접촉저항이 높아져서 소자의 동작을 저해하는 원인으로 작용한다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 금속배선의 하부폭을 넓게 형성하여 얼라인 마진을 증대함으로써 비아컨택의 노출을 방지하여 갈바닉 부식을 억제할 수 있는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 다마신 공정으로 비아를 형성하는 단계; 상기 비아를 포함한 반도체 기판의 전면에 도전막을 증착하는 단계; 상기 도전막에 포토레지스트 공정으로 패턴을 형성하는 단계; 및 상기 패턴을 식각마스크로하여 건식식각을 행하여 하부면이 상부면에 비해 넓은 금속배선을 형성하는 단계로 이루어진 반도체 소자의 금속배선 형성방법에 의해 달성된다.
본 발명은 비아와 금속 배선간의 갈바닉 부식을 방지하기 위한 금속 배선 형태의 개선에 관한 것이다. 즉, 비아와 컨택하는 금속배선의 하부영역을 종래에 비해 크게 만들기 위한 방법이 주된 구성이다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a는 금속배선이 사다리꼴(20)로 형성되는 단계를 보여주는 단면도이다. 상술한 바와 같이 금속배선의 하부영역(22)을 넓혀주기 위해, 사진식각 공정후 금속배선의 식각공정시 플라즈마(30)의 파워를 조절하여 준다. 즉, 플라즈마 챔버(plasma chamber)의 바이어스 파워(bias power)를 3 스텝(step)으로 나누어 진행함으로써 금속 배선의 모양이 아래쪽이 넓어지도록 식각한다. 종래 공정은 Cl2, BCl3 등의 식각가스를 이용해 바이어스 파워가 일정한 상태에서 식각을 한다. 그러나 본 발명에서는 바이어스 파워를, 이를테면 120kW, 100kW, 80kW의, 3 스텝으로 나누어 단계적으로 줄여가면서 건식식각을 실시한다. 따라서 금속 배선이 식각되면서 바이어스 파워가 약해짐에 따라 식각되는 정도가 줄어들게 되어 금속 배선의 형태가 사다리꼴 형태로 형성된다. 그리고 금속배선의 임계폭(Critical Distance)은 아래, 위 경계의 50%가 되는 지점을 측정한다. 도 2b는 경사진 금속 배선의 임계폭(21)을 나타낸다.
도 2c는 금속배선(20)과 비아(40)의 얼라인(align)이 틀어진 경우를 보여주는 단면도이다. A로 표기된 점선은 정상 얼라인시 비아의 중심축을 나타내고 B로 표기된 실선은 얼라인이 틀어졌을때의 비아의 중심축을 나타낸다. 상술한 바와 같이 금속 배선의 하부면을 종래보다 넓게 식각함으로써 금속배선의 얼라인(align)이 틀어지는 경우에도 금속 배선 밑에서 비아가 노출되지 않도록 할 수 있다. 따라서 금속배선의 금속과 비아의 금속이 접촉하여 나타나는 갈바닉 부식을 억제시킬 수 있다. 또한 노광 공정에서 얼라인에 대한 마진(margin)이 종래의 기술보다 더 생기게 되어, 노광 공정의 효율을 증대시킬 수 있다. 추가적으로 상기 금속배선의 패턴사이에 절연체를 갭필하는 공정에서도 종래의 수직형태의 금속 배선 형태보다 상부면이 넓은 트렌치 구조를 이루기 때문에 절연체 물질의 갭필 효율의 증가를 가져오게 된다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 금속배선 형성방법은 금속배선의 하부폭을 넓게 형성하여 얼라인 마진을 증대함으로써 비아컨택의 노출을 방지하여 갈바닉 부식을 억제할 수 있는 효과가 있다.
또한 노광 공정에서 얼라인에 대한 마진(margin)이 종래의 기술보다 더 생기게 되어, 노광 공정의 효율을 증대시킬 수 있다.
또한 상기 금속배선의 패턴 사이에 절연체를 갭필하는 공정에서도 종래의 수직형태의 금속 배선 형태보다 상부면이 넓은 트렌치 구조를 이루기 때문에 절연체 물질의 갭필 효율의 증가를 가져오게 된다.

Claims (3)

  1. 반도체 소자의 금속배선 형성방법에 있어서,
    다마신 공정으로 비아를 형성하는 단계;
    상기 비아를 포함한 반도체 기판의 전면에 도전막을 증착하는 단계;
    상기 도전막에 사진식각 공정으로 패턴을 형성하는 단계; 및
    상기 패턴을 식각마스크로 하여 하부면이 상부면에 비해 넓은 금속배선을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1항에 있어서,
    상기 금속배선을 형성하는 단계는 건식식각을 이용함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 2항에 있어서,
    상기 건식식각은 반응성 이온을 포함한 플라즈마를 이용하여, 바이어스 파워를 2단계 이상으로 나누어 단계적으로 줄여가면서 실시함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
KR1020030101052A 2003-12-31 2003-12-31 반도체 소자의 금속배선 형성방법 KR100563487B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030101052A KR100563487B1 (ko) 2003-12-31 2003-12-31 반도체 소자의 금속배선 형성방법
US11/026,916 US20050142844A1 (en) 2003-12-31 2004-12-30 Method for fabricating metal interconnect in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030101052A KR100563487B1 (ko) 2003-12-31 2003-12-31 반도체 소자의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
KR20050069121A KR20050069121A (ko) 2005-07-05
KR100563487B1 true KR100563487B1 (ko) 2006-03-27

Family

ID=34698847

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030101052A KR100563487B1 (ko) 2003-12-31 2003-12-31 반도체 소자의 금속배선 형성방법

Country Status (2)

Country Link
US (1) US20050142844A1 (ko)
KR (1) KR100563487B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7704885B2 (en) * 2007-05-24 2010-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
US8431486B2 (en) * 2010-08-10 2013-04-30 International Business Machines Corporation Interconnect structure for improved time dependent dielectric breakdown
US8633117B1 (en) * 2012-11-07 2014-01-21 International Business Machines Corporation Sputter and surface modification etch processing for metal patterning in integrated circuits
US10529622B1 (en) 2018-07-10 2020-01-07 International Business Machines Corporation Void-free metallic interconnect structures with self-formed diffusion barrier layers

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US5563105A (en) * 1994-09-30 1996-10-08 International Business Machines Corporation PECVD method of depositing fluorine doped oxide using a fluorine precursor containing a glass-forming element
JP2809200B2 (ja) * 1996-06-03 1998-10-08 日本電気株式会社 半導体装置の製造方法
US5958800A (en) * 1996-10-07 1999-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for post planarization metal photolithography
US6310300B1 (en) * 1996-11-08 2001-10-30 International Business Machines Corporation Fluorine-free barrier layer between conductor and insulator for degradation prevention
US6849557B1 (en) * 1997-04-30 2005-02-01 Micron Technology, Inc. Undoped silicon dioxide as etch stop for selective etch of doped silicon dioxide
US6114766A (en) * 1997-12-18 2000-09-05 Advanced Micro Devices, Inc. Integrated circuit with metal features presenting a larger landing area for vias
US6093656A (en) * 1998-02-26 2000-07-25 Vlsi Technology, Inc. Method of minimizing dishing during chemical mechanical polishing of semiconductor metals for making a semiconductor device
KR100292689B1 (ko) * 1998-06-03 2001-07-12 김영환 캐패시터및그형성방법
KR100281897B1 (ko) * 1998-07-21 2001-03-02 윤종용 도전층을 갖는 반도체 장치의 제조방법
US6274443B1 (en) * 1998-09-28 2001-08-14 Advanced Micro Devices, Inc. Simplified graded LDD transistor using controlled polysilicon gate profile
US6660618B1 (en) * 1999-08-18 2003-12-09 Advanced Micro Devices, Inc. Reverse mask and oxide layer deposition for reduction of vertical capacitance variation in multi-layer metallization systems
US6989600B2 (en) * 2000-04-20 2006-01-24 Renesas Technology Corporation Integrated circuit device having reduced substrate size and a method for manufacturing the same
KR100338775B1 (ko) * 2000-06-20 2002-05-31 윤종용 Ｄｒａｍ을 포함하는 반도체 소자의 콘택 구조체 및 그형성방법
US6649517B2 (en) * 2001-05-18 2003-11-18 Chartered Semiconductor Manufacturing Ltd. Copper metal structure for the reduction of intra-metal capacitance
JP2003060031A (ja) * 2001-08-14 2003-02-28 Oki Electric Ind Co Ltd 半導体装置及びその製造方法。
JP4445191B2 (ja) * 2002-10-07 2010-04-07 株式会社東芝 半導体装置およびその製造方法
US6974770B2 (en) * 2003-06-20 2005-12-13 Infineon Technologies Ag Self-aligned mask to reduce cell layout area

Also Published As

Publication number Publication date
US20050142844A1 (en) 2005-06-30
KR20050069121A (ko) 2005-07-05

Similar Documents

Publication Publication Date Title
KR100563487B1 (ko) 반도체 소자의 금속배선 형성방법
CN109755175B (zh) 互连结构及其形成方法
KR101070289B1 (ko) 반도체 장치 제조방법
KR100326260B1 (ko) 다단계 식각을 사용한 반도체 소자의 전도라인 형성방법
KR100281129B1 (ko) 배선 형성 방법
KR100835506B1 (ko) 반도체소자의 제조방법
KR20000045482A (ko) 반도체소자의 식각방법
KR100733460B1 (ko) 반도체 소자의 메탈 콘택 형성 방법
KR20040080599A (ko) 반도체 소자의 콘택 플러그 형성방법
KR20090026619A (ko) 반도체 소자 및 그 제조방법
KR100390996B1 (ko) 금속 배선 형성 방법
KR0162140B1 (ko) 콘택 홀 형성방법
KR100256058B1 (ko) 반도체 장치의 콘택 형성 방법
KR100625388B1 (ko) 반도체소자의 금속배선 형성방법
KR101026372B1 (ko) 반도체 장치의 비트라인 형성방법
KR100312386B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100399442B1 (ko) 금속 배선 형성 방법
KR100604759B1 (ko) 반도체 소자의 제조 방법
KR100620174B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20010087917A (ko) 반도체 소자의 금속 플러그 충전방법
KR20040050787A (ko) 금속배선용 콘택홀 형성방법
KR20050074759A (ko) 반도체 소자의 초미세 콘택홀 형성방법
KR20000047040A (ko) 반도체 소자의 메탈콘택 제조방법
KR20020058259A (ko) 반도체 소자의 제조 방법
KR19990004653A (ko) 반도체소자의 콘택 플러그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20031231

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20050914

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20051216

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060316

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060317

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090313

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100223

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110221

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20120221

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20120221

Start annual number: 7

End annual number: 7

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee