KR100733460B1 - 반도체 소자의 메탈 콘택 형성 방법 - Google Patents
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Abstract
본 발명은 메탈콘택 식각시 과도 식각으로 인해 하부의 도전 패턴이 오픈되는 것을 방지하는데 적합한 메탈 콘택 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 셀영역과 주변회로영역이 정의된 반도체 기판 상부에 비트라인을 형성하는 단계와, 상기 비트라인 상부에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막 상부에 제1식각정지막을 형성하는 단계와, 상기 셀영역에 캐패시터를 형성하는 단계와, 상기 캐패시터를 포함한 전면에 제2식각정지막을 형성하는 단계와, 상기 제2식각정지막 상에 제2층간절연막을 형성하는 단계와, 상기 제2층간절연막과 상기 제2식각정지막을 식각하여 상기 제1식각정지막이 노출되는 제1메탈콘택홀을 형성하는 단계와, 상기 제1식각정지막과 상기 제1층간절연막을 식각하여 상기 비트라인이 노출되는 제2메탈콘택홀을 형성하는 단계를 포함하는 반도체 소자의 메탈 콘택 형성 방법을 제공한다.
메탈 콘택, 실린더형 캐패시터
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 메탈 콘택 형성 방법을 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 메탈 콘택 형성방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 게이트 절연막
33 : 게이트 전도막 34 : 게이트 하드마스크
35 : 제1층간절연막 36 : 제2층간절연막
37 : 비트라인 텅스텐 38 : 비트라인 하드마스크
39 : 제3층간절연막 40 : 스토리지노드콘택플러그
41 : 제1식각정지막 42 : 스토리지노드
43 : 유전막 44 : 플레이트 전극
45 : 제2식각정지막 46 : 제4층간절연막
47 : 콘택 마스크 48, 48a : 메탈콘택홀
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 메탈 콘택 형성 방법에 관한 것이다.
일반적으로 반도체 제조 공정에서 메탈 패턴과 캐패시터 상부 전극 및 비트라인을 연결하는 메탈콘택(Metal Contact)을 형성함에 있어서, 패턴 사이즈가 작아지고, 식각해야 하는 메탈콘택(M1C)과 비트라인(Bit Line) 간의 층간절연막(Inter Layer Dielectric)의 높이가 증가함에 따라 메탈 콘택과 비트라인과의 오정렬(Misalign)이 발생하여 비트라인 측면으로 형성되면서 비트라인 하부 층간절연막까지 식각되게 되고, 콘택 낫 오픈(Contact Not Open)과 같은 문제가 발생한다.
콘택 낫 오픈을 방지하기 위해 웨이퍼 위치간, 콘택 사이즈간 식각비 차이를 극복하도록 충분한 과도 식각(Over Etch)을 해야하고, 패턴 사이즈가 작아져 식각해야 하는 층간절연막의 높이가 증가함에 따라 과도 식각량도 증가해야 한다.
메탈콘택과 비트라인간 오정렬이 발생하는 경우 과도 식각으로 인해 메탈콘택이 하부의 게이트에 연결되거나 또는 반도체 기판까지 연결되어 소자의 동작 불량을 가져온다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 메탈 콘택 형성 방법을 도시한 단면도이다.
도 1에 도시된 바와 같이, 셀영역과 주변회로영역이 구분된 반도체 기판(11) 상에 게이트 절연막(12), 게이트 전도막(13), 게이트 하드마스크(14)가 적층된 게이트 패턴(G)을 형성한다. 이 때, 게이트 패턴(G)은 셀영역과 주변회로영역에 모두 형성되며, 도면에서는 주변회로영역에만 나타낸다.
이어서, 게이트 패턴(G)이 형성된 반도체 기판(11) 전면에 제1층간절연막(15)을 증착하고, 셀영역에 랜딩 플러그 공정(Landing Contact Plug; 도시하지 않음)을 진행한다.
계속해서, 제1층간절연막(15) 상에 제2층간절연막(16)을 증착하고, 제2층간절연막(16) 상에 비트라인 텅스텐(17), 비트라인 하드마스크(18)가 적층 형성된 비트라인(BL)을 형성한다. 이 때, 비트라인(BL)은 셀영역과 주변회로영역에 모두 형성되며, 도면에서만 주변회로영역에만 나타낸다.
계속해서, 비트라인(BL)을 포함하는 전면에 제3층간절연막(19)을 증착하고, 셀영역의 제3층간절연막(19)을 선택적으로 식각하여 스토리지노드콘택홀을 형성한 후, 플러그용 도전물질을 매립하여 스토리지노드콘택플러그(20)를 형성한다.
다음으로, 스토리지노드콘택플러그(20) 상에 스토리지노드(22), 유전막(23), 플레이트 전극(24)이 차례로 적층하여 캐패시터(Cap)를 형성한다. 이 때, 제3층간절연막 상(19)의 소정 영역 상에 식각정지막(21)이 잔류한다.
여기서, 식각정지막(21)은 실린더형 캐패시터 형성을 위한 스토리지노드홀을 제공하는 스토리지노드 산화막(도시하지 않음) 하부에 형성되어 스토리지노드홀을 식각할 때 식각정지막으로 사용된다. 스토리지노드홀의 표면을 따라 스토리지노드(22)를 형성하고, 스토리지노드(22) 분리 공정을 진행한 후 스토리지노드 산화막을 제거한다.
이어서, 캐패시터(Cap)를 포함한 전면에 제4층간절연막(25)을 증착하고, 메탈콘택 공정을 진행하여 주변회로영역의 비트라인(BL)의 상부를 오픈하는 메탈콘택홀(26)을 형성한다.
그러나, 종래기술에 따른 반도체 소자의 메탈배선 형성방법에서는 캐패시터 상부전극을 형성한 후 이웃하는 캐패시터 간의 전기적인 분리를 위해 상부전극과 유전막을 식각하기 위한 식각공정을 진행하는데, 이 식각공정시 식각정지막으로 사용되는 하부 식각정지막의 일부가 손실되어 주변회로영역에서 식각정지막의 두께가 얇아지게 된다. 이 때문에 메탈콘택 식각의 1차 식각시 충분한 과도식각을 행할 경우 콘택이 하부 식각정지막에서 멈추지 못하게 되어 충분한 과도 식각을 행할 수 없는 문제가 있다.
또한, 메탈콘택과 비트라인간 오정렬이 발생하는 경우, 과도 식각으로 인해 메탈콘택이 하부의 게이트 또는 기판까지 연결되어 쇼트와 같은 소자의 동작 불량(도 1b 'A'참조)을 유발한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 메탈콘택 식각시 과도 식각으로 인해 하부의 도전 패턴이 오픈되는 것을 방지하는데 적합한 반도체 소자의 메탈 콘택 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 셀영역과 주변회로영역이 정의된 반도체 기판 상부에 비트라인을 형성하는 단계와, 상기 비트라인 상부에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막 상부에 제1식각정지막을 형성하는 단계와, 상기 셀영역에 캐패시터를 형성하는 단계와, 상기 캐패시터를 포함한 전면에 제2식각정지막을 형성하는 단계와, 상기 제2식각정지막 상에 제2층간절연막을 형성하는 단계와, 상기 제2층간절연막과 상기 제2식각정지막을 식각하여 상기 제1식각정지막이 노출되는 제1메탈콘택홀을 형성하는 단계와, 상기 제1식각정지막과 상기 제1층간절연막을 식각하여 상기 비트라인이 노출되는 제2메탈콘택홀을 형성하는 단계를 포함하는 반도체 소자의 메탈 콘택 형성 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 셀영역과 주변회로영역이 정의된 기판을 제공하는 단계와, 상기 주변회로영역 상에 비트라인을 형성하는 단계와, 상기 비트라인을 덮도록 제1층간절연막을 형성하는 단계와, 상기 셀영역의 상기 제1층간절연막을 관통하는 스토리지노드콘택플러그를 형성하는 단계와, 상기 제1층간절연막과 상기 스토리지노드콘택플러그 상부에 제1식각정지막을 형성하는 단계와, 상기 셀영역에 상기 스토리지노드콘택플러그와 연결되는 캐패시터를 형성하는 단계와, 상기 캐패시터를 포함하는 전체 구조 상부면의 단차를 따라 제2식각정지막을 형성하는 단계와, 상기 제2식각정지막 상에 제2층간절연막을 형성하는 단계와, 상기 제2층간절연막과 상기 제2식각정지막을 식각하여 상기 제1식각정지막이 노출되는 제1메탈콘택홀을 형성하는 단계와, 상기 제1식각정지막과 상기 제1층간절연막을 식각하여 상기 비트라인이 노출되는 제2메탈콘택홀을 형성하는 단계를 포함하는 반도체 소자의 메탈 콘택 형성 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 셀영역과 주변회로영역이 정의된 기판을 제공하는 단계와, 상기 주변회로영역 상에 비트라인을 형성하는 단계와, 상기 비트라인을 덮도록 제1층간절연막을 형성하는 단계와, 상기 셀영역의 상기 제1층간절연막을 관통하는 스토리지노드콘택플러그를 형성하는 단계와, 상기 제1층간절연막과 상기 스토리지노드콘택플러그 상부에 제1식각정지막을 형성하는 단계와, 상기 셀영역에 상기 스토리지노드콘택플러그와 연결되는 캐패시터를 형성하는 단계와, 상기 캐패시터를 포함하는 전체 구조 상부면의 단차를 따라 제2식각정지막을 형성하는 단계와, 상기 제2식각정지막 상에 제2층간절연막을 형성하는 단계와, 상기 제2층간절연막과 상기 제2식각정지막을 식각하여 상기 제1식각정지막이 노출되는 제1메탈콘택홀을 형성하는 단계와, 상기 제1식각정지막과 상기 제1층간절연막을 식각하여 상기 비트라인이 노출되는 제2메탈콘택홀을 형성하는 단계를 포함하는 반도체 소자의 메탈 콘택 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 메탈 콘택 형성 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변회로영역이 구분된 반도체 기판(31) 상에 다수의 게이트(G)를 형성한다. 게이트(G)는 게이트 절연막(32), 게이트 전도막(33) 및 게이트 하드마스크(34)의 순서로 적층된 패턴 구조이며, 도면에서는 주변회로영역 상에만 나타낸다.
이어서, 게이트(G)를 포함하는 반도체 기판 전면에 제1층간절연막(35)을 증착한다. 그리고나서, 게이트(G)의 게이트 하드마스크가 드러나는 타겟(target)으로 평탄화 공정을 실시한다. 다음으로, 셀영역에서 랜딩 플러그 콘택(Landing Plug Contact) 공정을 진행하여 게이트(G)와 게이트(G) 사이에 랜딩 플러그를 형성한다.
계속해서, 제1층간절연막(35) 상에 제2층간절연막(36)을 증착한다. 이어서, 제2층간절연막(36) 상에 비트라인 텅스텐(37)과 비트라인 하드마스크(38)가 적층된 비트라인(BL)을 형성한다. 비트라인(BL)은 셀영역 및 주변회로영역 모두 형성되며, 도면에서는 주변회로영역 상에 형성된 비트라인(BL)만 도시한다.
다음으로, 비트라인(BL)을 포함한 전면에 제3층간절연막(39)을 증착하고, 셀영역에서 스토리지노드콘택플러그(40) 공정을 진행한다. 스토리지노드콘택플러그(40)는 제3층간절연막(39)을 선택적으로 식각하여 스토리지노드콘택홀을 형성한 후, 플러그용 도전 물질을 매립하여 형성한다.
이어서, 스토리지노드콘택플러그(40)를 포함하는 셀영역 및 주변회로영역 상부에 식각정지막(41) 및 스토리지노드 산화막(도시하지 않음)을 차례로 형성한다.
계속해서, 스토리지노드 산화막 및 제1식각정지막(41)을 차례로 식각하여 스토리지노드콘택플러그(40)를 오픈하는 스토리지노드홀을 형성한다. 이 때, 제1식각정지막(41)은 질화막을 사용한다.
다음으로, 스토리지노드홀의 표면을 따라 스토리지노드(42)를 증착하고, 스토리지노드 분리 공정을 진행한다. 스토리지노드 분리 공정을 진행한 후, 습식 딥 아웃(Wet Dip Out)을 실시하여 스토리지노드 산화막을 제거한다.
이어서, 스토리지노드(42) 상에 유전막(43) 및 플레이트 전극(44)을 차례로 증착한 후 이웃하는 캐패시터를 전기적으로 분리시키기 위한 식각공정을 실시하여 캐패시터(Cap)를 형성한다. 이 때, 식각공정은 제1 식각정지막(41)을 장벽층으로 이용하여 실시하는 바, 캐패시터 하부의 제1식각정지막(41)의 일부가 식각되어 질화막이 얇아진다.
이어서, 이웃하는 캐패시터를 전기적으로 분리시키기 위한 식각공정시 제1 식각정지막(41)의 손실을 보상하기 위하여 캐패시터(Cap)를 포함하는 셀영역 및 주변회로영역 상부의 전면에 제2식각정지막(45)을 증착한다. 이 때, 제2식각정지막(45)은 제1식각정지막(41)과 동일 물질, 예컨대 질화막 계열의 물질로 형성한다. 바람직하게는, 제2식각정지막(45)은 질화막 계열의 실리콘부화(Si Rich) SiON막을 사용하며, 300∼1500Å의 두께로 형성한다.
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도 2b에 도시된 바와 같이, 제2식각정지막(45)이 형성된 셀영역 및 주변회로영역 상부에 제4층간절연막(46)을 증착한다.
도 2c에 도시된 바와 같이, 주변회로영역의 제4층간절연막(46)의 소정 영역 상에 콘택 마스크(47)를 형성한다. 콘택 마스크(47)는 포토레지스트(Photoresist)를 사용한다. 이 때, 메탈콘택 식각 공정은 주변회로영역에서만 진행되므로 셀영역은 콘택 마스크(47)로 덮혀있다.
도 2c에 도시된 바와 같이, 주변회로영역의 제4층간절연막(46)의 소정 영역 상에 콘택 마스크(47)를 형성한다. 콘택 마스크(47)는 포토레지스트(Photoresist)를 사용한다. 이 때, 메탈콘택 식각 공정은 주변회로영역에서만 진행되므로 셀영역은 콘택 마스크(47)로 덮혀있다.
다음에, 콘택 마스크(47)를 이용한 식각공정(이하, 제1식각공정이라 함)(48a)을 실시하여 제4층간절연막(46) 및 제2식각정지막(45)을 식각한다. 이때, 제1식각공정(48a)은 제1식각정지막(41)을 식각정지막으로 이용하여 제2식각정지막(45)까지만 식각이 이루어지도록 한다. 바람직하게는 제1식각정지막(41)이 드러나지 않는 타겟으로 공정을 진행한다.
제1식각공정(48a)은 산화막과 질화막 간의 식각 선택비가 높은 식각가스를 사용하여 실시한다. 또한, 제1식각공정(48a)은 식각 경사 프로파일(profile)을 작게 가져가 과도 식각을 진행하기 위해 폴리머(polymer) 발생이 적은 식각가스를 이용하여 제1식각정지막(41)이 드러나지 않을 때까지 실시한다. 이때, 식각가스는 CxFy 계열의 가스 또는 CxHyFz 계열의 가스 또는 NF3 가스 중에서 선택된 가스를 메인 가스로 사용한다. 여기서, CxFy 계열의 가스는 C2F6, CF4를 사용하며, CxHyFz 계열의 가스는 CHF3를 사용한다.
도 2d에 도시된 바와 같이, 제2식각공정(48b)을 실시하여 제1식각정지막(41), 하부의 제3층간절연막(39) 및 비트라인 하드마스크(38)를 차례로 식각하여 최종 메탈콘택홀(49)를 형성한다. 이때, 제2식각공정(48b)은 산화막과 질화막 간에 식각 선택비가 높고, 폴리머가 다량 발생하는 식각가스를 사용한다. 이때, 식각가스는 C3F8, C4F8, C4F6 및 C5F8으로 이루어진 그룹에서 선택된 어느 한 가스를 메인 식각 가스로 사용한다.
도 2d에 도시된 바와 같이, 제2식각공정(48b)을 실시하여 제1식각정지막(41), 하부의 제3층간절연막(39) 및 비트라인 하드마스크(38)를 차례로 식각하여 최종 메탈콘택홀(49)를 형성한다. 이때, 제2식각공정(48b)은 산화막과 질화막 간에 식각 선택비가 높고, 폴리머가 다량 발생하는 식각가스를 사용한다. 이때, 식각가스는 C3F8, C4F8, C4F6 및 C5F8으로 이루어진 그룹에서 선택된 어느 한 가스를 메인 식각 가스로 사용한다.
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한편, 제2식각공정(48b)은 제1식각공정(48a)시의 식각 높이보다 상대적으로 식각 높이가 매우 낮으므로, 과도 식각을 적게 함으로써, 메탈콘택홀(49)이 비트라인(BL)과 오정렬시 게이트(G)에 도달하지 않도록 조절이 가능하다.
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메탈콘택홀(48a) 식각을 모두 진행한 후 콘택 마스크(47)을 제거한다.
상술한 바와 같이, 셀영역의 캐패시터 상부 전극 식각 후 잔류하는 얇은 두께의 제1식각정지막을 보상하도록, 상부 전극 식각 후 제2식각정지막을 증착하여 총 질화막 두께를 두껍게 하여 메탈콘택 1차 식각시 충분한 과도 식각으로도 콘택이 제1식각정지막에서 정지되게 한 다음, 2차로 적은 과도 식각으로 하부의 비트라인 상부를 오픈하는 2차 식각을 실시하여 메탈콘택을 형성한다.
즉, 캐패시터 식각시 식각정지막으로 사용되는 캐패시터 하부에 형성되는 질화막을 식각정지막으로 사용하여 질화막에 대해 높은 식각 선택비를 갖는 식각 조건으로 1차 콘택 식각을 충분한 과도 식각으로 행하여 모든 콘택이 캐패시터 하부 질화막에서 정지되게 한다. 이어서 2차로 질화막에 대해 식각비가 높은 식각 조건으로 캐패시터 하부 질화막 및 하부 산화막과 비트라인 하드마스크질화막을 식각하는 방법이 있다. 따라서, 과도 식각으로 인한 질화막이 손실되어도 하부에 식각 정지용 질화막이 있기 때문에 과도 식각에 따른 소자 간 쇼트를 방지할 수 있다.
웨이퍼 위치 및 콘택 사이즈간 식각비 차이는 1차 식각시 층분한 과도 식각으로 해결이 가능하고, 2차 식각시에는 과도 식각량을 적게 가져갈 수 있기 때문에 메탈콘택이 비트라인과 오정렬이 발생해도 게이트까지 내려가지 않게 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 실린더형 캐패시터 구조에서 메탈콘택 형성시, 메탈콘택이 게이트 또는 기판과 연결되어 쇼트가 발생하는 것을 방지하여 소자의 동작 불량을 개선하는 효과가 있다.
또한, 소자의 제조 수율 향상을 증가시킬 수 있다.
Claims (22)
- 셀영역과 주변회로영역을 포함하는 반도체 기판 상부에 비트라인을 형성하는 단계;상기 비트라인을 포함하는 상기 반도체 기판 상부에 제1층간절연막을 형성하는 단계;상기 제1층간절연막 상부에 제1식각정지막을 형성하는 단계;상기 셀영역에 캐패시터를 형성하는 단계;상기 캐패시터의 상부전극 식각시 손실되는 상기 제1식각정지막의 두께를 보상하기 위해 상기 캐패시터를 포함하는 상기 반도체 기판 상부에 제2식각정지막을 형성하는 단계;상기 제2식각정지막 상에 제2층간절연막을 형성하는 단계;상기 제2층간절연막과 상기 제2식각정지막을 식각하여 상기 제1식각정지막이 노출되는 제1메탈콘택홀을 형성하는 단계; 및상기 제1식각정지막과 상기 제1층간절연막을 식각하여 상기 비트라인이 노출되는 제2메탈콘택홀을 형성하는 단계를 포함하는 반도체 소자의 메탈 콘택 형성 방법.
- 제1항에 있어서,상기 제1식각정지막은 상기 제2식각정지막과 동일한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제2항에 있어서,상기 제2식각정지막은 상기 제2층간절연막과 식각 선택비가 높은 물질로 형성하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제3항에 있어서,상기 제2식각정지막은 SiON막으로 이루어진 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제2항에 있어서,상기 제1메탈콘택홀을 형성하기 위한 제1식각공정은 상기 제2메탈콘택홀을 형성하기 위한 제2식각공정에 비해 폴리머 발생이 적은 식각가스를 사용하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제5항에 있어서,상기 제1식각공정은 CxFy 계열의 가스 또는 CxHyFz 계열의 가스 또는 NF3 가스 중에서 선택된 가스를 메인 가스로 사용하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제6항에 있어서,상기 CxFy 계열의 가스는 C2F6 또는 CF4 가스를 사용하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제6항에 있어서,상기 CxHyFz 계열의 가스는 CHF3 가스를 사용하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제5항에 있어서,상기 제2식각공정은 C3F8, C4F8, C4F6 및 C5F8으로 이루어진 그룹에서 선택된 어느 한 가스를 메인 식각 가스로 사용하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제5항에 있어서,상기 제2층간절연막은 상기 셀영역에 형성된 상기 캐패시터의 높이 증가에 따라 상기 제1층간절연막보다 더 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제5항에 있어서,상기 제1식각정지막은 상기 캐패시터 형성공정시 실시되는 식각공정에 의해 최초 증착되는 두께보다 두께가 감소되는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 셀영역과 주변회로영역을 포함하는 기판을 제공하는 단계;상기 주변회로영역 상에 비트라인을 형성하는 단계;상기 비트라인을 덮도록 제1층간절연막을 형성하는 단계;상기 셀영역의 상기 제1층간절연막을 관통하는 스토리지노드콘택플러그를 형성하는 단계;상기 제1층간절연막과 상기 스토리지노드콘택플러그 상부에 제1식각정지막을 형성하는 단계;상기 셀영역에 상기 스토리지노드콘택플러그와 연결되는 캐패시터를 형성하는 단계;상기 캐패시터를 포함하는 전체 구조 상부면의 단차를 따라 제2식각정지막을 형성하는 단계;상기 제2식각정지막 상에 제2층간절연막을 형성하는 단계;상기 제2층간절연막과 상기 제2식각정지막을 식각하여 상기 제1식각정지막이 노출되는 제1메탈콘택홀을 형성하는 단계; 및상기 제1식각정지막과 상기 제1층간절연막을 식각하여 상기 비트라인이 노출되는 제2메탈콘택홀을 형성하는 단계를 포함하는 반도체 소자의 메탈 콘택 형성 방법.
- 제12항에 있어서,상기 제1식각정지막은 상기 제2식각정지막과 동일한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제13항에 있어서,상기 제2식각정지막은 상기 제2층간절연막과 식각 선택비가 높은 물질로 형성하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제14항에 있어서,상기 제2식각정지막은 SiON막으로 이루어진 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제13항에 있어서,상기 제1메탈콘택홀을 형성하기 위한 제1식각공정은 상기 제2메탈콘택홀을 형성하기 위한 제2식각공정에 비해 폴리머 발생이 적은 식각가스를 사용하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제16항에 있어서,상기 제1식각공정은 CxFy 계열의 가스 또는 CxHyFz 계열의 가스 또는 NF3 가스 중에서 선택된 가스를 메인 가스로 사용하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제17항에 있어서,상기 CxFy 계열의 가스는 C2F6 또는 CF4 가스를 사용하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제17항에 있어서,상기 CxHyFz 계열의 가스는 CHF3 가스를 사용하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제16항에 있어서,상기 제2식각공정은 C3F8, C4F8, C4F6 및 C5F8으로 이루어진 그룹에서 선택된 어느 한 가스를 메인 식각 가스로 사용하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제16항에 있어서,상기 제2층간절연막은 상기 셀영역에 형성된 상기 캐패시터의 높이 증가에 따라 상기 제1층간절연막보다 더 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
- 제16항에 있어서,상기 제1식각정지막은 상기 캐패시터 형성공정시 실시되는 식각공정에 의해 최초 증착되는 두께보다 두께가 감소되는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
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