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KR20010106584A - 프리페치 동작모드를 가지는 반도체 메모리 장치 및 메인데이터 라인수를 줄이기 위한 데이터 전송방법 - Google Patents

프리페치 동작모드를 가지는 반도체 메모리 장치 및 메인데이터 라인수를 줄이기 위한 데이터 전송방법 Download PDF

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KR20010106584A
KR20010106584A KR1020000027402A KR20000027402A KR20010106584A KR 20010106584 A KR20010106584 A KR 20010106584A KR 1020000027402 A KR1020000027402 A KR 1020000027402A KR 20000027402 A KR20000027402 A KR 20000027402A KR 20010106584 A KR20010106584 A KR 20010106584A
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South Korea
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cell
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KR1020000027402A
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Inventor
손교민
노용환
Original Assignee
윤종용
삼성전자 주식회사
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Publication date
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Priority to US09/846,156 priority patent/US6456551B2/en
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Abstract

데이터 전송을 위해 블록 센스앰프 어레이들과 데이터 출력버퍼들간에 연결된 복수의 메인 데이터 라인을 가지며, 하나의 입출력 포트에 대응하여 복수의 메모리셀로부터 리드된 복수개의 셀 데이터를 프리페치하는 동기 반도체 메모리 장치는, 상기 메인 데이터 라인의 필요개수를 줄이기 위하여, 상기 블록 센스앰프 어레이 내의 대응되는 블록 센스앰프들과 연결되어 상기 블록 센스앰프들로부터 각기 제공되어지는 상기 복수개의 셀 데이터를 병렬로 수신하고 대응되는 하나의 메인 데이터 라인에 시분할적으로 직렬전송하는 패스 및 래치부를 구비하는 것에 의해, 메인 데이터 라인의 필요개수가 최소화되어 칩의 사이즈가 줄어들고, 피크전류가 감소된다.

Description

프리페치 동작모드를 가지는 반도체 메모리 장치 및 메인 데이터 라인수를 줄이기 위한 데이터 전송방법{semiconductor memory device having prefetch operation mode and data transfer method for reducing the number of main data lines}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메인 데이터 라인의 수를 최소화 할 수 있는 프리페치 동작모드 타입 동기 반도체 메모리 장치에 관한 것이다.
컴퓨터, 통신 및 산업부문에 이용되는 컴퓨터등의 전자적 시스템이 대용량화 및 고속화됨에 따라 보다 저장능력이 크면서 고속동작기능을 갖는 메모리가 필요하게 된다. 따라서, 그러한 전자적 시스템에 사용되는 반도체 메모리는 보다 높은 집적율과 높은 데이터 전송율을 가져야 한다. 데이터 전송율을 높이기 위해 본 분야에서는 더블 데이터 레이트(Double Data Rate)방식이나 파이프 라인 버스트(pipelined burst)방식등이 여러 선행기술들에 개시되어 있다. 반도체 메모리에서 그러한 방식들을 구현하기 위해서는 데이터의 출력시점 이전에 미리 메모리 셀로부터 데이터를 내부적으로 읽어두는 프리페치 작업이 필요하다. 예컨대, 도 6과 같이 싱글 데이터 레이트로 동작하는 경우와는 달리, 도 5와 같이 더블 데이터 레이트로 동작하는 반도체 메모리의 경우 하나의 입출력 I/O포트를 통해 적어도 2개 혹은 4개이상의 데이터가 한 리드주기에 연속적으로 출력되어야 한다. 그러기 위해서는 한번에 2개 혹은 4개 이상의 데이터가 메모리 셀로부터 미리 읽혀져서 내부의 래치에 래치되어 있어야 하고, 이는 데이터 출력을 위한 클럭의 제공시 곧바로 입출력 포트를 통해 출력될 수 있어야 한다. 즉, 한 리드주기에 두 개의 데이터가 출력되는 더블 데이터 레이트의 경우, 한 주기동안 두 번의 리드동작을 하기란 어려우므로 한 I/O당 여러개의 데이터가 프리페치되는 것이다.
그러한 프리페치 동작의 구현에 따른 몇가지의 문제들을 규명하기 위해, 도 1과 같은 컨벤셔널 반도체 메모리 장치의 리드관련부가 블록도로서 도시되어 있다. 도면을 참조하면, 메모리 셀 어레이는 블록 단위로 나뉘어져 있고, 각각의 메모리 셀 어레이 블록(10∼10n)에는 블록 센스앰프 어레이(20∼20n)가 각기 대응적으로 연결된다. 하나의 블록 센스앰프 어레이(20)에서 나오는 출력라인들은 복수의 메인 데이터 라인(L1∼Ln)에 각기 순차로 대응되어 연결되고, 하나의 메인 데이터 라인(L1)은 복수의 블록 센스앰프 어레이(20∼20n)에서 각기 하나씩 나온 출력라인들에 연결된다. 복수의 메인 데이터 라인(L1∼Ln)은 각기 대응되는 복수의 데이터 출력버퍼(30∼30n)에 연결되어 있다.
도 1과 같은 구성에 따른 데이터 리드동작은 다음과 같다. 선택된 메모리 셀 어레이 블록내의 메모리 셀로부터 읽혀진 데이터는 대응되는 블록 센스앰프를 통해 증폭된다. 예컨대, 블록 센스앰프 어레이(20)의 첫 번째 센스앰프가 동작되는 경우라고 하면, 상기 블록 센스앰프 어레이(20)에서 증폭된 데이터는 메인 데이터 라인(L1)을 통해 데이터 출력버퍼(30)로 들어오게 된다. 더블 데이터 레이트 방식을 수행하기 위해서는 데이터 출력을 위한 클럭이 제공되기 이전에 또 다른 경로를 통해 데이터 출력버퍼에 데이터가 들어와야 한다. 그렇지만, 상기한 도 1의 구조에서는 사용중인 상기 메인 데이터 라인(L1)을 통해서는 데이터를 전송할 수 없으므로, 또 다른 메인 데이터 라인이 더 필요함을 알 수 있게 된다. 이와 같이, 프리페치 방식으로 데이터를 가져오기 위해서는 하나의 I/O당 메인 데이터 라인의 개수가 2배 혹은 4배가 필요하게 되는 것이다. 결국, 프리페치 방식의 구현을 위해 증가설치되는 메인 데이터 라인에 기인하여, 칩내의 점유면적은 커지게 되는 문제가 있다. 따라서, 이는 제품원가를 상승시키는 요인으로 작용하게 된다. 또한, 2배 혹은 4배의 메인 데이터 라인들이 한꺼번에 하이 또는 로우 레벨로 구동되어지도록 충전 및 방전이 수행되어야 하므로, 피크 전류가 증가하여 전력의 소모가 가중된다.
따라서, 데이터 라인의 개수를 증가시킴이 없이도 프리페치 방식의 동작을 구현하여, 칩의 사이즈 증가문제를 해결하고 피크전류를 적게 할 수 있는 바람직한 기술이 본 분야에서 절실히 요망된다.
따라서, 본 발명의 목적은 상기한 문제를 해소할 수 있는 반도체 장치를 제공함에 있다.
본 발명의 다른 목적은 프리페치 동작모드를 가지는 동기 반도체 메모리 장치 및 메인 데이터 라인수를 줄이기 위한 데이터 전송방법을 제공함에 있다.
본 발명의 또 다른 목적은 프리페치 동작모드를 가지면서도 메인 데이터 라인수를 최적으로 유지할 수 있는 동기 반도체 메모리 장치 및 그에 따른 데이터 전송방법을 제공함에 있다.
본 발명의 또 다른 목적은 칩의 사이즈 증가 및 피크전류 소모를 최소화하는 더블 데이터 레이트 타입 반도체 메모리 장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 데이터 라인의 개수를 증가시킴이 없이도 프리페치 방식의 동작을 구현할 수 있는 스태이틱 랜덤 억세스 메모리를 제공함에 있다.
상기한 목적들 및 타의 목적을 달성하기 위한 본 발명의 일 아스팩트에 따라 , 데이터 전송을 위해 블록 센스앰프 어레이들과 데이터 출력버퍼들간에 연결된 복수의 메인 데이터 라인을 가지며, 하나의 입출력 포트에 대응하여 복수의 메모리셀로부터 리드된 복수개의 셀 데이터를 프리페치하는 반도체 메모리 장치는; 상기 메인 데이터 라인의 필요개수를 줄이기 위하여, 상기 블록 센스앰프 어레이 내의 대응되는 블록 센스앰프들과 연결되어 상기 블록 센스앰프들로부터 각기 제공되어지는 상기 복수개의 셀 데이터를 병렬로 수신하고 대응되는 하나의 메인 데이터 라인에 시분할적으로 직렬전송하는 패스 및 래치부를 구비함을 특징으로 한다.
상기한 본 발명의 구성에 따르면, 블록 센스앰프 후단에 마련된 패스 및 래치부에 의해 복수의 데이터는 복수의 횟수로 나뉘어서 동일한 메인 데이터 라인으로 전송된다. 따라서, 하나의 메인 데이터 라인을 통하여 복수의 데이터를 시분할적으로 전송할 수 있으므로, 프리페치 방식의 동작시에도 메인 데이터 라인의 개수는 증가되어질 필요가 없다.
도 1은 통상적(컨벤셔널)인 반도체 메모리 장치의 리드관련부의 블록도
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리드관련부의 블록도
도 3은 도 2중 패스 및 래치부의 상세회로도
도 4는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 리드관련부의 블록도
도 5는 일반적인 더블 데이터 레이트를 갖는 동작을 나타내는 파형도
도 6은 일반적인 싱글 데이터 레이트를 갖는 동작을 나타내는 파형도
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.
도 2에는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리드관련부가블록도로서 도시되어 있다. 도 2를 참조하면, 메모리 셀 어레이 블록(10∼10n), 블록 센스앰프 어레이(20∼20n), 및 데이터 출력버퍼(30∼30n)는 도 1에서 보여진 구성과 동일하나, 상기 블록 센스앰프 어레이(20∼20n)의 후단에 설치된 패스/래치부(40∼40n)와 그에 연결된 복수의 메인 데이터 라인(L1∼Ln)의 구성이 도 1의 구성에 비해 특이하다. 여기서, 상기 패스/래치부(40∼40n)는 상기 블록 센스앰프 어레이 (20∼20n)내의 대응되는 블록 센스앰프들과 각기 연결된다. 상기 패스/래치부(40∼40n)는 상기 블록 센스앰프들로부터 각기 제공되어지는 복수개의 셀 데이터를 병렬로 수신하고 대응되는 하나의 메인 데이터 라인에 시분할적으로 직렬전송하는 기능을 수행한다. 따라서, 프리페치 방식의 동작시에도 메인 데이터 라인의 개수는 증가되어질 필요가 없다.
상기 패스/래치부들 (40∼40n)중 하나의 대표적 상세는 도 3에 도시된다. 도 도 3은 도 2중 패스 및 래치부의 상세회로도로서, 2개의 데이터 패스를 가지는 경우에 대한 구성예를 나타낸 것이다. 도면을 참조하면, 복수개의 셀 데이터중 대응되는 셀 데이터를 패스제어신호(PASS1)의 제1논리에 응답하여 각기 전송하는 제1,2전송게이트(PG1,PG2)와, 상기 대응되는 셀 데이터를 패스제어신호(PASS1)의 제2논리에 응답하여 각기 전송하는 제3,4전송게이트(PG3,PG4)와, 상기 제2 또는 제3전송게이트(PG2,PG3)에 동작적으로 연결되어 상기 제2 및 제3전송게이트중의 하나를 통해 수신되는 상기 셀 데이터를 래치하는 래치(L1)와, 상기 제1 및 제4전송게이트(PG1,PG4)중의 하나를 통해 수신되는 상기 셀 데이터를 제어신호로서 인가되는 셀신호(CELL)의 제1논리에 응답하여 상기 메인 데이터라인(MDL)에 전송하는 제5전송게이트(PG5)와, 상기 셀신호(CELL)가 제2논리상태를 유지하는 경우에 상기 래치(L1)에서 출력되는 상기 래치된 셀 데이터를 제어신호로서 인가되는 래치신호(LATCH)의 제1논리에 응답하여 상기 메인 데이터라인(MDL)에 전송하는 제6전송게이트(PG6)는 상기 패스 및 래치부(40)를 구성한다.
도 3에서, 블록 센스앰프 어레이에서 출력된 후 패스 및 래치부(40)에 인가되는 2개의 데이터중 곧바로 출력되어질 데이터는 제1전송게이트(PG1)와 제5전송 게이트(PG5)를 경유하는 제1패스(A)를 통해 메인 데이터라인(MDL)에 전송되고, 그 다음의 반주기 혹은 다음주기에 출력되어질 데이터는 제2전송게이트(PG2)와 래치(L1) 및 제6전송게이트(PG6)를 경유하는 제2패스(B)를 통해 상기 메인 데이터라인(MDL)에 전송된다. 구체적으로, 패스제어신호(PASS1)이 하이레벨로 인가되고 제어신호(CELL)가 하이레벨로 인가되면, 블록 센스앰프로부터 출력된 데이터 (IOx-1)는 제1패스게이트(PG1) 및 제5패스게이트(PG5)를 차례로 통과하여 메인 데이터라인(MDL)에 그대로 인가된다. 한편, 또 다른 블록 센스앰프로부터 출력된 데이터 (IOx-2)는 제2패스게이트(PG2)를 통과하여 래치(L1)에 인가된다. 래치(L1)에 인가된 데이터는 제어신호(LATCH)가 하이레벨로 될 때 까지 래치되어 있다가 상기 제어신호(LATCH)가 하이레벨이 되어 제6패스게이트(PG6)가 오픈될 때, 출력되어 메인 데이터라인(MDL)에 비로서 인가된다. 여기서 리드 동작시 첫 주기에서는 상기 제어신호(CELL)가 하이레벨이고 상기 제어신호(LATCH)가 로우레벨이며, 다음주기 혹은 반주기에서는 상기 제어신호(LATCH)만이 하이레벨로 된다. 따라서, 하나의 메인 데이터 라인(MDL)을 통해 두 경로(A,B)상의 데이터를 데이터 출력버퍼로 전송할 수있는 것이다. 하나의 메인 데이터라인을 통해 두 경로상의 데이터를 전송시 한주기의 반반을 나누어 사용하거나 각기 다른 주기에 나누어 사용함으로써 사용되는 메인 데이터 라인의 개수를 줄일 수 있다. 또한, 피크 전류가 감소된다.
상기한 바와 같은 회로구성은, 하나의 I/O당 데이터 개수가 둘 혹은 넷으로 되어 프리페치되는 경우에 적용 및 응용이 가능한데, 이하에서 보다 구체적인 경우를 나누어 설명하기로 한다.
먼저, 2비트 프리페치를 하는 DDR 기능을 가진 메모리 장치의 경우를 본다. 하나의 메모리 셀 어레이 블록이 9개의 I/O로 구성되어 있을 경우라 가정한다. 통상의 메모리 장치에서, 하나의 I/O당 MDL/MDLB의 쌍으로된 두 개의 메인 데이터 라인으로 구성되어 있으므로, 도 1의 경우에는 9*2즉 18개의 데이터 라인이 필요하게 된다. DDR의 경우라면 여기에 2배가 되므로 36개의 메인 데이터라인이 필요해진다. 이 경우에, 상기한 본 실시예와 같은 패스/래치부(40∼40n)를 구현하면 반으로 줄일 수 있다. 즉, 18개의 메인 데이터라인을 줄일 수 있는 것이다.
이제 4비트 프리페치를 행하는 DDR 기능을 가진 메모리 장치의 경우를 본다. 기본적으로 2주기에 걸쳐 4개의 버스트 데이터를 내어놓는 기능을 가지고 있는 메모리 장치의 경우는 2가지 방법이 있다. 한가지는 첫 번째에서 설명한 것과 유사하게 반주기에 하나씩 데이터를 4회전송함으로써 18개의 메인 데이터라인만으로 구현하는 것이다. 그러나 고속의 메모리의 경우에 그러한 전송은 어려울 수 있으므로 36개의 데이터 라인을 두고서 한 주기에 2개의 데이터를 전송하는 것이 나머지 한 가지 방법이다. 결국, 한번에 4개의 데이터를 전송하려고 할 경우 72개의 메인 데이터라인들이 필요하였던 것을, 상기한 본 실시예와 같은 패스/래치부(40∼40n)를 구현하면 36개의 데이터라인을 줄일 수 있게 된다.
또한, 2비트 또는 4비트 이상의 프리페치를 하는 SDR(한주기에 한 I/O를 통해 한 개의 데이터만 출력하는 기능)메모리 장치의 경우에도 상기한 본 발명의 실시예를 적용할 수 있다. 이 경우에는 매 주기마다 새로 메모리 셀로부터 읽기를 하여 데이터를 가져오는 것도 가능하다. 그러나, 고속 동작에서 한 주기가 매우 짧아 매번 읽기동작을 행하기가 어려우므로, 첫 번째 주기의 레이턴시를 이용하여 도 3의 동작과 같이, 한번에 여러 비트의 데이터를 읽어놓고 하나의 데이터씩 메인 데이터라인을 통하여 출력을 행한다. 이 경우에도 필요한 메인 데이터라인의 수를 최소화 할 수 있게된다.
상기한 세가지의 경우 모두는 도 2와 도 3의 구성 및 응용구성으로 구현하는 것이 가능하며, 도 3에서 달라질 수 있는 것은 제어신호(LATCH 및 LATCHB)와, 상기 제어신호(CELL,CELLB)의 동작타이밍 관계이다. 물론, 도 3의 경우는 2비트 프리페치의 경우를 예로 든 것이다.
4비트 프리페치의 경우는 도 3에서 보여진 바와 같은 데이터 패스를 2개 더 추가하여 총 4개로 형성하거나, 데이터 패스를 2개로 하되 도 4와 같이 데이터 출력버퍼(30∼30n)를 기준으로 메모리 셀 어레이 블록, 블록 센스앰프 어레이, 및 패스/래치부가 대칭된 구조를 이루게 하여, 메인 데이터라인에 각각 데이터를 전송할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 리드관련부의 블록도로서, 메모리 셀 어레이 블록(10∼10n), 블록 센스앰프 어레이(20∼20n), 및 패스/래치부(40∼40n)는, 데이터 출력버퍼(30∼30n)를 기준으로 메모리 셀 어레이 블록(11∼11n), 블록 센스앰프 어레이(21∼21n), 및 패스/래치부(41∼41n)와 각기 대칭구조를 이루고 있는 것이 도시되어 있다. 상기 도 4는 2개의 데이터 패스를 가지고서 4비트 프리페치를 행하는 경우를 위해 마련된 것이다. 여기서, 상기 패스/래치부(40∼40n, 41∼41n)는 대응되는 블록 센스앰프들로부터 각기 제공되어지는 복수개의 셀 데이터를 병렬로 수신하고 제1,2메인 데이터라인들(MDL-1, MDL-2)중 대응되는 하나의 메인 데이터 라인에 시분할적으로 직렬전송하는 기능을 수행한다. 따라서, 4비트 프리페치 방식의 동작시에도 메인 데이터 라인의 개수는 도 2의 경우에 비해 2배만 증가된다.
그러므로, 본 발명의 실시예들에 따르면 메인 데이터 라인을 줄일 수 있어 생산 원가를 절감하고, 칩상에서 점유하는 면적을 줄일 수 있으며, 피크 전류를 감소시킬 수 있게 된다.
상기한 바와 같이, 본 발명은 도면을 기준으로 예를들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 사안에 따라 도 3내의 데이터 패스를 가감하거나, 래치 및 전송게이트의 연결관계를 변경할 수 있음은 물론이다.
상술한 바와 같이, 블록 센스앰프들로부터 각기 제공되어지는 복수개의 셀 데이터를 병렬로 수신하고 대응되는 하나의 메인 데이터 라인에 시분할적으로 직렬전송하는 패스 및 래치부를 구비하는 본 발명에 따르면, 메인 데이터 라인의 필요개수가 최소화되어 칩의 전체 사이즈가 줄어드는 효과 및 피크전류가 감소되는 효과를 갖는다. 따라서, 보다 고집적화되고 보다 고속으로 동작하는 반도체 메모리 장치에 유리하게 적용되는 이점이 있다.

Claims (8)

  1. 데이터 전송을 위해 블록 센스앰프 어레이들과 데이터 출력버퍼들간에 연결된 복수의 메인 데이터 라인을 가지며, 하나의 입출력 포트에 대응하여 복수의 메모리셀로부터 리드된 복수개의 셀 데이터를 프리페치하는 동기 반도체 메모리 장치에 있어서:
    상기 메인 데이터 라인의 필요개수를 줄이기 위하여, 상기 블록 센스앰프 어레이 내의 대응되는 블록 센스앰프들과 연결되며, 상기 블록 센스앰프들로부터 각기 제공되어지는 상기 복수개의 셀 데이터를 인가되는 제어신호들에 응답하여 병렬로 수신하고 대응되는 하나의 메인 데이터 라인에 시분할적으로 직렬전송하는 패스 및 래치부를 구비함을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 복수개의 셀 데이터가 2개인 경우에 상기 메인 데이터라인으로의 전송은 시스템클럭의 반주기에 동안에 2회에 걸쳐 수행됨을 특징으로 하는 장치.
  3. 제1항에 있어서, 상기 복수개의 셀 데이터가 2개인 경우에 상기 메인 데이터라인으로의 전송은 시스템클럭의 한주기에 동안에 2회에 걸쳐 수행됨을 특징으로하는 장치.
  4. 제1항에 있어서, 상기 복수개의 셀 데이터가 4개인 경우에 상기 메인 데이터라인으로의 전송은 시스템클럭의 한주기에 동안에 4회에 걸쳐 수행됨을 특징으로 하는 장치.
  5. 제1항에 있어서, 상기 복수개의 셀 데이터가 4개인 경우에 상기 메인 데이터라인으로의 전송은 시스템클럭의 2주기에 동안에 4회에 걸쳐 수행됨을 특징으로 하는 장치.
  6. 제1항에 있어서, 상기 패스 및 래치부는;
    상기 복수개의 셀 데이터중 대응되는 셀 데이터를 패스제어신호의 제1논리에 응답하여 각기 전송하는 제1,2전송게이트와, 상기 대응되는 셀 데이터를 패스제어신호의 제2논리에 응답하여 각기 전송하는 제3,4전송게이트와, 상기 제2 또는 제3전송게이트에 동작적으로 연결되어 상기 제2 및 제3전송게이트중의 하나를 통해 수신되는 상기 셀 데이터를 래치하는 래치와, 상기 제1 및 제4전송게이트중의 하나를 통해 수신되는 상기 셀 데이터를 제어신호로서 인가되는 셀신호의 제1논리에 응답하여 상기 메인 데이터라인에 전송하는 제5전송게이트와, 상기 셀신호가 제2논리상태를 유지하는 경우에 상기 래치에서 출력되는 상기 래치된 셀 데이터를 제어신호로서 인가되는 래치신호의 제1논리에 응답하여 상기 메인 데이터라인에 전송하는 제6전송게이트를 가짐을 특징으로 하는 장치.
  7. 데이터 전송을 위해 블록 센스앰프 어레이들과 데이터 출력버퍼들간에 연결된 복수의 메인 데이터 라인을 가지며, 하나의 입출력 포트에 대응하여 복수의 메모리셀로부터 리드된 복수개의 셀 데이터를 프리페치하며, 상기 데이터 출력버퍼들을 기준으로 블록 센스앰프 어레이들 및 메모리 셀 어레이 블록들이 대칭된 구조를 이루는 반도체 메모리 장치에 있어서:
    4비트 프리페치를 수행하기 위해, 상기 블록 센스앰프 어레이 내의 대응되는 블록 센스앰프들과 연결되어 상기 블록 센스앰프들로부터 각기 제공되어지는 2개의 셀 데이터를 병렬로 수신하고 대응되는 각각의 메인 데이터 라인에 시분할적으로 직렬전송하는 패스 및 래치부를 상기 데이터 출력버퍼들에 기준하여 대칭적으로 구비함을 특징으로 하는 장치.
  8. 데이터 전송을 위해 블록 센스앰프 어레이들과 데이터 출력버퍼들간에 연결된 복수의 메인 데이터 라인을 가지며, 하나의 입출력 포트에 대응하여 복수의 메모리셀로부터 리드된 복수개의 셀 데이터를 프리페치하는 동기 반도체 메모리 장치에서의 데이터 전송방법에 있어서:
    상기 블록 센스앰프 어레이 내의 대응되는 블록 센스앰프들로부터 각기 제공되어지는 상기 복수개의 셀 데이터를 병렬로 수신하는 단계와;
    상기 수신된 복수개의 셀 데이터를 제어신호에 따라 하나의 메인 데이터 라인에 시분할적으로 직렬전송하는 단계를 가짐을 특징으로 하는 방법.
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