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KR20010070239A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

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KR20010070239A
KR20010070239A KR1020000070644A KR20000070644A KR20010070239A KR 20010070239 A KR20010070239 A KR 20010070239A KR 1020000070644 A KR1020000070644 A KR 1020000070644A KR 20000070644 A KR20000070644 A KR 20000070644A KR 20010070239 A KR20010070239 A KR 20010070239A
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KR1020000070644A
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스즈끼요이찌
미시마아끼히로
고사까이미쯔히꼬
세가와마꼬또
나루께야스오
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니시무로 타이죠
가부시끼가이샤 도시바
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  • Static Random-Access Memory (AREA)
  • Tests Of Electronic Circuits (AREA)
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Abstract

누설 전류가 발생하고 있는 불량 메모리 셀의 존재 위치를 용이하게 또한 단시간에 검출할 수 있는 반도체 기억 장치를 제공한다. 행 선택선 중의 소정 갯수를 동시에 선택할 수 있어진 제1 대영역과 그 나머지 제2 대영역에서 누설 전류치가 소정치보다도 큰 영역을 특정하고, 특정된 제1 또는 제2 대영역에서 또한 소정 갯수의 행 선택선을 동시에 선택하여 얻어진 제1 소영역과 그 나머지 제2 소영역에서 누설 전류치가 소정치보다도 큰 영역을 특정하고, 마찬가지의 처리를 반복 실행하여 누설 전류치가 소정치보다도 큰 행 선택선을 특정하는 제어를 행한다. 그 때문에, 장치 내에 어드레스 출력 제어 회로를 설치한다. 이것에 외부로부터 공급되는 어드레스 출력 제어 신호는 상기 제어를 실행하기 위해, 상기 행 어드레스 신호를 제어하여 상기 행 선택선을 선택하기 위한 제어 신호이다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본원은 일본에서 2000년 9월 21일자로 출원된 특허 출원 번호 287191호에 기재되어 있는 사항에 기초한 것으로, 파리 조약에 의해 우선권을 주장하는 동시에 그 내용도 상기 출원의 일부이다.
본 발명은 스태틱형 랜덤 액세스 메모리 등의 반도체 기억 장치에 관한 것으로, 특히 테스트 회로를 탑재한 반도체 기억 장치에 관한 것이다.
최근, 반도체 기억 장치, 특히 스태틱형 랜덤 액세스 메모리는 대용량화와 대기(待機) 시의 저소비 전력화가 진행되고 있다. 대용량화에 따라 여러 가지 원인에 의한 비트 불량 발생 확률이 높아지고, 이 비트 불량에 의해 생기는 동작 이상을 테스트 공정에서 정상적으로 동작하지 않은 메모리 셀을 예비 셀로 치환하는 리던던시 기술에 의해 구제하고 있다.
이것에 대하여, 정상적으로 동작하고 기능적으로는 문제가 없지만, 누설 전류가 허용치보다도 많이 흐르는 메모리 셀이 존재하는 경우가 있다. 이러한 메모리 셀이 존재하면, 대기 시의 소비 전류가 증대하여 수율의 저하를 초래하게 된다.
그래서, 도 1에 도시한 종래의 반도체 기억 장치에서는, 테스트 회로를 구비하고, 이 테스트 회로를 이용한 테스트 공정에 의해 누설 전류가 흐르고 있는 메모리 셀의 위치를 검출하고, 이 메모리 셀과 전원 단자간에 접속되어 있는 레이저 퓨즈를 용단(溶斷)함으로써 누설 경로를 차단한 후에, 예비 셀로 치환하여 사용하고 있다.
구체적으로 설명하면, 상술한 도 1의 반도체 기억 장치에 탑재된 테스트 회로는 장치 외부로부터 "H" 레벨의 동작 모드 전환 신호 S6이 외부 입력 단자(91)를 통해 외부 입력 회로(92)에 입력된다. 이에 따라, 외부 입력 회로(92)로부터의 출력 S4는 "L" 레벨로, 출력 S5는 "H" 레벨로 된다. "H" 레벨의 출력 S5가 게이트에 입력된 n형 트랜지스터 Q2는 온 상태로 되고, 행 디코더(96)의 출력 S3이 출력 S2로서 NOR 회로(93)의 한쪽의 입력 단자에 입력된다.
여기서, 행 디코더(96)로부터의 출력 S3은 "H" 레벨로, 도시되어 있지 않은 다른 행으로의 출력은 "L" 레벨로 된다. "H" 레벨의 출력 S3이 NOR 회로(93)의 다른쪽의 입력 단자에 입력되고, "H" 레벨의 출력 S1이 n형 트랜지스터 Q1의 게이트에 입력되어 n형 트랜지스터 Q1은 오프 상태로 된다. 이에 의해서, 이 행의 공통전원선 g1과 전원간이 차단되어 메모리 셀 M11∼M1n에는 전원이 공급되지 않게 되고 다른 도시되어 있지 않은 공통 전원선과 전원간은 접속되어 그 메모리 셀에는 전원이 공급된다.
또한, "L" 레벨의 출력 S4가 n형 트랜지스터 Q5의 게이트에 입력되고, "H" 레벨의 출력 S5가 p형 트랜지스터 Q3 및 n형 트랜지스터 Q4의 게이트에 입력된다. 그 결과, n형 트랜지스터 Q5 및 p형 트랜지스터 Q3은 오프 상태로 n형 트랜지스터 Q4는 온 상태로 되고, 이 행의 워드선 w1은 접지 레벨로 되어 행 디코더 출력 S3과는 분리된다. 이에 의해서, 이 행의 메모리 셀 M11∼M1m에는 전류는 흐르지 않고, 다른 메모리 셀에는 전류가 흐르게 된다.
이렇게 해서 각 행을 순서적으로 선택하여 그 때마다 누설 전류치를 측정하고, 이 값이 허용치 이상이었을 때의 선택 행에, 불량 메모리 셀이 포함되어 있는 것이 검출된다. 그리고 이 행의 퓨즈 F1을 용단함으로써 공통 전원선 g1과 전원간을 차단하고, 누설 경로를 차단한 상태로 하여 미리 구비하고 있는 예비 행으로 치환한다.
이와 같이 하여, 누설 전류가 발생하고 있는 메모리 셀의 존재 위치를 용이하게 검출하고 있다.
그러나, 최근의 반도체 기억 장치는 대용량화되어 가고 있고, 예를 들면, 도 2에 도시한 바와 같이 메모리 셀 어레이(50)가 복수의 블록(1)∼(n)으로 분할되어 매트릭스형으로 배열된 구조가 알려져 있다.
어레이단에는 2셀마다 행 디코더(52)가 복수 배치되고, 행 디코더(52)로부터행 선택선(53)이 배선되어 있다. 행 디코더(52)는 어드레스 디코더(60)를 통해 입력되는 행 어드레스 AIN에 의해 원하는 행 선택선(53)을 활성화한다. 복수의 블록단에는 블록 선택 회로(70)로부터 블록 선택선(55)이 배선되고, 행 선택선(53)과 블록 선택선(55)을 입력으로 하는 워드선 선택 회로(56)가 블록단에 배치되어 있다.
또한, 메모리 셀(51)은 2개의 셀이 각각 상하대칭으로 배치되고, 2개의 셀에 공통으로 행 선택선(53)과 병행으로 배선되어 있는 공통 전원선 VL에 의해 전원의 공급을 받는다.
통상 동작에 있어서, 메모리 셀(51)을 선택할 때에는, 원하는 어드레스 AIN, BIN에 따라서 복수의 행 선택선(53)과 블록 선택선(55) 중 각각 1개가 선택되고, 이것에 접속되는 1개의 워드선 선택 회로(56)에 의해 원하는 워드선(54)이 활성화된다. 그리고, 데이터 판독시에는 판독/기입 회로(80)를 통해 I/O 단자에 데이터가 판독되고, 데이터 기입시에는 I/O 단자로부터 판독/기입 회로(80)를 통해 메모리 셀(51)에 데이터가 기입된다.
대기 상태에 있어서는, 외부 신호의 입력에 의해, 내부 회로의 제어에 의해 모든 워드선(54)이 비활성화된다.
또한, 대용량화된 최근의 반도체 기억 장치에 있어서는, 메모리 셀뿐만 아니라 비트선의 누설 전류도 문제가 되어 수율 저하를 야기하고 있다. 이 점을 고려하여 비트선의 누설 불량에 기인하는 동작 불량을 리던던시 기술로 구제하는 경우에, 비트선 전원에 퓨즈 소자를 삽입하여 리페어 번지로 치환하는 동시에 상기 퓨즈 소자를 용단하여 누설 경로를 차단할 수 있는, 도 3에 도시한 바와 같은, 반도체 기억 장치가 제안되고 있다.
도 3에 도시한 종래의 반도체 기억 장치는 매트릭스형으로 배열된 메모리 셀(100)군으로 이루어지는 메모리 셀 어레이; 장치의 동작 상태를 제어하는 컨트롤 단자(CE, WE, OE) 및 그 내부 회로(CE 버퍼, WE 버퍼, OE 버퍼); 번지를 선택하는 어드레스 단자(AINR 단자, AINC 단자) 및 그 내부 회로[로우 어드레스 디코더(120), 로우 어드레스 버퍼(121), 컬럼 스위치(131), 컬럼 어드레스 디코더(132), 컬럼 어드레스 버퍼(133)]; 데이터의 기록/판독을 행하는 I/O 단자 및 그 내부 회로[비트선 부하&풀 업&이퀄라이즈 회로(110), 데이터선 풀 업&이퀄라이즈 회로(134), 감지 증폭기&기입 버퍼(135)]를 포함하고 있다.
각 비트선쌍에는 비트선 부하&풀 업&이퀄라이즈 회로(110)가 접속되고, 또한, 이 각 회로(110)와 전원 단자 VDD 사이에는 퓨즈(115)가 삽입되어 있다. 그리고, 도 4에 도시한 바와 같이, 각 비트선 부하&풀 업&이퀄라이즈 회로(110)는 비트선 부하 수단(111, 112)과, 비트선 풀 업 소자(U1, U2)와, 비트선 이퀄라이즈 소자(E1)로 구성되고, 비트선 이퀄라이즈·풀 업 발생 회로(151)의 출력 신호 Φ1에 따라서 활성/비활성 상태로 된다. 데이터선 풀 업&이퀄라이즈 회로(134)는 데이터선 풀 업 소자(U3, U4)와 데이터선 이퀄라이즈 소자(E2)로 구성되고, 데이터선 이퀄라이즈·풀 업 발생 회로(152)의 출력 신호 Φ2에 따라서 활성/비활성 상태로 된다.
이 반도체 기억 장치의 통상 동작 및 대기 상태는 다음과 같이 된다.
통상 동작에 있어서는, 어드레스에 따라 소정의 워드선과 컬럼 스위치가 선택되는 결과, 원하는 메모리 셀이 활성화되어 기입/판독 동작을 행한다.
대기 상태에 있어서는, 외부로부터 칩 인에이블 신호가 CE 단자로 입력되고, 내부 회로의 제어에 의해서 모든 워드선 W1∼Wm은 비활성화되어 접지 전위로 된다. 또한, 모든 컬럼 스위치(131)도 상기 칩 인에이블 신호에 의해서 비도통으로 된다. 또한, 모든 비트선쌍 B1, B1B, …, Bn, BnB와 데이터선 D1, D1B는 비트선 이퀄라이즈·풀 업 발생 회로(151)의 출력 신호 Φ1과 데이터선 이퀄라이즈·풀 업 발생 회로(152)의 출력 신호 Φ2가 "L" 레벨로 됨에 따라 전원 전위 VDD로 고정되어 있다.
그러나, 상기 종래의 반도체 기억 장치에서는 다음과 같은 문제점이 있었다.
(1) 도 2에 도시한 바와 같은 대용량화된 반도체 기억 장치에 있어서, 누설 전류가 흐르고 있는 메모리 셀의 위치를 테스트 공정에 의해 검출하기 위해서, 도 1에 도시한 바와 같은 테스트 회로를 탑재한 경우에는, 테스트 시간이 상당히 길어질뿐만 아니라 테스트 회로 규모가 커지기 때문에, 칩 사이즈의 증대를 초래하는 문제가 있었다.
(2) 도 3에 도시한 반도체 기억 장치에서는, 대기 상태에서, 메모리 셀(100)은 데이터를 유지하고 비트선쌍 B1, B1B, …, Bn, BnB는 전원 전위 VDD로 고정되며 워드선 D1, D1B는 접지 전위로 고정된다. 이 때, 비트선에 도 4에 도시한 바와 같은 누설 경로 P1, P2가 존재하는 것이 있고, 이 누설 경로 P1, P2의 누설 전류가 작으면, 기입/판독의 통상 동작에는 영향을 주지 않지만, 리던던시 번지로 치환할 수 없기 때문에, 대기시의 소비 전류가 허용치 이상이 되는 경우에는 수율의 저하를 초래하는 문제로 된다.
본 발명은 상기 종래의 문제점을 감안하여 칩 사이즈의 증대를 최소화 한 테스트 회로를 구비할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다. 그 밖의 목적은, 누설 전류가 발생하고 있는 불량 메모리 셀 또는 비트선의 존재 위치를 용이하게 또한 단시간에 검출할 수 있는 반도체 기억 장치를 제공하는 것에 있다.
상기 목적을 달성하기 위해서, 본 발명의 한 양상에 의한 반도체 기억 장치에서는, 행 방향으로 소정수의 메모리 셀이 각각 접속된 복수의 워드선; 행 방향에 있는 상기 각 메모리 셀의 전류 경로를 소정의 행마다 접속하는 공통 전원선; 상기 각 워드선에 각각 접속되는 행 선택용 복수의 행 선택선; 및 상기 행 선택선을 선택하는 행 디코더를 구비한 반도체 기억 장치에 있어서, 상기 각 공통 전원선과 전원간에 각각 접속되어, 통상 동작 모드 또는 테스트 모드의 전환을 지시하는 동작 모드 전환 신호가 테스트 모드로의 전환을 지시하는 경우에는, 상기 행 디코더에 의해 상기 각 공통 전원선 중 어느 하나를 선택하여 그 선택한 공통 전원선과 전원을 접속하는 동시에 나머지 공통 전원선과 전원간을 차단하며, 상기 동작 모드 전환 신호가 통상 동작 모드로의 전환을 지시하는 경우에는 상기 공통 전원선의 모두를 전원에 접속하는 선택 수단을 구비한다.
또한 적합한 실시예에 따르면, 상기 각 공통 전원선과 전원간에 퓨즈를 각각 설치한다.
또한, 본 발명의 다른 양상에 따르면, 행 방향으로 소정 수의 메모리 셀이 각각 접속된 복수의 워드선; 행 방향에 있는 상기 각 메모리 셀의 전류 경로를 소정의 행마다 접속하는 공통 전원선; 상기 각 워드선에 각각 접속되는 행 선택용 복수의 행 선택선과, 상기 행 선택선을 선택하는 행 디코더를 구비한 반도체 기억 장치에 있어서, 테스트 모드시에 상기 복수의 행 선택선 중 소정의 행 선택선을 선택함으로써 상기 행 선택선에 대응하여 배치된 상기 공통 전원선을 전원에 접속하는 동시에, 나머지 공통 전원선과 전원간을 차단하는 테스트용 회로를 설치한 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한 적합한 실시예에 따르면, 상기 각 공통 전원선과 전원간에 퓨즈를 각각 설치한다.
또한, 본 발명의 다른 양상에 따르면, 메모리 셀이 매트릭스형으로 배치되고 또한 복수의 블록으로 분할된 메모리 셀 어레이; 상기 메모리 셀 어레이 내에 설치되어 상기 메모리 셀이 동일 행에 동수 접속된 복수의 워드선; 행을 선택하는 행 선택선과 블록을 선택하는 블록 선택선이 입력단에 접속되어 상기 복수의 워드선 중 소정의 워드선을 선택하는 워드선 선택 회로; 행 방향에 있는 상기 각 메모리 셀의 전류 경로를 소정의 행마다 접속하는 공통 전원선; 및 행 어드레스 신호에 기초하여 상기 행 선택선을 선택하기 위한 선택 신호를 출력하는 행 디코더를 구비한 반도체 기억 장치에 있어서, 상기 각 공통 전원선과 전원간에 각각 접속되어 통상 동작 모드 또는 테스트 모드의 전환을 지시하는 동작 모드 전환 신호와 상기 행 디코더로부터 제공되는 상기 선택 신호를 입력하고, 상기 동작 모드 전환 신호가 테스트 모드로의 전환을 지시하는 경우에는 상기 선택 신호에 의해 상기 각 공통 전원선 중 어느 하나를 선택하여 선택된 공통 전원선과 전원을 접속하는 동시에, 나머지 공통 전원선과 전원간을 차단하고, 상기 동작 모드 전환 신호가 통상 동작 모드로의 전환을 지시하는 경우에는 상기 공통 전원선의 모두를 전원에 접속하는 선택 수단과, 상기 동작 모드 전환 신호가 테스트 모드로의 전환을 지시하는 경우에 불량 셀 특정용 제어를 실행하기 위해서 장치 외부로부터 공급되는 어드레스 출력 제어 신호에 기초하여 상기 행 디코더에 공급하는 행 어드레스 신호를 제어하는 어드레스 출력 제어 수단을 설치한 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한 적합한 실시예에 따르면, 상기 불량 셀 특정용 제어는 상기 행 선택선 중 소정 갯수를 동시에 선택하여 얻어진 제1 대영역과 그 나머지 제2 대영역에서 누설 전류치가 소정치보다도 큰 영역을 특정하고, 특정된 제1 또는 제2 대영역에서 또한 소정 갯수의 행 선택선을 동시에 선택하여 얻어진 제1 소영역과 그 나머지 제2 소영역에서 누설 전류치가 소정치보다도 큰 영역을 특정하고, 마찬가지의 처리를 반복 실행하여 누설 전류치가 소정치보다도 큰 행 선택선을 특정하는 제어이고, 상기 어드레스 출력 제어 수단에 공급되는 상기 어드레스 출력 제어 신호는 상기 불량 셀 특정용 제어를 실행하기 위해, 상기 행 어드레스 신호를 제어하여 상기 행 선택선을 선택하기 위한 제어 신호로 한다.
또한 적합한 실시예에 따르면, 상기 행 디코더의 설치수는 2n개로 하고, 상기 어드레스 출력 제어 수단은 상기 동작 모드 전환 신호가 통상 동작 모드로의 전환을 지시하는 경우에는 2n개의 행 선택선 중 1개를 선택하고, 상기 테스트 모드로의 전환을 지시하는 경우에는 2n개의 행 선택선 중 (2n/2m)개[m=1, 2, …, n]를 선택한다.
또한 적합한 실시예에 따르면, 상기 2n개의 행 디코더의 출력을 제어하기 위해서 2개의 출력단을 갖는 어드레스 버퍼를 구비하고, 장치 외부로부터 주어지는 n개의 행 어드레스 신호를 n개의 상기 어드레스 버퍼의 입력단에 인가하는 구성으로 하고, 상기 어드레스 출력 제어 수단은 상기 동작 모드 전환 신호가 통상 동작 모드로의 전환을 지시하는 경우에는 상기 n개의 어드레스 버퍼의 한쪽의 출력단에 행 어드레스 신호와 동상(同相)의 출력 신호를 출력하는 동시에, 다른쪽의 출력단에 행 어드레스 신호와 역상(逆相)의 출력 신호를 출력하고, 상기 동작 모드 전환 신호가 테스트 모드로의 전환을 지시하는 경우에는 상기 어드레스 버퍼의 2개의 출력단 모두 상기 행 어드레스 신호와 동상의 출력 신호를 출력하는 구성으로 한다.
또한 적합한 실시예에 따르면, 상기 어드레스 출력 제어 신호는 이미 설치한 데이터 입출력용 단자에 인가하는 구성으로 한다.
또한 적합한 실시예에 따르면, 상기 불량 셀 특정 제어에 의해서 누설 불량 셀이 특정된 경우에 그 누설 경로를 차단하기 위해서, 상기 각 공통 전원선과 전원간에 각각 퓨즈를 설치한다.
또한, 본 발명의 다른 양상에 따르면, 메모리 셀이 매트릭스형으로 배치되어이루어지는 메모리 셀 어레이의 열 방향으로 배치되어 상기 각 메모리 셀이 접속된 복수의 비트선; 및 상기 복수의 비트선으로부터 소정의 비트선을 선택하는 열 선택 스위치를 구비한 반도체 기억 장치에 있어서, 테스트 모드시에 상기 각 비트선의 일단에 접속된 전원 라인으로부터 각 비트선으로의 전원 공급을 차단하는 테스트 모드 전환 제어 수단과, 상기 테스트 모드시에 소정의 비트선을 선택하여 상기 비트선에 대하여 테스트용 전원을 공급하는 테스트용 전원 공급 수단을 설치한 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한 적합한 실시예에 따르면, 상기 각 비트선과 그 일단에 접속된 전원 라인간에 각각 퓨즈를 설치한다.
또한, 본 발명의 다른 양상에 따르면, 메모리 셀이 매트릭스형으로 배치되어 이루어지는 메모리 셀 어레이의 열 방향으로 배치되어 상기 각 메모리 셀의 데이터 전송 게이트의 일단에 접속된 복수의 비트선; 열 어드레스 신호에 기초하여 열 선택선에 열 선택 신호를 출력하는 열 디코더; 상기 열 선택 신호에 기초하여 상기 복수의 비트선으로부터 소정의 비트선을 선택하는 열 선택 스위치; 및 상기 열 선택 스위치를 통해 상기 각 비트선에 각각 접속된 복수의 데이터선을 포함한 반도체 기억 장치에 있어서, 통상 동작 모드 또는 테스트 모드의 전환을 지시하는 동작 모드 전환 신호가 테스트 모드를 지시하는 경우에는 상기 각 비트선의 일단에 접속된 전원 라인으로부터 각 비트선으로의 전원 공급을 차단하는 테스트 모드 전환 제어 수단; 및 상기 테스트 모드시에 상기 열 선택 스위치로 선택된 비트선의 누설 전류를 검지하기 위해, 상기 비트선에 대하여 상기 열 선택 스위치를 통해 테스트용 전원을 공급하기 위한 테스트용 전원 단자를 설치한 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한 적합한 실시예에 따르면, 상기 각 비트선의 일단에 각각 접속된 비트선 부하 수단, 비트선 풀 업 수단 및 비트선 이퀄라이즈 수단을 갖고, 상기 테스트 모드 전환 제어 수단은 상기 비트선 부하 수단, 상기 비트선 풀 업 수단 및 상기 비트선 이퀄라이즈 수단을 비활성화하여 상기 각 비트선으로의 전원 공급을 차단하는 구성으로 한다.
또한 적합한 실시예에 따르면, 상기 데이터선에 접속된 데이터선 풀 업 수단 및 데이터선 이퀄라이즈 수단을 갖고, 상기 테스트용 전원 단자는 상기 데이터선 풀 업 수단에 전원을 공급하는 전원 단자이고, 상기 테스트 모드시에 상기 데이터선 풀 업 수단, 상기 데이터선 및 상기 열 선택 스위치를 통해 선택된 비트선의 누설 전류를 검지하기 위해 상기 전원 단자로부터 테스트용 전원을 공급 가능하게 한다.
또한, 본 발명의 다른 양상에 따르면, 메모리 셀이 매트릭스형으로 배치되어 이루어지는 메모리 셀 어레이의 열 방향으로 배치되어 상기 각 메모리 셀의 데이터 전송 게이트의 일단에 접속된 복수의 비트선; 열 어드레스 신호에 기초하여 열 선택선에 열 선택 신호를 출력하는 열 디코더; 상기 열 선택 신호에 기초하여 상기 복수의 비트선으로부터 소정의 비트선을 선택하는 열 선택 스위치; 및 상기 열 선택 스위치를 통해 상기 각 비트선에 각각 접속된 복수의 데이터선을 구비한 반도체 기억 장치에 있어서, 통상 동작 모드 또는 테스트 모드의 전환을 지시하는 동작 모드 전환 신호가 테스트 모드를 지시하는 경우에는 상기 각 비트선의 일단에 접속된 전원 라인, 및 데이터선에 접속된 전원 라인으로부터의 전원 공급을 차단하는 테스트 모드 전환 제어 수단; 테스트용 전원을 공급하기 위한 테스트용 전원 단자; 및 상기 테스트용 전원 단자와 접지간에 접속되어 상기 테스트 모드시에 상기 열 선택 스위치에서 선택된 비트선에 대해서만 상기 비트선의 누설 전류를 검지하기 위해, 상기 테스트용 전원을 공급하는 비트선 누설 부하 수단을 구비한 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한 적합한 실시예에 따르면, 상기 동작 모드 전환 신호가 테스트 모드로의 전환을 지시하는 경우에, 불량 비트선 특정용 제어를 실행하기 위해서 장치 외부로부터 공급되는 어드레스 출력 제어 신호에 기초하여 상기 열 디코더에 공급하는 열 어드레스 신호를 제어하는 어드레스 출력 제어 수단을 구비한다.
또한 적합한 실시예에 따르면, 상기 불량 비트선 특정용 제어는 상기 열 선택선 중 소정 갯수를 동시에 선택하여 얻어진 제1 대영역과 그 나머지 제2 대영역에서 누설 전류치가 소정치보다도 큰 영역을 특정하고, 특정된 제1 또는 제2 대영역에서 또한 소정 갯수의 열 선택선을 동시에 선택하여 얻어진 제1 소영역과 그 나머지 제2 소영역에서 누설 전류치가 소정치보다도 큰 영역을 특정하고, 마찬가지의 처리를 반복 실행하여 누설 전류치가 소정치보다도 큰 열 선택선을 특정하는 제어이고, 상기 어드레스 출력 제어 수단은 상기 불량 비트선 특정용 제어를 실행하기 위해, 상기 열 어드레스 신호를 제어하여 상기 열 선택선을 선택한다.
또한 적합한 실시예에 따르면, 상기 열 디코더의 설치수는 2n개이고, 그 출력의 상기 열 선택선의 갯수는 2n개로 하고, 상기 어드레스 출력 제어 수단은 상기 동작 모드 전환 신호가 통상 동작 모드로의 전환을 지시하는 경우에는 2n개의 열 선택선 중 1개를 선택하고, 상기 테스트 모드로의 전환을 지시하는 경우에는 2n개의 열 선택선 중 (2n/2m)개[m=1, 2, …, n]를 선택한다.
또한 적합한 실시예에 따르면, 상기 2n개의 열 디코더의 출력을 제어하기 위해서, 2개의 출력단을 갖는 어드레스 버퍼를 구비하고, 장치 외부로부터 제공되는 n개의 열 어드레스 신호를 n개의 상기 어드레스 버퍼의 입력단에 인가하는 구성으로 하고, 상기 어드레스 출력 제어 수단은 상기 동작 모드 전환 신호가 통상 동작 모드로의 전환을 지시하는 경우에는 상기 n개의 어드레스 버퍼의 한쪽의 출력단에 열 어드레스 신호와 동상의 출력 신호를 출력하는 동시에, 다른쪽의 출력단에 열 어드레스 신호와 역상의 출력 신호를 출력하고, 상기 동작 모드 전환 신호가 테스트 모드로의 전환을 지시하는 경우에는 상기 어드레스 버퍼의 2개의 출력단 모두 상기 열 어드레스 신호와 동상의 출력 신호를 출력한다.
또한 적합한 실시예에 따르면, 상기 어드레스 출력 제어 신호는 이미 설치한 데이터 입출력용 단자에 인가하는 구성으로 한다.
또한 적합한 실시예에 따르면, 상기 불량 비트선 특정 제어에 의해서 누설불량 비트선이 특정된 경우에 그 누설 경로를 차단하기 위해서, 상기 각 비트선과 그 일단에 접속된 전원 라인간에 각각 퓨즈를 설치한다.
도 1은 종래의 테스트 회로를 탑재한 반도체 기억 장치의 주요부 회로도.
도 2는 종래의 반도체 기억 장치의 구성 블록도.
도 3은 종래의 다른 반도체 기억 장치의 구성 블록도.
도 4는 도 3에 도시한 반도체 기억 장치에 있어서의 1개 비트선쌍에 관계되는 주변 회로를 나타낸 주요부 회로도.
도 5는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 블록도.
도 6은 도 5에 도시한 구성의 구체적인 주요부 회로도.
도 7은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 블록도.
도 8은 도 7에 도시한 구성의 구체적인 주요부 회로도.
도 9는 제2 실시 형태의 특징을 이루는 어드레스 출력 제어 회로의 구체적 회로도.
도 10은 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 블록도.
도 11은 도 10에 도시한 구성의 구체적인 주요부 회로도.
도 12는 제3 실시 형태의 특징을 이루는 어드레스 출력 제어 회로 주변의 구체적 회로도.
도 13은 본 발명의 제4 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 블록도.
도 14는 도 13에 도시한 반도체 기억 장치에 있어서의 1개 비트선쌍에 관계되는 주변 회로를 나타낸 주요부 회로도.
도 15는 본 발명의 제5 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 블록도.
도 16은 도 15에 도시한 반도체 기억 장치에 있어서의 1개 비트선쌍에 관계되는 주변 회로를 나타낸 주요부 회로도.
도 17은 제5 실시 형태의 특징을 이루는 어드레스 출력 제어 회로(20)의 구체적인 회로도.
도 18은 본 발명의 제6 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 구체적인 주요부 회로도.
도 19는 본 발명의 제7 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 동작 모드 전환 회로
11 : 선택 수단
11a : p형 트랜지스터
11b : n형 트랜지스터
11c : NOR 회로
12 : 퓨즈 소자
50 : 메모리 셀 어레이
51 : 메모리 셀
52 : 행 디코더
53 : 행 선택선
70(1)∼70(n) : 블록 선택 회로
80(1)∼80(n) : 판독/기입 회로
이하, 도면을 참조하여 본 발명의 실시의 형태를 설명한다.
[제1 실시 형태]
도 5는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 구성을 도시한 블록도이고, 도 6은 도 5에 도시한 구성의 구체적인 주요부 회로도이다. 이들 도면에서, 도 2와 공통의 요소에는 동일한 부호를 붙이고 그 설명을 생략한다.
도 5에 도시한 바와 같이, 이 반도체 기억 장치는 스태틱형 RAM으로 구성되고, 도 2에 도시한 구성과 마찬가지로, 복수의 블록(1)∼(n)으로 분할된 메모리 셀 어레이(50), 장치의 각종 동작 상태를 제어하기 위한 컨트롤 단자(기입/판독 신호 R/W, 출력 인에이블 신호 OE바, 칩 인에이블 신호 CE바) 및 그 내부 회로, 어드레스를 선택하기 위한 어드레스 단자(AIN, BIN) 및 그 내부 회로[행 디코더(52) 및 블록 선택 회로[70(1)∼70(n)] 등], 및 데이터를 기입/판독하기 위한 I/O 단자 및 그 내부 회로(판독/기입 회로[(80)(1)∼80(n)])를 포함하고 있다.
메모리 셀(51)은 행 방향으로 배선되는 공통 전원선 VL에 의해 전원 공급을 받는다. 공통 전원선 VL은 선택 수단(11)을 구성하는 p형 트랜지스터(11a)와 n형 트랜지스터(11b)가 접속되고, p형 트랜지스터(11a)의 타단은 퓨즈 소자(12)를 통해 전원 단자 VDD에 접속되어 있다. n형 트랜지스터(11b)의 타단은 GND에 접지되어 있다. 이 p형, n형 트랜지스터의 게이트에는 NOR 회로(11c)의 출력이 입력되고,NOR 회로(11c)의 입력단 중 한쪽에는 동작 모드 전환 회로(10)의 출력인 모드 신호 MD가 접속되고, 그 다른쪽에는 행 선택선(53)이 접속되어 있다.
동작 모드 전환 회로(10)는. 풀 다운 소자(10a)와 세로 접속된 인버터(10b, 10c, 10d)로 구성되고, 입력단에는 TEST 단자를 통해 외부로부터 동작 전환 신호 TEST가 제공되어 모드 신호 MD를 출력하도록 되어 있다. 동작 모드 전환 신호 TEST는 통상 동작 모드 또는 테스트 모드의 전환을 지시하는 신호이다.
다음에, 본 실시 형태의 동작 (A), (B)에 관해서 설명한다.
(A) 누설 테스트 모드의 동작
누설 전류가 발생되는 메모리 셀(51)이 접속된 행 선택선(53)을 검출한다. 장치 외부에서 TEST 단자에 "H" 레벨이 제공되면, 동작 모드 전환 회로(10)의 출력인 모드 신호 MD는 "L" 레벨로 된다. 또한, 외부로부터 제공되는 어드레스 신호 AIN, BIN에 의해 원하는 행 디코더(52)가 활성화되고, 이것에 접속된 행 선택선(53)은 "H" 레벨로 된다.
이들의 신호를 입력으로 하는 NOR 회로(11c)의 출력은 "L" 레벨로 되고, p형 트랜지스터(11a)는 도통하고 n형 트랜지스터(11b)는 비도통이 된다. 이에 따라, 이 공통 전원선 VL과 전원 VDD간이 접속되어 메모리 셀(51)에 전원이 공급된다. 여기서 도시되지 않은 다른 행 선택선(53)은 모두 "L" 레벨로 된다.
이것으로부터, 도시되지 않은 모든 NOR 회로(11c)의 출력은 "H" 레벨로 되고, p형 트랜지스터(11a)는 비도통, n형 트랜지스터(11b)는 도통 상태로 된다. 이것에 의해서, 본 명세서에서 도시되지 않은 공통 전원선 VL과 전원 VDD간은 차단되어 메모리 셀(51)에는 전류가 공급되지 않는다.
또한, 블록 선택선(55)은, /CE 단자를 "H" 레벨로 한 대기 상태에서는 모든 블록 선택선(55)이 워드선 선택 회로(56)를 비활성화하도록 구성되어 있기 때문에, 모든 워드선(54)은 "L" 레벨로 된다. 따라서, 행 선택선(53)을 순차 선택하여 그 때마다 누설 전류를 측정하고, 그 값이 허용치 이상이었을 때의 선택 행에 불량의 메모리 셀(51)이 존재하게 된다. 그리고, 이 행 선택선(53)의 퓨즈(12)를 용단함으로써, 누설 경로를 차단하고 미리 구비하고 있는 예비 행으로 치환한다.
이와 같이 테스트함으로써, 누설 전류가 발생하고 있는 메모리 셀(51)의 존재 위치를 검출할 수 있다.
(B) 통상 동작 모드의 동작
장치 외부로부터 TEST 단자에는 신호가 제공되지 않고, 동작 모드 전환 회로(10)의 입력단에 부가되어 있는 풀 다운 소자(10a)의 게이트에 "H" 레벨이 제공되어 도통하고, 그 출력인 모드 신호 MD는 "H" 레벨이 출력된다. 이것을 입력으로 하는 모든 선택 수단(11)에 있어서의 NOR 회로(11c)의 출력은 "L" 레벨로 되고, p형 트랜지스터(11a)는 도통, n형 트랜지스터(11b)는 비도통으로 된다. 이에 따라, 공통 전원선 VL과 전원 VDD간이 접속되어 모든 메모리 셀(51)에 전원 전압 VDD가 공급되고 지장없이 동작한다.
본 실시 형태에서는, 각 행마다 설치하는 테스트 회로[선택 수단(11)]의 구성 소자수를 도 1에 도시한 종래 회로보다도 적게 할 수 있고, 칩 사이즈의 증대를 최소한으로 한 테스트 회로를 탑재할 수 있다.
[제2 실시 형태]
상기 제1 실시 형태에 있어서는, 누설 테스트 모드를 이용하여 누설 전류가 발생하고 있는 메모리 셀(51)의 존재 위치를 검출할 수 있는 것을 진술하였지만, 대용량화가 진행됨에 따라서 그 누설 테스트 시간이 방대해진다. 예를 들면 512행의 행 선택선을 구비한 스태틱 RAM의 경우에서는 1행의 누설 테스트 시간이 100 msec로 가정하면, 행마다 512회의 테스트가 필요해지고 51.2sec를 필요로 한다. 통상의 모든 동작 확인 테스트가 25sec로 종료되지만, 누설 테스트를 추가하면 3배의 테스트 시간이 필요해져 문제이다. 그래서, 제2 실시 형태에서는 상기 누설 테스트 시간을 단시간에 행하는 수법에 관해서 설명한다.
도 7은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 블록도이고, 도 8은 도 7에 도시한 구성의 구체적인 주요부 회로도이다. 또한, 도 9는 본 실시 형태의 특징을 이루는 어드레스 출력 제어 회로(20)의 구체적인 회로도이다. 도 7 및 도 8에 있어서, 도 5 및 도 6과 공통의 요소에는 동일한 부호를 붙여 그 설명을 생략한다.
본 실시 형태에 따른 구성은, 상기 제1 실시 형태의 구성에 있어서 어드레스 버퍼(60)에 대하여 행 어드레스의 출력 제어를 행하는 어드레스 출력 제어 회로(20)를 설치한 것이다. 어드레스 출력 제어 회로(20)는, 도 9에 도시한 바와 같이 동작 모드 전환 회로(10)로부터 출력된 모드 신호 MD가 게이트에 인가되는 풀 다운 소자(20a)와, 인버터(20b, 20c, 20d)로 구성되고, ADDT 단자를 통해 어드레스 출력 제어 신호 ADDT를 입력하여 출력 신호 AC를 어드레스 버퍼(60)에 대하여 출력한다.
이하, 본 실시 형태의 제어를 설명한다. 또, 설명을 간단하게 하기 위해서, 도 9에 도시한 바와 같이 8개의 행 선택선(53)(g000∼g111)의 제어에 관해서 진술한다.
본 예에서는 3개의 어드레스 버퍼[60(1)∼60(3)]를 구비하고, 장치 외부로부터 제공되는 3세트의 어드레스 신호 AIN(1), AIN(2), AIN(3)은 각각의 어드레스 버퍼[60(1)∼60(3)]의 입력단에 인가된다.
각 어드레스 버퍼[60(1)∼60(3)]는 각각 인버터(60a, 60b, 60c)와 NAND 회로(60d, 60e)로 구성되고, 그 출력단을 구동하는 NAND 회로(60d, 60e)의 일단에 어드레스 출력 제어 회로(20)의 출력 신호 AC1, AC2, AC3가 입력된다.
통상 동작 모드 시에는 ADDT 단자에 신호가 제공되지 않고, 어드레스 출력 제어 회로(20)의 입력단에 부가되어 있는 풀 다운 소자(20a)의 게이트에 VDD가 주어져 도통하고, 각 어드레스 출력 제어 회로[20(1)∼20(3)]의 출력 신호 AC1, AC2, AC3은 전부 "H" 레벨로 고정된다.
그 결과, 각 어드레스 버퍼[60(1)∼60(3)]의 2개의 출력단의 한쪽에는 각각 어드레스 신호 AIN(1), AIN(2), AIN(3)과 동상의 출력 신호 A1, A2, A3이 출력되고, 다른쪽의 출력단에는 어드레스 신호 AIN(1), AIN(2), AIN(3)과 역상의 출력 신호 /A1∼/A3이 출력된다.
누설 테스트 모드시에는 ADDT 단자에 신호가 제공되고, 각 어드레스 출력 제어 회로[(20)(1)∼20(3)]의 출력 신호 AC1, AC2, AC3은 ADDT 단자(1)∼(3)에 입력되는 어드레스 출력 제어 신호 ADDT(1)∼ADDT(3)에 따라 변화한다. 예를 들면, ADDT(1)∼ADDT(3)에 "H" 레벨이 주어졌을 때, 각각 어드레스 신호 AIN(1)∼AIN(3)와는 무관하게 각 어드레스 버퍼[60(1)∼60(3)]의 2개의 출력단에는 모두 "H" 레벨이 출력된다.
여기서, 8개의 행 선택선(53) 중, A1, A2, A3="L" 레벨에서 선택되는 최하위의 행 선택선 g000에 접속되는 메모리 셀(51)에 누설 전류가 발생하고 있다고 가정할 때, 이하와 같이 누설 개소(箇所)를 특정해 간다.
우선, 어드레스 출력 제어 신호 AC1과 AC2를 "H" 레벨, AC3을 "L" 레벨로 설정하고, 또한 어드레스 신호 A1, A2, A3을 "H" 레벨로 하면, 8개의 행 선택선 중, 상위 4개의 행 선택선 g100∼g111이 동시에 선택된다. 또한, 어드레스 신호 A3을 "L" 레벨로 하면, 8개의 행 선택선 중, 하위 4개의 행 선택선 g000∼g001이 동시에 선택된다. 상기한 가정으로부터 A3=H" 레벨일 때 누설 전류가 검출되지 않고, A3="L"레벨일 때 누설 전류가 검출된다. 이에 따라, 누설 전류의 발생 개소는 8개의 행 선택선 중 A3="L" 레벨측의 4개의 행 선택선이라고 특정할 수 있게 된다.
다음에, A3="L" 레벨측의 4개의 행 선택선에 관해서, 상기와 마찬가지의 것을 행한다. 어드레스 신호 AIN(1), AIN(2), AIN(3)과 어드레스 출력 제어 신호 ADDT(1)∼ADDT(3)를 원하는 레벨로 설정하여 행 선택선 g000∼g001의 2개를 동시에 선택했을 때에는 누설 전류가 발생하고, 행 선택선 g010∼g011의 2개를 동시에 선택했을 때에는 누설 전류가 발생하지 않는다.
또한, 상기 행 선택선 g000과 g001을 각각 선택하고, 행 선택선 g000에 접속되는 메모리 셀(51)에 누설 전류가 발생하고 있는 것을 검출할 수 있다.
예를 들면 512행의 행 선택선(53)을 구비한 스태틱 RAM에 있어서 임의의 1개의 행 선택선(53)에 접속되는 메모리 셀(51)에 누설 전류가 발생하고 있을 때, 이것을 검출하기 위해서는 상기 마찬가지로 512개 중 256개가 동시에 선택된 상태에서 각각의 누설 전류를 측정하고, 어느 쪽인지를 특정한다. 다음에, 256개 중 128개가 동시에 선택된 형태에서 각각을 측정하고, 어느 쪽인지를 특정한다. 이하 이것을 반복한다.
즉, 512개의 행 선택선(53)을 디코드하는 어드레스 신호는 9개 필요하기 때문에, 9×2=18회의 테스트에 의해서 검출할 수 있다. 이 때 테스트 시간은 100㎳×18회=18sec로 된다. 이것은 상기 어드레스 출력 제어 신호를 구비하지 않을 때에 요하는 51.2 sec에 대하여 대폭 테스트 시간의 단축화가 실현되어 있다.
이와 같이 본 실시 형태에서는 어드레스 출력 제어 회로(20)를 설치하여 행 선택선(53)을 동시에 복수 라인 선택 가능하게 구성하였기 때문에, 누설 전류가 발생하고 있는 메모리 셀의 존재 위치를 보다 단시간에 검출할 수 있다.
[제3 실시 형태]
상기 제2 실시 형태에서 도시한 바와 같이, 어드레스 출력 제어 회로(20)는 이것에 대응하는 어드레스 버퍼(60)에 1개씩 구비해야만 하고, 이것에 외부로부터 제공하는 신호수와 칩 내에 설치하는 단자수가 증가하고, 테스트 장치의 단자수 증대와 칩 사이즈의 증대를 초래하게 되는 경우가 있다. 본 실시 형태에서는, 이 경우에 외부로부터 주어지는 어드레스 출력 제어 신호 ADDT는 I/O 단자에 입력되도록구성하여 테스트 장치의 단자수 증대와 칩 사이즈의 증대를 모두 막은 것이다.
도 10은 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 블록도이고, 도 11은 도 10에 도시한 구성의 구체적인 주요부 회로도이다. 또한, 도 12는 본 실시 형태의 특징을 이루는 어드레스 출력 제어 회로(25)의 주변의 구체적인 회로도이다. 이들의 도면에 있어서, 도 5 및 도 6과 공통의 요소에는 동일한 부호를 붙여 그 설명을 생략한다.
본 실시 형태의 구성은 상기 제2 실시 형태의 구성에 있어서 어드레스 출력 제어 신호 ADDT를 외부로부터 입력하기 위한 ADDT 단자를 설치하지 않고, 이미 설치한 I/O 단자를 이용하여 어드레스 출력 제어 신호 ADDT를 입력하도록 하고 있다. 그 때문에, 어드레스 출력 제어 회로(20)의 구성을 변경한 새로운 어드레스 출력 제어 회로(25)를 설치하고 있다.
즉, 각 어드레스 출력 제어 회로(25)는 도 12에 도시한 바와 같이 인버터(25a, 25b)와 NOR 회로(25c)로 구성되어 있다. 동작 모드 전환 회로(10)로부터 출력되는 모드 신호 MD가 인버터(25a)를 통해 NOR 회로(25c)의 입력단의 한쪽에 입력되고, I/O 단자로부터 입력되는 어드레스 출력 제어 신호 ADDT가 NOR 회로(25c)의 입력단의 다른쪽에 입력되어 NOR 회로(25c)의 출력이 인버터(25b)를 통해 출력단에 접속되어 있다.
통상 동작시는 I/O 단자에 의해 데이터의 판독/기입이 행해진다. 테스트 모드 시에는 판독/기입 회로[80(1), 80(2), 80(3)]는 비활성화되어 있기 때문에, 외부로부터 I/O 단자에 주어진 어드레스 출력 제어 신호 ADDT(1), (2), (3)는 각각어드레스 출력 제어 회로[25(1),(2), (3)]의 입력 신호로 된다.
이에 따라, 도 9에 도시한 ADDT 단자는 불필요해지고, 칩 사이즈의 증대를 최소한으로 억제할 수 있다.
[제4 실시 형태]
도 13은 본 발명의 제4 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 블록도이고, 도 14는 도 13에 도시한 반도체 기억 장치에 있어서의 1개 비트선쌍에 관계되는 주변 회로를 나타낸 주요부 회로도이다. 이들의 도면에 있어서, 도 3과 공통의 요소에는 동일한 부호를 붙여 그 설명을 생략한다.
본 실시 형태의 반도체 기억 장치는, 상기 도 3에 도시한 종래의 반도체 기억 장치에 있어서 데이터선 풀 업&이퀄라이즈 회로(134)에 접속된 테스트용 전원 단자 VT를 설치하는 동시에, 동작 모드 전환 회로(140)와, 테스트 전환 제어 회로(141)를 설치한 구성으로 되어 있다.
동작 모드 전환 회로(140)는 풀 다운 소자(140a)와, 인버터(140b, 140c)로 구성되고, 입력단에는 TEST 단자를 통해 외부로부터 동작 전환 신호 TEST가 주어져 모드 신호 MD를 출력하도록 되어 있다. 동작 모드 전환 신호 TEST는 통상 동작 모드 또는 테스트 모드의 전환을 지시하는 신호이다. 또한, 테스트 전환 제어 회로(141)는 상기 동작 모드 전환 신호 TEST가 테스트 모드를 지시하는 경우에, 상기 각 비트선쌍 B1, B1B, …, Bn, BnB의 일단에 접속된 전원 단자 VDD로부터 각 비트선으로의 전원 공급을 차단하기 위해서 비트선 부하&풀 업&이퀄라이즈 회로(110)를 제어하는 회로이다.
구체적으로는, 도 14에 도시한 바와 같이 메모리 셀(100)의 전송 게이트는 비트선쌍 B1, B1B에 접속되고, 이 비트선쌍 B1, B1B의 상단에는 비트선 부하&풀 업&이퀄라이즈 회로(110)가 접속되어 있다. 회로(110)는 비트선 부하 수단(111), 이퀄라이즈 소자 E1 및 비트선 풀 업 소자 U1, U2로 구성되어 있다. 그리고, 회로(110)와 전원 단자 VDD간에는 비트선 전원 분리용 퓨즈(115)가 접속되어 있다.
또한, 비트선쌍 B1, B1B의 하단과 데이터선 D1, D1B간에는 컬럼 스위치(1 31)가 배치되고, 데이터선 D1, D1B는 데이터 판독/기입용 감지 증폭기&기입 버퍼(135)에 접속되어 있다.
장치 외부로부터 테스트 신호를 받는 테스트 단자 TEST는 동작 모드 전환 회로(140)의 입력단의 풀 다운 소자(140a)에 접속되고, 그 출력인 모드 신호 MD는 비트선 부하 수단(111, 112)의 게이트에 접속됨과 함께, 테스트 전환 제어 회로(141)의 입력측에 접속되어 있다.
테스트 전환 제어 회로(141)는 NAND(141a)와, 인버터(141b, 141c)로 구성되고, 인버터(141b)의 입력측에는 비트선 이퀄라이즈 풀 업 발생 회로(151)의 출력 신호가 입력되고, 또한 인버터(141c)의 입력측에는 모드 신호 MD가 입력되도록 되어 있다. 이것에 의해서, 모드 신호 MD는 인버터(141c)와 NAND(141a)를 통해 비트선 이퀄라이즈 소자 E1과 비트선 풀 업 소자 U1, U2의 게이트에 공급된다.
또한, 데이터선 D1, D1B에는 데이터선 풀 업&이퀄라이즈 회로(134)를 구성하는 데이터선 풀 업 소자 U3, U4와 데이터선 이퀄라이즈 소자 E2가 접속되어 있다. 또한, 데이터선 풀 업 소자 U3, U4의 전원측에는 누설 테스트 전용 전원 단자 VT가접속되어 있다. 또, 이 전원 단자 VT는 통상의 전원 단자 VCC라도 좋다.
다음에, 본 실시 형태의 동작 (A), (B)에 관해서 설명한다.
(A) 누설 테스트 모드의 동작
누설 전류를 발생하는 비트선을 검출하는 경우에는 장치 외부로부터 테스트 단자 TEST에 "H" 레벨의 동작 모드 전환 신호 TEST가 주어진다. 그렇게 하면, 동작 모드 전환 회로(140)를 통해 "H" 레벨의 모드 신호 MD가 출력되는 결과, 테스트 전환 제어 회로(141)의 출력 신호 Φ1이 "H" 레벨로 되고, 비트선 풀 업 소자 U1, U2와 비트선 이퀄라이즈 소자 E1이 비도통으로 된다.
한편, 외부로부터 주어지는 어드레스 신호에 의해 컬럼 디코더(132)를 통해 원하는 컬럼 스위치(131)만이 도통하고, 이것에 접속된 비트선이 선택된다. 이것에 의해서, 선택된 비트선은 데이터선 D1, D1B에 접속되고 또한 전원 단자 VDD와의 접속이 차단된 상태에 있고 비선택의 비트선은 모두 부유 상태로 된다.
또한, 데이터선 D1, D1B에 접속된 데이터선 풀 업 소자 U3, U4와 데이터선 이퀄라이즈 소자 E2는 통상의 대기 상태와 마찬가지로 도통하고 있다.
이러한 상태에 있어서, 누설 테스트 전용 전원 단자 TV에 인가된 전원에 의해 전류 측정을 행하면, 컬럼 어드레스에 의해서 누설 전류를 동반하는 비트선을 선택했을 때, 누설 테스트 전용 전원 단자 TV보다 데이터선 풀 업 소자 U3, U4, 컬럼 스위치(131)를 통해 전류가 흐른다.
이와 같이 컬럼 스위치(131)을 순차 선택하여 그 때마다 누설 전류를 측정하고, 그 측정치가 허용치 이상이었을 때, 선택 열 즉 선택 비트선에 불량이 존재하고 누설 전류가 발생하고 있는 비트선의 존재 위치를 검출할 수 있다. 그리고, 이 비트선의 퓨즈(115)을 용단함으로써, 누설 경로를 차단하고 미리 구비하고 있는 예비 열로 치환함으로써, 높은 수율을 달성할 수 있다.
(B) 통상 동작 모드의 동작 장치
외부로부터 테스트 단자 TEST에는 신호가 주어지지 않고, 동작 모드 전환 회로(140)의 풀 다운 소자(140a)에 의해 모드 신호 MD는 "L" 레벨로 된다. 이것에 의해서, 비트선 부하 수단인 PMOS 소자(111, 112)는 온 하여 동작 상태로 되고, 또한 비트선 풀 업 소자 U1, U2와 비트선 이퀄라이즈 소자 E1은 비트선 이퀄라이즈·풀 업 발생 회로(151)로부터의 신호에 의해 동작한다. 따라서, 통상 동작 모드에 있어서도 지장없이 동작한다.
[제5 실시 형태]
상기 제4 실시 형태에 있어서는, 누설 테스트 모드를 이용하여 누설 전류가 발생하고 있는 메모리 셀(51)의 존재 위치를 검출할 수 있는 것을 진술하였지만, 대용량화가 진행됨에 따라서 그 누설 테스트 시간이 방대해진다. 예를 들면 512열의 열 선택선을 구비한 스태틱 RAM의 경우에서는 1열의 누설 테스트 시간이 100 msec로 가정하면, 열마다 512회의 테스트가 필요해져 51.2sec를 요한다. 통상의 모든 동작 확인 테스트가 25sec로 종료되지만, 누설 테스트를 추가하면 3배의 테스트 시간이 필요해져 문제이다. 그래서, 제5 실시 형태에서는 상기 누설 테스트 시간을 단시간에 행하는 수법에 관해서 설명한다.
도 15는 본 발명의 제5 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 블록도이고, 도 16은 도 15에 도시한 반도체 기억 장치에 있어서의 1개 비트선쌍에 관계되는 주변 회로를 나타낸 주요부 회로도이다. 또한, 도 17은 본 실시 형태의 특징을 이루는 어드레스 출력 제어 회로(20)의 구체적 회로도이다. 도 15 및 도 16에 있어서, 도 13 및 도 14와 공통의 요소에는 동일한 부호를 붙여 그 설명을 생략한다.
본 실시 형태에 따른 구성은, 상기 제5 실시 형태의 구성에 있어서 어드레스 버퍼(133)에 대하여 열 어드레스의 출력 제어를 행하는 어드레스 출력 제어 회로(150)를 설치한 것이다. 어드레스 출력 제어 회로(150)는 도 17에 도시한 바와 같이 동작 모드 전환 회로(10)로부터 출력된 모드 신호 MD가 게이트에 인가되는 풀 다운 소자(150a)와, 인버터(150b, 150c, 150d)로 구성되고, ADDT 단자를 통해 어드레스 출력 제어 신호 ADDT를 입력하여 출력 신호 AC를 어드레스 버퍼(133)에 대하여 출력한다.
이하, 본 실시 형태의 제어를 설명한다. 또, 설명을 간단하게 하기 위해서, 도 17에 도시한 바와 같이 8개의 열 선택선(h000∼h111)의 제어에 관해서 진술한다.
본 예에서는 3개의 컬럼 어드레스 버퍼[133(1)∼133(3)]를 구비하고, 장치 외부로부터 주어지는 3조의 어드레스 신호 AIN(1), AIN(2), AIN(3)은 각각의 어드레스 버퍼[133(1)∼133(3)]의 입력단에 인가된다.
각 어드레스 버퍼[133(1)∼133(3)]는 각각 인버터(133a, 133b, 133c)와 NAND 회로(133d, 133e)로 구성되고, 그 출력단을 구동하는 NAND 회로(133d, 133e)의 일단에 어드레스 출력 제어 회로(150)의 출력 신호 AC1, AC2, AC3이 입력된다.
통상 동작 모드시에는 ADDT 단자에 신호가 주어지지 않고, 어드레스 출력 제어 회로(150)의 입력단에 부가되어 있는 풀 다운 소자(150a)의 게이트에 VDD가 주어져 도통하고, 각 어드레스 출력 제어 회로[150(1)∼150(3)]의 출력 신호 AC1, AC2, AC3은 전부 "H" 레벨로 고정된다.
그 결과, 각 컬럼 어드레스 버퍼[133(1)∼133(3)]의 2개의 출력단의 한쪽에는 각각 어드레스 신호 AIN(1), AIN(2), AIN(3)과 동상의 출력 신호 A1, A2, A3이 출력되고, 다른쪽의 출력단에는 어드레스 신호 AIN(1), AIN(2), AIN(3)과 역상의 출력 신호/A1∼/A3이 출력된다.
누설 테스트 모드시에는 ADDT 단자에 신호가 주어지고, 각 어드레스 출력 제어 회로[150(1)∼150(3)]의 출력 신호 AC1, AC2, AC3은 ADDT 단자(1)∼(3)에 입력되는 어드레스 출력 제어 신호 ADDT(1)∼ADDT(3)에 따라서 변화한다. 예를 들면, ADDT(1)∼ADDT(3)에 "H" 레벨이 주어졌을 때, 각각 어드레스 신호 AIN(1)∼AIN(3)과는 무관하게 각 어드레스 버퍼[133(1)∼133(3)]의 2개의 출력단에는 모두 "H" 레벨이 출력된다.
여기서, 8개의 열 선택선 중, A1, A2, A3="L" 레벨에서 선택되는 최하위의 열 선택선 h000에 접속되는 비트선에 누설 전류가 발생하고 있다고 가정할 때, 이하와 같이 누설 개소를 특정해 간다.
우선, 어드레스 출력 제어 신호 AC1과 AC2를 "H" 레벨, AC3을 "L" 레벨로 설정하고, 또한 어드레스 신호 A1, A2, A3을 "H" 레벨로 하면, 8개의 열 선택선 중상위 4개의 열 선택선 h100∼h111이 동시에 선택된다. 또한, 어드레스 신호 A3을 "L" 레벨로 하면, 8개의 열 선택선 중 하위 4개의 열 선택선 h000∼h001이 동시에 선택된다. 상기한 가정으로부터, A3="H" 레벨일 때 누설 전류가 검출되지 않고, A3=" L" 레벨일 때 누설 전류가 검출된다. 이에 따라, 누설 전류의 발생 개소는 8개의 열 선택선 중 A3="L" 레벨측의 4개의 열 선택선이다고 특정할 수 있는 것게 된다.
다음에, A3="L" 레벨측의 4개의 열 선택선에 관해서, 상기와 마찬가지의 것을 행한다. 어드레스 신호 AIN(1), AIN(2), AIN(3)과 어드레스 출력 제어 신호 ADDT(1)∼ADDT(3)를 원하는 레벨로 설정하여 열 선택선 h000∼h001의 2개를 동시에 선택했을 때에는 누설 전류가 발생하고, 열 선택선 h010∼h011의 2개를 동시에 선택했을 때에는 누설 전류가 발생하지 않는다.
또한, 상기 열 선택선 h000과 h001을 각각 선택하고, 열 선택선 h000에 접속되는 비트선에 누설 전류가 발생하고 있는 것을 검출할 수 있다.
예를 들면 512열의 열 선택선을 구비한 스태틱 RAM에 있어서 임의의 1개의 열 선택선에 접속되는 비트선에 누설 전류가 발생하고 있을 때, 이것을 검출하기 위해서는 상기 마찬가지로 512개 중 256개가 동시에 선택된 상태에서 각각의 누설 전류를 측정하여 어느 쪽인지를 특정한다. 다음에, 256개 중 128개가 동시에 선택된 상태에서 각각을 측정하여 어느 쪽인지를 특정한다. 이하 이것을 반복한다.
즉, 512개의 열 선택선을 디코드하는 어드레스 신호는 9개 필요하기 때문에, 9×2=18회의 테스트에 의해서 검출할 수 있다. 이 때 테스트 시간은100㎳×18회=1. 8sec로 된다. 이것은 상기 어드레스 출력 제어 신호를 구비할 때에 요하는 51.2sec에 대하여 대폭 테스트 시간의 단축을 도모할 수 있다.
이와 같이 본 실시 형태에서는 어드레스 출력 제어 회로(150)를 설치하여 열 선택선을 동시에 복수개 선택 가능하게 구성하였기 때문에, 누설 전류가 발생하고 있는 비트선의 존재 위치를 보다 단시간에 검출할 수 있다.
[제6 실시 형태]
도 18은 본 발명의 제6 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 구체적인 주요부 회로도이고, 도 16과 공통의 요소에는 동일한 부호를 붙여 그 설명을 생략한다.
본 실시 형태에 따른 구성은, 도 16에 도시한 구성에 있어서 각 비트선쌍에 비트선 누설 부하 회로(160)를 설치한 것이다. 비트선 누설 부하 회로(160)는 테스트용 전원 단자 VT와 접지 전위간에 접속되고, 테스트 모드시에 선택된 비트선만에 대해서 상기 비트선의 누설 전류를 검지하기 위해 테스트용 전원 단자 VT로부터 테스트용 전원을 공급하는 회로이다. 구체적으로는, 도 18에 도시한 바와 같이 PMOS 소자(160a, 160b)와, NMOS 소자(160c, 160d)와, 인버터(160e, 160f)로 구성되어 모드 신호 MD와 컬럼 디코더의 출력으로 제어된다.
또한, 데이터선 풀 업&이퀄라이즈 회로(134)를 구성하는 데이터선 풀 업 U3, U4와 데이터선 이퀄라이즈 소자 E2는 상술한 테스트 전환 제어 회로(141)와 동일 구성의 테스트 전환 제어 회로(142)로부터의 신호 Φ2에 의해서 도통/비도통이 제어된다.
본 실시 형태에 따르면, 테스트 모드시에 있어서 데이터선 풀 업 U3, U4와 데이터선 이퀄라이즈 소자 E2는 테스트 전환 제어 회로(142)에 의해서 비도통으로 되고, 마찬가지로 비트선 부하&풀 업&이퀄라이즈 회로(110)를 구성하는 비트선 부하 수단(111, 112), 비트선 이퀄라이즈 소자 E1, 및 비트선 풀 업 소자 U1, U2는 테스트 전환 제어 회로(141)에 의해서 비도통으로 된다.
또한, 테스트 모드시에는 "H" 레벨의 모드 신호 MD에 기초하여 비트선 누설 부하 회로(160)의 PMOS 소자(160a, 160b)와, NMOS(160c, 160d)가 도통한다. 또한, 컬럼 스위치가 선택되는 번지에 있어서만, 비트선쌍에 접속된 인버터(160e, 160f)가 활성화하고 비트선으로 테스트 전용의 전원을 인가한다. 이 때, 누설 경로가 존재하는 경우에는 테스트 전용 전원 단자 VT로부터 전류가 흐른다.
[제7 실시 형태]
상기 제5 실시 형태에서 도시한 바와 같이, 어드레스 출력 제어 회로(150)는 이것에 대응하는 어드레스 버퍼(133)에 1개씩 구비해야만 하는데, 이것이 외부로부터 제공되는 신호수와 칩 내에 설치하는 단자수가 증가하고, 테스트 장치의 단자수 증대와 칩 사이즈의 증대를 초래하는 문제이다. 본 실시 형태에서는 이것을 해결하기 위해서, 외부로부터 제공되는 어드레스 출력 제어 신호 ADDT는 I/O 단자에 입력되도록 구성한 것이다.
도 19는 본 발명의 제7 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 블록도이고, 도 15와 공통의 요소에는 동일한 부호를 붙여 그 설명을 생략한다.
본 실시 형태의 구성은, 상기 도 15의 구성에 있어서 어드레스 출력 제어 신호 ADDT를 외부로부터 입력하기 위한 ADDT 단자를 설치하지 않고, 이미 설치한 I/O 단자를 이용하여 어드레스 출력 제어 신호 ADDT를 입력하도록 하고 있다. 그 때문에, 어드레스 출력 제어 회로(150)의 구성을 변경한 새로운 어드레스 출력 제어 회로(150A)를 설치하고 있다. 즉, 각 어드레스 출력 제어 회로(150A)는 도 12에 도시한 어드레스 출력 제어 회로(25)와 동일한 구성을 이루고 있다.
통상 동작시는 I/O 단자에 의해 데이터의 판독/기입이 행해진다. 테스트 모드 시에는 감지 증폭기&기입 버퍼(135)는 비활성화되어 있기 때문에, 외부로부터 I/O 단자에 제공된 어드레스 출력 제어 신호 ADDT(1),(2), (3)는 각각 어드레스 출력 제어 회로(150A)의 입력 신호로 된다.
이에 따라, 도 15에 도시한 ADDT 단자는 불필요해지고, 칩 사이즈의 증대를 최소한으로 억제할 수 있다.
이상 상술한 바와 같이, 본 발명에 따르면, 칩 사이즈의 증대를 최소한으로 한 테스트 회로를 구비할 수 있고, 또한, 누설 전류가 발생하고 있는 불량 메모리 셀 또는 불량 비트선의 존재 위치를 용이하게 또한 단시간에 검출할 수 있다. 이에 따라, 고수율의 반도체 장치를 실현하는 것이 가능해진다.
이상, 본 발명을 실시예에 의해 상세하게 설명하였지만, 당업자에 있어서는 본 발명이 본원 중에 설명한 실시예에 한정되는 것이 아니라는 것이 분명하다. 본 발명의 장치는 특허 청구 범위의 기재에 의해 규정되는 본 발명의 취지 및 범위를 일탈하지 않고 수정 및 변경 형태로서 실시할 수 있다. 따라서, 본원의 기재는 예시적 설명을 목적으로 하는 것이고, 본 발명에 대하여 어떤 제한적인 의미를 갖는 것은 아니다.

Claims (29)

  1. 행 방향으로 소정수의 메모리 셀이 각각 접속된 복수의 워드선; 행 방향에 있는 상기 각 메모리 셀의 전류 경로를 소정의 행마다 접속하는 공통 전원선; 상기 각 워드선에 각각 접속되는 행 선택용 복수의 행 선택선; 및 상기 행 선택선을 선택하는 행 디코더를 포함한 반도체 기억 장치에 있어서,
    상기 각 공통 전원선과 전원간에 각각 접속되어, 통상 동작 모드 또는 테스트 모드의 전환을 지시하는 동작 모드 전환 신호가 테스트 모드로의 전환을 지시하는 경우에는 상기 행 디코더에 의해 상기 각 공통 전원선 중 어느 하나를 선택하고 그 선택한 공통 전원선과 전원을 접속하는 동시에 나머지 공통 전원선과 전원간을 차단하며, 상기 동작 모드 전환 신호가 통상 동작 모드로의 전환을 지시하는 경우에는 상기 공통 전원선의 모두를 전원에 접속하는 선택 수단을 포함한 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 각 공통 전원선과 전원간에 퓨즈를 각각 설치한 것을 특징으로 하는 반도체 기억 장치.
  3. 행 방향으로 소정 수의 메모리 셀이 각각 접속된 복수의 워드선; 행 방향에 있는 상기 각 메모리 셀의 전류 경로를 소정의 행마다 접속하는 공통 전원선; 상기각 워드선에 각각 접속되는 행 선택용 복수의 행 선택선; 및 상기 행 선택선을 선택하는 행 디코더를 포함한 반도체 기억 장치에 있어서,
    테스트 모드 시에 상기 복수의 행 선택선 중 소정의 행 선택선을 선택함으로써, 상기 행 선택선에 대응하여 배치된 상기 공통 전원선을 전원에 접속하는 동시에, 나머지 공통 전원선과 전원간을 차단하는 테스트용 회로를 설치한 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 각 공통 전원선과 전원간에 퓨즈를 각각 설치한 것을 특징으로 하는 반도체 기억 장치.
  5. 메모리 셀이 매트릭스형으로 배치되고 또한 복수의 블록으로 분할된 메모리 셀 어레이; 상기 메모리 셀 어레이 내에 설치되어 상기 메모리 셀이 동일 행에 동수 접속된 복수의 워드선; 행을 선택하는 행 선택선과 블록을 선택하는 블록 선택선이 입력단에 접속되어 상기 복수의 워드선 중 소정의 워드선을 선택하는 워드선 선택 회로; 행 방향에 있는 상기 각 메모리 셀의 전류 경로를 소정의 행마다 접속하는 공통 전원선; 및 행 어드레스 신호에 기초하여 상기 행 선택선을 선택하기 위한 선택 신호를 출력하는 행 디코더를 포함한 반도체 기억 장치에 있어서,
    상기 각 공통 전원선과 전원간에 각각 접속되어, 통상 동작 모드 또는 테스트 모드의 전환을 지시하는 동작 모드 전환 신호와 상기 행 디코더로부터 제공되는상기 선택 신호를 입력하고, 상기 동작 모드 전환 신호가 테스트 모드로의 전환을 지시하는 경우에는 상기 선택 신호에 의해 상기 각 공통 전원선 중 어느 하나를 선택하여 선택된 공통 전원선과 전원을 접속하는 동시에, 나머지 공통 전원선과 전원간을 차단하고, 상기 동작 모드 전환 신호가 통상 동작 모드로의 전환을 지시하는 경우에는 상기 공통 전원선 모두를 전원에 접속하는 선택 수단; 및
    상기 동작 모드 전환 신호가 테스트 모드로의 전환을 지시하는 경우에 불량 셀 특정용 제어를 실행하기 위해서 장치 외부로부터 공급되는 어드레스 출력 제어 신호에 기초하여, 상기 행 디코더에 공급하는 행 어드레스 신호를 제어하는 어드레스 출력 제어 수단
    을 설치한 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 불량 셀 특정용 제어는,
    상기 행 선택선 중 소정 갯수를 동시에 선택하여 얻어진 제1 대영역(大領域)과 그 나머지 제2 대영역에서 누설 전류치가 소정치보다도 큰 영역을 특정하고, 특정된 제1 또는 제2 대영역에서 또한 소정 갯수의 행 선택선을 동시에 선택하여 얻어진 제1 소영역(小領域)과 그 나머지 제2 소영역에서 누설 전류치가 소정치보다도 큰 영역을 특정하고, 마찬가지의 처리를 반복 실행하여 누설 전류치가 소정치보다도 큰 행 선택선을 특정하는 제어이고,
    상기 어드레스 출력 제어 수단에 공급되는 상기 어드레스 출력 제어 신호는상기 불량 셀 특정용 제어를 실행하기 위해, 상기 행 어드레스 신호를 제어하여 상기 행 선택선을 선택하기 위한 제어 신호인 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항 또는 제6항에 있어서,
    상기 행 디코더의 설치수는 2n개로 하고,
    상기 어드레스 출력 제어 수단은, 상기 동작 모드 전환 신호가 통상 동작 모드로의 전환을 지시하는 경우에는 2n개의 행 선택선 중 1개를 선택하고, 상기 테스트 모드로의 전환을 지시하는 경우에는 2n개의 행 선택선 중 (2n/2m)개[m=1, 2, …, n]를 선택하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 2n개의 행 디코더의 출력을 제어하기 위해서, 2개의 출력단을 포함하는 어드레스 버퍼를 포함하고, 장치 외부로부터 제공되는 n개의 행 어드레스 신호를 n개의 상기 어드레스 버퍼의 입력단에 인가하는 구성으로 하고,
    상기 어드레스 출력 제어 수단은,
    상기 동작 모드 전환 신호가 통상 동작 모드로의 전환을 지시하는 경우에는 상기 n개의 어드레스 버퍼의 한쪽의 출력단에 행 어드레스 신호와 동상(同相)의 출력 신호를 출력하는 동시에, 다른쪽의 출력단에 행 어드레스 신호와 역상(逆相)의출력 신호를 출력하고, 상기 동작 모드 전환 신호가 테스트 모드로의 전환을 지시하는 경우에는 상기 어드레스 버퍼의 2개의 출력단 모두에 상기 행 어드레스 신호와 동상의 출력 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제5항, 제6항 및 제8항 중 어느 한항에 있어서,
    상기 어드레스 출력 제어 신호는 이미 설치한 데이터 입출력용 단자에 인가하는 구성으로 한 것을 특징으로 하는 반도체 기억 장치.
  10. 제5항, 제6항 및 제8항 중 어느 한항에 있어서,
    상기 불량 셀 특정 제어에 의해서 누설 불량 셀이 특정된 경우에 그 누설 경로를 차단하기 위해서, 상기 각 공통 전원선과 전원간에 각각 퓨즈를 설치하는 것을 특징으로 하는 반도체 기억 장치.
  11. 메모리 셀이 매트릭스형으로 배치되어 이루어지는 메모리 셀 어레이의 열 방향으로 배치되어 상기 각 메모리 셀이 접속된 복수의 비트선과, 상기 복수의 비트선으로부터 소정의 비트선을 선택하는 열 선택 스위치를 포함한 반도체 기억 장치에 있어서,
    테스트 모드 시에 상기 각 비트선의 일단에 접속된 전원 라인으로부터 각 비트선으로의 전원 공급을 차단하는 테스트 모드 전환 제어 수단; 및
    상기 테스트 모드 시에 소정의 비트선을 선택하여 상기 비트선에 대하여 테스트용 전원을 공급하는 테스트용 전원 공급 수단을 설치한 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 각 비트선과 그 일단에 접속된 전원 라인간에 각각 퓨즈를 설치한 것을 특징으로 하는 반도체 기억 장치.
  13. 메모리 셀이 매트릭스형으로 배치되어 이루어지는 메모리 셀 어레이의 열 방향으로 배치되어 상기 각 메모리 셀의 데이터 전송 게이트의 일단에 접속된 복수의 비트선; 열 어드레스 신호에 기초하여 열 선택선에 열 선택 신호를 출력하는 열 디코더; 상기 열 선택 신호에 기초하여 상기 복수의 비트선으로부터 소정의 비트선을 선택하는 열 선택 스위치; 및 상기 열 선택 스위치를 통해 상기 각 비트선에 각각 접속된 복수의 데이터선을 포함한 반도체 기억 장치에 있어서,
    통상 동작 모드 또는 테스트 모드의 전환을 지시하는 동작 모드 전환 신호가 테스트 모드를 지시하는 경우에는, 상기 각 비트선의 일단에 접속된 전원 라인으로부터 각 비트선으로의 전원 공급을 차단하는 테스트 모드 전환 제어 수단; 및
    상기 테스트 모드 시에 상기 열 선택 스위치에서 선택된 비트선의 누설 전류를 검지하기 위해, 상기 비트선에 대하여 상기 열 선택 스위치를 통해 테스트용 전원을 공급하기 위한 테스트용 전원 단자
    를 설치한 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 각 비트선의 일단에 각각 접속된 비트선 부하 수단, 비트선 풀 업 수단 및 비트선 이퀄라이즈 수단을 포함하고,
    상기 테스트 모드 전환 제어 수단은,
    상기 비트선 부하 수단, 상기 비트선 풀 업 수단 및 상기 비트선 이퀄라이즈 수단을 비활성화하여 상기 각 비트선으로의 전원 공급을 차단하는 구성으로 한 것을 특징으로 하는 반도체 기억 장치.
  15. 제13항 또는 제14항에 있어서,
    상기 데이터선에 접속된 데이터선 풀 업 수단 및 데이터선 이퀄라이즈 수단을 포함하고,
    상기 테스트용 전원 단자는 상기 데이터선 풀 업 수단에 전원을 공급하는 전원 단자이고, 상기 테스트 모드 시에 상기 데이터선 풀 업 수단, 상기 데이터선 및 상기 열 선택 스위치를 통해 선택된 비트선의 누설 전류를 검지하기 위해 상기 전원 단자로부터 테스트용 전원을 공급 가능하게 한 것을 특징으로 하는 반도체 기억 장치.
  16. 메모리 셀이 매트릭스형으로 배치되어 이루어지는 메모리 셀 어레이의 열 방향으로 배치되고 상기 각 메모리 셀의 데이터 전송 게이트의 일단에 접속된 복수의비트선; 열 어드레스 신호에 기초하여 열 선택선에 열 선택 신호를 출력하는 열 디코더; 상기 열 선택 신호에 기초하여 상기 복수의 비트선으로부터 소정의 비트선을 선택하는 열 선택 스위치; 및 상기 열 선택 스위치를 통해 상기 각 비트선에 각각 접속된 복수의 데이터선을 포함한 반도체 기억 장치에 있어서,
    통상 동작 모드 또는 테스트 모드의 전환을 지시하는 동작 모드 전환 신호가 테스트 모드를 지시하는 경우에는, 상기 각 비트선의 일단에 접속된 전원 라인, 및 데이터선에 접속된 전원 라인으로부터의 전원 공급을 차단하는 테스트 모드 전환 제어 수단; 및
    테스트용 전원을 공급하기 위한 테스트용 전원 단자; 및
    상기 테스트용 전원 단자와 접지간에 접속되어, 상기 테스트 모드 시에 상기 열 선택 스위치에서 선택된 비트선만에 대해서, 상기 비트선의 누설 전류를 검지하기 위해 상기 테스트용 전원을 공급하는 비트선 누설 부하 수단을 포함한 것을 특징으로 하는 반도체 기억 장치.
  17. 제13항, 제14항 및 제16항 중 어느 한항에 있어서,
    상기 동작 모드 전환 신호가 테스트 모드로의 전환을 지시하는 경우에, 불량 비트선 특정용 제어를 실행하기 위해서 장치 외부로부터 공급되는 어드레스 출력 제어 신호에 기초하여 상기 열 디코더에 공급하는 열 어드레스 신호를 제어하는 어드레스 출력 제어 수단을 포함한 것을 특징으로 하는 반도체 기억 장치.
  18. 제17항에 있어서,
    상기 불량 비트선 특정용 제어는,
    상기 열 선택선 중 소정 갯수를 동시에 선택하여 얻어진 제1 대영역과 그 나머지 제2 대영역에서 누설 전류치가 소정치보다도 큰 영역을 특정하고, 특정된 제1 또는 제2 대영역에서 또한 소정 갯수의 열 선택선을 동시에 선택하여 얻어진 제1 소영역과 그 나머지 제2 소영역에서 누설 전류치가 소정치보다도 큰 영역을 특정하며, 마찬가지의 처리를 반복 실행하여 누설 전류치가 소정치보다도 큰 열 선택선을 특정하는 제어이고,
    상기 어드레스 출력 제어 수단은 상기 불량 비트선 특정용 제어를 실행하기 위해, 상기 열 어드레스 신호를 제어하여 상기 열 선택선을 선택하는 것을 특징으로 하는 반도체 기억 장치.
  19. 제18항에 있어서
    상기 열 디코더의 설치수는 2n개이고, 그 출력의 상기 열 선택선의 갯수는 2n개로 하고,
    상기 어드레스 출력 제어 수단은, 상기 동작 모드 전환 신호가 통상 동작 모드로의 전환을 지시하는 경우에는 2n개의 열 선택선 중 1개를 선택하고, 상기 테스트 모드로의 전환을 지시하는 경우에는 2n개의 열 선택선 중 (2n/2m)개[m=1, 2…,n]를 선택하는 것을 특징으로 하는 반도체 기억 장치.
  20. 제19항에 있어서,
    상기 2n개의 열 디코더의 출력을 제어하기 위해서, 2개의 출력단을 갖는 어드레스 버퍼를 포함하고, 장치 외부로부터 제공되는 n개의 열 어드레스 신호를 n개의 상기 어드레스 버퍼의 입력단에 인가하는 구성으로 하고,
    상기 어드레스 출력 제어 수단은,
    상기 동작 모드 전환 신호가 통상 동작 모드로의 전환을 지시하는 경우에는 상기 n개의 어드레스 버퍼의 한쪽의 출력단에 열 어드레스 신호와 동상의 출력 신호를 출력하는 동시에, 다른쪽의 출력단에 열 어드레스 신호와 역상의 출력 신호를 출력하고, 상기 동작 모드 전환 신호가 테스트 모드로의 전환을 지시하는 경우에는 상기 어드레스 버퍼의 2개의 출력단 모두에 상기 열 어드레스 신호와 동상의 출력 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  21. 제18항 내지 제20항 중 어느 한항에 있어서,
    상기 어드레스 출력 제어 신호는 이미 설치한 데이터 입출력용 단자에 인가하는 구성으로 한 것을 특징으로 하는 반도체 기억 장치.
  22. 제18항 내지 제20항 중 어느 한항에 있어서,
    상기 불량 비트선 특정 제어에 의해서 누설 불량 비트선이 특정된 경우에 그 누설 경로를 차단하기 위해서, 상기 각 비트선과 그 일단에 접속된 전원 라인간에 각각 퓨즈를 설치한 것을 특징으로 하는 반도체 기억 장치.
  23. 제15항에 있어서,
    상기 동작 모드 전환 신호가 테스트 모드로의 전환을 지시하는 경우에, 불량 비트선 특정용 제어를 실행하기 위해서 장치 외부로부터 공급되는 어드레스 출력 제어 신호에 기초하여 상기 열 디코더에 공급하는 열 어드레스 신호를 제어하는 어드레스 출력 제어 수단을 포함한 것을 특징으로 하는 반도체 기억 장치.
  24. 제17항에 있어서,
    상기 어드레스 출력 제어 신호는 이미 설치한 데이터 입출력용 단자에 인가하는 구성으로 한 것을 특징으로 하는 반도체 기억 장치.
  25. 제17항에 있어서,
    상기 불량 비트선 특정 제어에 의해서 누설 불량 비트선이 특정된 경우에 그 누설 경로를 차단하기 위해서, 상기 각 비트선과 그 일단에 접속된 전원 라인간에 각각 퓨즈를 설치한 것을 특징으로 하는 반도체 기억 장치.
  26. 제21항에 있어서,
    상기 불량 비트선 특정 제어에 의해서 누설 불량 비트선이 특정된 경우에 그 누설 경로를 차단하기 위해서, 상기 각 비트선과 그 일단에 접속된 전원 라인간에 각각 퓨즈를 설치한 것을 특징으로 하는 반도체 기억 장치.
  27. 제7항에 있어서,
    상기 어드레스 출력 제어 신호는 이미 설치한 데이터 입출력용 단자에 인가하는 구성으로 한 것을 특징으로 하는 반도체 기억 장치.
  28. 제7항에 있어서,
    상기 불량 셀 특정 제어에 의해서 누설 불량 셀이 특정된 경우에 그 누설 경로를 차단하기 위해서, 상기 각 공통 전원선과 전원간에 각각 퓨즈를 설치하는 것을 특징으로 하는 반도체 기억 장치.
  29. 제9항에 있어서,
    상기 불량 셀 특정 제어에 의해서 누설 불량 셀이 특정된 경우에 그 누설 경로를 차단하기 위해서, 상기 각 공통 전원선과 전원간에 각각 퓨즈를 설치하는 것을 특징으로 하는 반도체 기억 장치.
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