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KR20010062407A - ＧａＮ계 화합물 반도체의 제조 방법과 ＧａＮ계 화합물반도체 디바이스 - Google Patents

ＧａＮ계 화합물 반도체의 제조 방법과 ＧａＮ계 화합물반도체 디바이스 Download PDF

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KR20010062407A
KR20010062407A KR1020000076283A KR20000076283A KR20010062407A KR 20010062407 A KR20010062407 A KR 20010062407A KR 1020000076283 A KR1020000076283 A KR 1020000076283A KR 20000076283 A KR20000076283 A KR 20000076283A KR 20010062407 A KR20010062407 A KR 20010062407A
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시로 사카이
따오 왕
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무라모토 요시히코
나이트라이드 세마이컨덕터스 코포레이션, 리미티드
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Priority claimed from JP2000227963A external-priority patent/JP3274676B2/ja
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Abstract

본 발명에는 우수한 결정성을 갖는 GaN계 화합물 반도체 및 이와 같이 제조된 GaN계 반도체 디바이스가 개시되어 있다. 기판 상에 이산적인 SiN 버퍼체(buffer body)를 형성하고, 저온에서 상기 버퍼체 위에 GaN 버퍼층(buffer layer)을 형성하며, 그리고 나서 고온에서 GaN 반도체층을 형성한다. 이산적인 SiN 버퍼체를 형성함으로써, 기판에 의존하는 저온 버퍼층의 결정 성장(crystal growth)이 억제되며, GaN 버퍼층을 성장시킬 때 사용되는 씨드 결정(seed crystal)을 발생시키도록 단결정화(monocrystallization)가 촉진된다. 또한, SiO2를 상기 기판과 SiN 버퍼체 사이에 형성하거나 GaN 반도체층 위에 InGaN 또는 초격자층(superlattice layer)을 형성함으로써, GaN 반도체층의 비틀림을 감소시킨다.

Description

ＧａＮ계 화합물 반도체의 제조 방법과 ＧａＮ계 화합물 반도체 디바이스{METHOD FOR PRODUCING ＧａＮ-BASED COMPOUND SEMICONDUCTOR AND ＧａＮ-BASED COMPOUND SEMICONDUCTOR DEVICE}
본 발명은 기판 상에 질화 갈륨계(gallium nitride-based) 화합물 반도체를 제조하는 방법에 관한 것이다.
질화 갈륨계 반도체는, LED 등의 발광 디바이스 또는 그 외의 다른 것에 널리 이용되고 있다. GaN 반도체의 제조와 관련하여, ELO(Epitaxially Laterally Overgrown) 방법을 이용하여 사파이어(sapphire)기판 상에 GaN을 성장시키기 위해서 실온에서 10,000 시간 이상 연속적으로 작동 가능한 블루 레이저(blue laser)가 보고되어 있다(에스. 나카무라 외. 응용 물리학회지 72,211호, 1998년). ELO 방법에서는, 수 미크론(micron)의 GaN층이 사파이어 기판 상에 형성되며, SiO2마스크가 GaN의 <1100> 방향을 따라 줄무늬(stripe) 모양으로 형성된다. 줄무늬 모양으로 형성된 SiO2는 약 2:1의 비율을 갖는 개구(opening)를 갖는다. GaN은 SiO2마스크의 개구로부터 수직 방향으로 재 성장되며, 그 후 SiO2를 덮도록 수평 방향으로 성장됨으로써 연속적인 GaN층을 형성한다. 이로써, SiO2마스크를 덮는 GaN층의 전위 밀도(dislocation density)가 감소되며, 상기와 같은 특성을 갖는 발광 디바이스가 얻어진다.
그러나, 이와 같은 ELO 방법에 있어서는, GaN층 중에서 SiO2마스크가 존재하는 부분에서만 전위 밀도의 감소가 일어나며, 이러한 부분만이 우수한 특성을 지니게 된다.
한편, 사파이어와 GaN 사이의 격자 부정합(lattice mismatching)을 고려하여, 사파이어 기판 상에 GaN 또는 AlN 버퍼층을 저온에서 성장시키며, 그리고 나서 이 버퍼층 위에 GaN 또는 GaAlN층 등을 성장시키는 것 역시 제안되고 있다. 예를 들면, 일본 특허 출원 공보 특개평 4-297023호에는 사파이어 기판 상에 저온으로 GaAlN 버퍼층을 성장시키고, 그리고 나서 GaN과 같은 반도체층을 더 형성하는 것이 기재되어 있다.
하지만, 이러한 방법에서 역시, 저온 버퍼층에서 높은 전위 밀도가 발생하며, 그 결과 이러한 버퍼층 위에 형성되는 GaN 또는 GaAlN층에서도 높은 전위 밀도가 발생하게 된다. 이는 장시간 동안 연속 작동 가능한 발광 디바이스를 얻는 만족스런 방법이 되지 못한다.
본 발명의 목적은 비교적 간단한 방법으로 GaN계 화합물 반도체의 전위 밀도를 최소한 ELO 방법과 같은 수준으로 감소시킬 수 있는 방법 및 낮은 전위 밀도를 갖는 GaN계 화합물 반도체 디바이스를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명은 GaN계 화합물 반도체를 제조하는 방법에 관한 것으로, 기판 상에 이산적으로(discretely) 버퍼체를 형성하는 단계(a)와, 상기 버퍼체 위에 버퍼층을 형성하는 단계(b), 및 상기 버퍼층 위에 GaN계 화합물 반도체층을 형성하는 단계(c)를 포함한다.
본 발명의 일 실시예는 상기 단계(a) 이전에 기판 상에 이산적으로 결정핵 발생 억제층(crystal nucleus generation-inhibiting layer)을 형성하는 단계를 더 포함한다.
본 발명의 다른 실시예는 GaN계 화합물 반도체층 위에 InGaN층을 형성하는 단계(d)를 더 포함한다.
본 발명의 또 다른 실시예는 GaN계 화합물 반도체층 위에 양자 우물 구조(quantum well structure)를 갖는 초격자층(superlattice layer)을 형성하는 단계(d)를 더 포함한다.
또한, 본 발명에서는 상기 단계(a)가 기판 상에 복수의 구멍(pore)을 갖는 버퍼체를 형성하는 단계로 표현될 수도 있다.
또한, 본 발명에서는 상기 단계(a)가 기판에 SiH4와 NH3를 공급하는 단계로 될 수도 있다. 일 예에서, SiH4와 NH3의 공급량은 Si 화합물이 기판 상에 섬(island) 모양으로 형성될 수 있는 수준으로 조정된다.
본 발명에서, 기판 상에 (비교적 저온에서) 버퍼층이 형성되고 그 위에 GaN계 화합물 반도체층이 형성되는 경우에, 버퍼층의 전위 밀도를 줄일 수 있게되면 버퍼층 위에 형성되는 GaN계 화합물 반도체층의 전위 밀도를 줄이는 것이 가능하게 된다. 본 발명의 발명자에 의하면, 기판 상에 버퍼체를 이산적으로 형성하거나, 기판 상에 복수의 구멍을 갖는 버퍼체를 형성하거나 또는 기판 상에 섬 모양으로 버퍼체를 형성함으로써, 전위의 발생을 억제할 수 있도록 버퍼체 위에서 기판에 의존하는 버퍼층의 결정 성장이 억제되며, GaN계 화합물 반도체의 씨드 결정을 생성하도록 단결정화(monocrystallization)가 촉진된다. 보다 구체적으로, 버퍼층은 이산적으로 형성된 버퍼체의 구멍으로부터 수직 방향으로 성장하며, 이어서 버퍼체를 덮도록 버퍼층은 수평 방향으로 성장한다. 구멍으로부터 수직한 방향에서는 버퍼층의 성장이 중단될 수 있지만, 버퍼층이 기판의 영향을 받지 않기 때문에 수평 방향에서는 버퍼층의 성장이 중단될 수 없다. 버퍼체의 이산도 또는 버퍼체의 구멍 수를 조정하면, 수평 방향의 결정 성장 비율도 제어할 수 있게 된다.
본 발명의 일 실시예에서는, 기판의 온도가 900℃ 이하일 때 버퍼체가 형성된다. 기판의 온도가 900℃를 넘는 상태에서 SiN과 같은 재료로 구성된 버퍼체가 형성되는 경우, 기판의 표면은 자동적으로 질화되며(nitride), 표면 질화된 기판 상에 버퍼체가 형성되는 것을 피할 수 없게 된다. 표면 질화된 기판 상에 GaN이 형성되는 경우, 형성된 GaN층의 품질에 악영향을 미치는 것이 알려져 있다. 그래서, 버퍼체의 형성은 기판의 표면이 충분히 질화되지 않을 정도의 온도, 구체적으로는 900℃ 이하, 바람직하게는 700℃ 이하, 더욱 바람직하게는 450℃ 내지 600℃에서 행해지는 것이 바람직하다.
본 발명에서, GaN계 화합물 반도체의 전위 밀도의 감소는 성장된 GaN계 화합물 반도체에 뒤틀림(distortion)을 야기할 수 있다. GaN계 화합물 반도체를 기판 상에 직접 성장시키는 경우, 전위가 일어난다. 이러한 전위는 GaN계 화합물 반도체의 뒤틀림을 완화시켜준다. 이러한 뒤틀림은 GaN계 화합물 반도체층의 두께가 매우 작은 경우에는 두드러지지 않지만, 층 두께의 증가에 비례하여 뒤틀림이 증가하는 경우에는 층에 균열(crack)이 생기는 등의 문제가 발생할 수 있다.
그래서, 본 발명에서는 GaN계 화합물 반도체의 전위 밀도를 감소시키기 위해서뿐만 아니라 뒤틀림을 확실히 완화시키기 위해서, 버퍼층의 형성 이전에 결정핵 발생 억제층을 이산적으로 형성한다. GaN계 화합물 반도체는 기판에서 결정핵 발생 억제층이 형성되지 않은 부분으로부터 성장하며, 이어서 GaN계 화합물 반도체의 성장 부분이 수평 방향으로 진행되며, 결정핵 발생 억제층을 덮도록 서로 회합(meet)하게 된다. 이 회합부(meeting portion)에서 GaN계 화합물 반도체층의 뒤틀림이 완화된다.
또한, 본 발명에서는 GaN계 화합물 반도체의 전위 밀도를 감소시키기 위해서 뿐만 아니라 뒤틀림을 확실히 완화시키기 위해서, GaN계 화합물 반도체층 위에 InGaN층 또는 양자 우물 구조를 갖는 초격자층이 형성된다. InGaN은 GaN만큼 경도가 크지 않기 때문에, GaN계 화합물 반도체의 뒤틀림을 완화할 수 있다. 다른 한편으로, 양자 우물 구조를 갖는 초격자층은 격자 부정합에 의한 큰 뒤틀림을 갖고 있기 때문에 GaN계 화합물 반도체의 뒤틀림을 완화할 수 있다.
또한, 본 발명의 GaN계 화합물 반도체 디바이스는 기판 상에 이산적으로 형성된 버퍼체 또는 기판 상에 형성되어 복수의 구멍을 갖는 버퍼체와, 상기 버퍼체 위에 형성된 버퍼층, 및 상기 버퍼층 위에 형성된 GaN계 화합물 반도체층을 포함한다.
본 발명의 일 실시예에서, 이러한 반도체 디바이스는 기판과 버퍼체 사이에 결정핵 발생 억제층을 갖는다.
본 발명의 다른 실시예에서, 이러한 반도체 디바이스는 GaN계 화합물 반도체층 위에 InGaN층 또는 양자 우물 구조를 갖는 초격자층을 갖는다.
도 1은 GaN계 화합물 반도체 디바이스의 구성도.
도 2는 도 1에 도시된 SiN 버퍼체의 평면도.
도 3은 GaN계 화합물 반도체의 결정화를 도시하는 설명도.
도 4는 제조 장치의 개념 구성도.
도 5는 제조 과정을 도시하는 순서도.
도 6a는 종래 기술의 제조 방법에 의해서 제조된 디바이스의 투과전자현미경(transmission electron microscope : TEM) 사진.
도 6b는 본 발명의 방법에 의해서 제조된 디바이스의 TEM 사진.
도 7은 본 발명의 디바이스를 X-선 회절 분석(X-ray diffraction analysis) 처리한 결과를 보여주는 그래프.
도 8a는 SiN 버퍼체의 원자 간력 현미경(atomic force microscope : AFM) 사진.
도 8b는 다른 SiN 버퍼체의 AFM 사진.
도 9는 다른 GaN계 화합물 반도체 디바이스의 구성도.
도 10은 또 다른 GaN계 화합물 반도체 디바이스의 구성도.
도 11은 또 다른 GaN계 화합물 반도체 디바이스의 구성도.
도 12는 또 다른 GaN계 화합물 반도체 디바이스의 구성도.
도 13은 도 12에 도시된 GaN계 화합물 반도체 디바이스의 제조 과정을 도시하는 순서도.
<도면 주요 부분에 대한 부호의 설명>
10 : 기판 11 : 구멍(pore)
12 : SiN 버퍼체(buffer body) 12a, 12b : 갭(gap)
14 : GaN 버퍼층 16 : GaN 반도체층
20 : 반응관(reaction tube) 21 : 서셉터(susceptor)
22 : 히터 24 : 가스 도입부
25 : 미세 다공질 부재(microporous member)
이하, 도면을 참조로 하여 본 발명의 바람직한 실시예에 대해서 설명한다.
도 1은 바람직한 제 1 실시예의 방법에 의해서 제조된 GaN계 화합물 반도체의 구성이 도시되어 있다. SiN 버퍼체(12)가 사파이어 등의 기판(10) 상에 이산적으로 형성된다. SiN 버퍼체(12) 위에, 저온(예를 들면, 500℃)에서 약 20 ㎚의 두께를 갖는 GaN 버퍼층(14)이 형성되며, 그리고 나서 GaN 버퍼층(14) 위에 약 2 ㎛의 두께를 갖는 GaN 반도체층(16)이 고온(예를 들면, 1,075℃)에서 형성된다.
도 2는 기판(10) 상에 형성된 SiN 버퍼체(12)의 도식적인 평면도이다. SiN 버퍼체(12)는 기판(10)을 덮을 수 있는 층 형태가 아니라, 도 2에 도시된 바와 같이 구멍(11)을 가질 수 있도록 이산적으로 형성된다. 즉, 다수의 버퍼체가 이산적으로 형성되거나 다수의 구멍을 갖는 버퍼체가 형성된다. SiN 버퍼체(12)가 구멍(11)에는 형성되지 않고, 기판(10)이 이들 구멍에서 노출되어 있다. 기판(10) 상에 형성된 SiN 버퍼체(12)는 비결정질 또는 결정질일 수 있으며, 어떤 경우이든지 간에, 그 위에 형성되는 저온의 GaN 버퍼층(14)의 결정 성장을 억제하는 효과를 갖는다.
도 3은 도 1과 도 2에 도시된 GaN계 화합물 반도체의 결정화 메커니즘을 도식적으로 나타내는 도면이다. 기판 상에 형성된 SiN 버퍼체(12)가 비결정질이기 때문에, 저온에서 형성된 GaN 버퍼층(14)의 결정 성장은, 도 3의 화살표(a)로 표시된 바와 같이, SiN 버퍼체(12) 위에서는 일어나지 않고, SiN 버퍼체(12)의 갭(12a, 12b){도 2에 도시된 구멍(11)에 상응함}으로부터 수직 방향으로 일어난다. 이러한 결정 성장은 기판(10)의 결정 방위(orientation)에 의존하여 변화하는 방위를 갖는 결정이다. SiN 버퍼체(12)의 갭(12a, 12b)으로부터 시작된 결정 성장은 이어서 수평 방향으로 진행되며, SiN 버퍼체(12)의 상부를 형성한다. 이 때, SiN 버퍼체(12) 그 자체가 비결정질이기 때문에, 다시 말하면 특정한 결정 방위를 갖지 않기 때문에, SiN 버퍼체(12)의 위에 위치하는 GaN 버퍼층(14)의 부분은 기판(10)에 의해서도 SiN 버퍼체(12)에 의해서도 영향을 크게 받지 않는다. 그래서, GaN 버퍼층(14)의 이들 부분은 단결정화되기 쉽고, 전위 발생으로부터 자유롭다. 그리고, GaN 버퍼층(14)의 이들 부분을 씨드 결정으로 하여, GaN 반도체층(16)은 도 3에 화살표(b)로 표시된 바와 같이 성장해 간다. 위에서 설명된 바와 같이, 본 실시예에서는 SiN 버퍼체(12)를 이용하여 저온 GaN 버퍼층(14)의 단결정화를 촉진시킴으로써 GaN 반도체층(16)의 결정성을 향상시킨다.
도 4에는 본 실시예의 GaN계 화합물 반도체의 제조 디바이스의 개념도가 도시되어 있으며, 도 5에는 제조 공정을 보여주는 순서도가 도시되어 있다. 먼저, 반응관(reaction tube)(20) 내에서 서셉터(susceptor)(21) 위에 사파이어 기판(10)을 위치시켜 H2환경하에서 히터(22)를 이용하여 사파이어 기판을 1,150℃까지 가열하여 열처리한다. 열처리 후, 기판의 온도를 500℃까지 내리며, 가스 도입부(24)로부터 H2와 N2의 혼합 가스가 공급되어, 기체 투과성을 갖는 미세 다공질 부재(microporous member)(25)를 거쳐서 반응관으로 도입되며, 가스 도입부(23)로부터 실란 가스(SiH4), 암모니아 가스(HN3) 및 H2를 반응관으로 공급하여 SiN 버퍼체(12)를 형성한다(S101). H2에 희석된 7.5ppm의 SiH4의 유량은 20sccm, 100%의 NH3의 유량은 5slm 정도이다. SiN 버퍼체(12)를 형성할 때는 900℃를 넘는 고온에서 형성하지 않고, 900℃ 이하의 저온, 바람직하게는 700℃ 이하, 보다 바람직하게는 450℃ 내지 600℃(예를 들면, 본 실시예에서 제시되었듯이 500℃)에서 형성하는 것이 바람직하다. 900℃를 넘는 온도, 예를 들면 1000℃ 이상의 온도로 가열한 사파이어 기판(10)에 암모니아 가스와 실란 가스를 접촉시키면 사파이어 기판(10)은 자동적으로 표면이 질화되며, 그 질화된 표면 위에 SiN 버퍼체(12)가 형성되는 것을 피할 수 없게된다. 완전히 표면 질화된 기판 상에서 성장한 GaN층은 표면 질화되지 않은 기판 상에서 성장한 GaN층보다 품질이 떨어지는 것으로 알려져 있다. 그 원인으로는, 표면 질화에 의해 사파이어(Al2O3) 기판의 표면이 AlN으로 변환되고, 또한 AlN의 표면이 N면(AlN은 알루미늄, 질소가 교대로 배열되고, 그 가장 바깥의 원자가 질소인 구조를 가짐)이기 때문이라고 생각된다. 질소 표면상에서 성장한 GaN은 Al 표면 또는 Ga 표면상에서 성장한 GaN 보다 층 품질이 떨어진다. 그래서, SiN 버퍼체(12)를 형성할 때는 사파이어 기판(10)이 충분히 표면 질화되지 않을 정도의 온도에서 암모니아 가스와 실란 가스를 사파이어 기판(10)에 접촉시켜 SiN 버퍼체(12)를 형성하는 것이 필요하다. 다음으로, SiH4의 공급을 중단하고, 기판의 온도를 500℃로 유지하면서, 가스 도입부(23)로부터 반응관으로 트리메틸 갈륨(trimethyl gallium : TMG), NH3,및 H2를 공급하여 GaN 버퍼층(14)을 성장시킨다(S102). GaN 버퍼층(14)은 약 75초 동안 20 ㎚의 크기로 성장된다. 그리고 나서, 히터(22)로 기판(10)을 1,075℃로 가열하고, 동일한 방법으로 가스 도입부(23)로부터 반응관으로 TMG, NH3및 H2를 공급하여 GaN 반도체층을 성장시킨다(S103). 즉, 기판 상에 저온(500℃ 정도)으로 GaN 버퍼층을 성장시키고, 고온(1,000℃ 이상)에서 GaN층을 더 성장시키는 단계를 포함하는 종래의 방법과 비교하여, 본 실시예의방법은 저온 버퍼층의 성장 이전에 기판(10)에 SiH4와 NH3를 공급하여 반응시킨다는 점에서 상이하다.
표 1에는, SiN 버퍼체(12)의 형성 시간, 즉 형성량을 여러 가지로 변화시켜 제조한 GaN 반도체의 특성이 제시되어 있다.
No. SiN 형성시간(초) 이동도 X-FWHM 표면 성상
1 50 258 244 비교적 양호(Good)
2 100 381 245 비교적 양호(Good)
3 150 281 266 양호하지 않음(Fair)
4 125 392 240 우수(Excellent)
5 75 332 240 비교적 양호(Good)
표 1에는 SiN 버퍼체(12)의 형성 시간이 각각 50초, 100초, 150초, 125초 및 75초로 설정되고 No. 1, 2, 3, 4 및 5로 번호가 부여된 5개의 제조된 샘플이 기재되어 있다. 측정된 특성은 이동도(mobility)(㎠/V·sec), X선 록킹 커브의 절반-폭(half-width)(X-FWHM), 및 현미경에 의한 표면 성상{표면 머팔로지(morphology)}의 관찰 결과이다. SiN의 형성 시간과 관련하여, 형성 시간이 50초, 75초, 및 100초로 비교적 짧은 샘플 No. 1, 2 및 5는 표면 성상이 비교적 양호하고(good), X-FWHM 값도 작다. 반면에, SiN 형성 시간인 150초로 비교적 긴 샘플 No. 3은 양호하지 않은(fair) 표면 성상과 비교적 큰 X-FWHM 값을 보여준다. 이것은, 긴 SiN 형성 시간이 이산적인 SiN 버퍼체(12)를 형성시키는 것이 아니라, 기판(10) 상에 SiN층을 형성시키며, 이 SiN층이 GaN 버퍼층(14)과 GaN 반도체층(16)의 결정 성장을 억제했기 때문이라고 생각된다. 반면에, 125초의 SiN 형성 시간이 주어진 샘플 No. 4는 우수한 표면 결정성 및 "240"의 매우 작은 X-FWHM 값을 갖는다. 또한, 샘플 No. 4는 "392"의 큰 이동도를 갖는데, 이는 결정성의 향상에 비례하여 전기적 특성도 향상됨을 보여준다.
위로부터 알 수 있는 바와 같이, SiN 버퍼체(12)의 형성 시간, 즉 형성량을 조정하여, SiN 버퍼체(12)를 층 형태로 형성하지 않고, 기판(10) 상에 이산적으로 형성함으로써 GaN 반도체층(16)의 결정성을 향상시킬 수 있다.
도 6a와 도 6b는 종래 기술의 방법에 의해서 제조된 GaN 반도체와 본 실시예의 방법에 의해서 제조된 GaN 반도체(표 1에서 샘플 No. 4에 해당함)의 단면에 대한 투과 전자 현미경(transmission electron microscope : TEM) 사진을 도시한다. 도 6a는 종래 기술의 방법에 의해서 제조된 GaN 반도체를 도시하며, 도 6b는 본 실시예의 방법에 의해서 제조된 GaN 반도체를 도시한다. 도 6a와 도 6b에서, g 는 [2110] 방향을 나타낸다. 도 6a는 종래 기술의 GaN 반도체에서 다수의 선 전위(filament dislocation)가 저온 버퍼층과 GaN층 사이의 계면(interface)으로부터 발생함을 보여준다. 반면에, 도 6a와 달리 도 6b는 본 실시예의 GaN 반도체가 저온 버퍼층과 GaN층 사이의 계면으로부터는 전위가 거의 발생하지 않음을 보여준다. 도 6b에서도 소수의 전위가 보이지만, 이들 전위는 저온 버퍼층과 GaN층 사이의 계면으로부터 발생하는 것이 아니다. 그래서, 도 6b에서 보이는 이들 전위는 종래 기술에서와 같이 저온 버퍼층에 기인하는 것이 아니다. 이들 전위는 GaN층 자체가 성장함에 따라 발생하는 것이며, 따라서, GaN층의 성장 조건을 제어함으로써 발생을 억제할 수 있다. 도 6b에 도시된 본 실시예의 방법에 의해 제조된 GaN 반도체의 전위 밀도는 도 6a에 도시된 종래 기술의 방법에 의해서 제조된 GaN 반도체 보다 훨씬 더 낮으며, ELO 방법에 의해서 제조된 GaN 반도체의 전위 밀도와 비슷한 수준이다. 도 6a와 도 6b로부터 본 실시예의 방법에 의한 효과가 분명할 것이다.
도 7에는 표 1에 기재된 X-선 회절 분석의 스펙트럼 결과가 도시되어 있다. 도 7은 종래 기술의 방법에 의해서 제조된 GaN 반도체와 본 실시예의 방법에 의해서 제조된 GaN 반도체를 X-선 회절 분석 처리한 결과를 보여준다. 종래 기술의 방법에 의해서 제조된 GaN 반도체의 절반-폭(FWHM)은 285 arcsec인데 비해, 본 실시예의 방법에 의해서 제조된 GaN 반도체는 위에서 이미 언급된 바와 같이, 240 arcsec를 갖는다.
도 8a와 도 8b에는 사파이어 기판에 SiH4와 NH3를 공급함으로써 사파이어 기판 상에 SiN 버퍼체를 형성한 경우의 원자 간력 현미경(atomic force microscope : AFM) 사진이 도시되어 있다. 도 8a에는 SiN 형성 시간이 50초인 경우에 형성된 SiN 버퍼체(표 1에서 샘플 No. 1에 해당함)의 사진이 도시되어 있으며, 도 8b에는 SiN 형성 시간이 125초인 경우에 형성된 SiN 버퍼체(표 1에서 샘플 No. 4에 해당함)의 사진이 도시되어 있다. 도 8b는 SiN 형성 시간이 125초인 경우에 형성된 SiN 버퍼체가 나노미터 크기의 다수의 개구, 또는 구멍을 가짐을 보여주는데 반해, 도 8a는 이러한 개구 또는 구멍이 존재하지 않음을 보여준다. 도 8b의 사진은 도 2에 대응하는 것이고, 이들 개구 또는 구멍이 전위 밀도의 감소에 기여한다고 생각된다. 즉, SiN에 형성된 개구 또는 구멍에 의해, 즉, SiN을 연속적인 층의 형태로 형성하는 것이 아니라, 이산적으로 또는 섬 모양으로 형성함으로써, 저온 버퍼층의 수평방향의 결정 성장이 촉진되며, 그 결과 전위 발생을 억제한다고 생각된다.
본 실시예에서는 SiN이 버퍼체로 이용되었지만, 버퍼층의 결정 성장을 억제할 수 있는 다른 재료 예를 들면, Si나 SiO2를 이용하는 것도 가능하다.
또한, 본 실시예에서는 GaN이 버퍼층으로 이용되었지만, GaAlN 또는 AlN을 이용하는 것도 가능하며, 버퍼층의 두께도 20 nm보다 작게 형성할 수 있다. 질화 갈륨계 화합물 반도체층에 대해서도 동일하게 적용할 수 있는데, 다시 말하면, GaN 대신에 GaAlN을 사용할 수도 있다.
본 실시예에서, 상기와 같은 방법으로 GaN 반도체층(16)을 형성한 경우, 전위 밀도가 현저히 감소한다. 하지만, GaN 반도체층(16)에 뒤틀림이 여전히 존재하며, GaN 반도체층(16)의 두께 증가에 비례하여 그 응력도 증가한다. 그래서, 경우에 따라서는 GaN 반도체층(16)에 균열이 생길 수도 있다.
그래서, 다른 제조 단계를 부가함으로써, 전위 밀도의 감소와 뒤틀림의 완화를 동시에 달성할 수도 있다.
도 9에는 본 실시예의 제조 방법에 의해 제조된 GaN계 화합물 반도체의 구성이 도시되어 있다. 도 9의 구성은, 사파이어 등의 기판(10) 상에 SiN 버퍼체(12)와 저온의 GaN 버퍼층(14)을 형성하기 전에 결정핵 발생 억제층으로서 SiO2(3O)가 기판(10) 상에 이산적으로 형성된다는 점에서 도 1의 구성과 다르다. 즉, 기판(1O) 상에 SiO2(30)가 먼저 이산적으로 형성되고, 그 후 도 5에 도시된 순서도에 따라 GaN계 화합물 반도체가 형성된다. SiO2(30)는 먼저, 예를 들면 전자 빔증발(electron beam evaporation) 또는 화학 기상 증착(chemical-vapor deposition : CVD)에 의해 기판(10) 상에 SiO2를 형성하고, 그 후 에칭 등에 의해서 SiO2를 부분적으로 제거함으로써 이산적으로 형성할 수 있다. 일 예로서, 각각의 폭이 2 내지 50 ㎛, 바람직하게는 5 내지 20 ㎛이 되도록 하고, 폭과 거의 같은 간격으로 이웃한 줄무늬와 서로 이격되도록 SiO2(30)를 줄무늬 모양으로 형성할 수 있다.
위에서 설명된 바와 같이 형성된 SiO2(30) 위에 버퍼체(12), GaN 버퍼층(14)및 GaN 반도체층(16)을 형성하면, 이들 층은 SiO2(30)의 개구, 즉 기판(10) 중에서 SiO2(3O)가 존재하지 않는 부분으로부터 성장하며, 이어서 SiO2(3O)를 덮도록 수평 방향으로 성장하기 시작하며, 다른 개구로부터 성장한 층과 회합한다. 이 회합부(그 중 하나가 도 9에서 'a'로 표시됨)에서 GaN 반도체층(16) 내의 뒤틀림이 완화되며, 그리하여 낮은 전위 밀도와 함께 작은 뒤틀림을 갖는 양호한 GaN 반도체층(16)이 얻어질 수 있다.
예를 들면, SiN이나 Si등과 같이 결정 핵 발생이 전혀 없거나 또는 거의 없는 다른 재료가 SiO2대신에 이용될 수도 있다.
또한, 도 10에는 다른 실시예의 제조 방법에 의해 제조된 GaN계 화합물 반도체의 구성이 도시되어 있다. 도 10의 구성은 GaN 반도체층(16) 위에 InGaN층(32)을 형성하고, InGaN층(32) 위에 AlGaN층(34)을 형성하여 디바이스의 구성을 형성한다는 점에서 도 1의 구성과 다르다. 즉, 도 5에 도시된 순서도에 따라 GaN반도체층(16)을 형성한 후에, InGaN층(32)을 형성하고, 이어서 AlGaN층(34)을 더 형성한다. GaN 반도체층(16)에는 뒤틀림을 완화할 수 있는 전위가 많지 않기 때문에 뒤틀림이 여전히 층(16) 내에 남아 있을 수 있다. 하지만, 그 위에 형성된 InGaN층(32)의 경도(hardness)가 GaN 반도체층(16)보다 작기 때문에(InGaN은 GaN보다 더 연성을 가지기 때문에), GaN 반도체층(16)의 뒤틀림은 InGaN층(32)에서 흡수되며, 이로 인해 균열 발생이 없는 디바이스 구성을 얻을 수 있다.
GaN 반도체층(16)은 그 뒤틀림에 의해 균열이 발생하지 않을 정도의 두께, 예를 들면, 0.1 내지 3 ㎛ 정도로 하고, InGaN층(32)의 두께는 0.001 내지 1㎛로 설정될 수 있다. 또한, InGaN층(32)의 In 조성은 예컨대, 0.02 내지 0.5 중량%, 바람직하게는 0.05 내지 0.2 중량%로 할 수 있다.
또한, GaN 또는 InGaN층이 AlGaN층(34) 대신에 사용될 수도 있다.
도 11에는 또 다른 실시예의 제조 방법에 의해 제조된 GaN계 화합물 반도체의 구성이 도시되어 있다. 도 11의 구성은 GaN 반도체층(16) 위에 양자 우물 구조의 초격자층(36) (또는 다층 양자 우물 : MQW)을 형성하고, 그리고 나서 초격자층(36) 위에 AlGaN층(34)을 형성하여 디바이스의 구성을 형성한다는 점에서 도 1과 다르다. 즉, 도 5에 도시된 순서도에 따라 GaN 반도체층(16)을 형성한 후에 초격자층(36)을 형성하고, 그 다음에 AlGaN층(34)을 형성한다. 초격자층(36)은 예를 들면, 도 11에 도시된 바와 같이 InGaN과 GaN을 교대에 적층하여 구성할 수 있다. 초격자층(36)을 구성하는 각 층의 두께는 1 내지 100 nm, 바람직하게는 2∼3 nm으로 할 수 있다. 도 11에는 InGaN/GaN의 초격자층(36)이 2 피치(pitch)만 포함하는 것으로 도시되어 있다. 물론 이것은 편의상이고, 피치의 수는 "n"(n은 1 내지 300, 바람직하게는 20정도)개로 할 수 있다. 초격자층(36) (또는 다층 양자 우물 : MQW) 내에는 격자 부정합에 의해서 큰 뒤틀림이 존재하게 된다. 그래서, 이와 같은 층에 의해 GaN 반도체층(16)의 뒤틀림이 AlGaN층(34)에 영향을 미치는 것을 억제할 수 있다.
초격자층(36)을 구성하는 층 조합으로는 InGaN/GaN 외에도, AlGaN/GaN 또는 InGaN/AlGaN이 이용될 수 있다.
또한, AlGaN층(34) 대신에 GaN 또는 InGaN층을 이용하는 것도 가능하다.
도 12에는 다른 실시예의 제조 방법에 의해 제조된 GaN계 화합물 반도체의 구성이 도시되어 있다. 기판(10) 상에 GaN 반도체층(40)이 형성되고, 그 위에 SiN 버퍼체(42)가 형성된다. GaN 반도체층(40)은 도 1의 GaN 버퍼층(14)과 같이 저온(예를 들면, 500℃)에서 형성할 필요는 없으며, 원하는 온도와 원하는 두께로 형성될 수 있다. 예를 들면, GaN층(40)은 도 1의 GaN 반도체층(16)의 경우와 동일한 조건 하에서 형성될 수 있다. SiN 버퍼체(42)는 도 1의 SiN 버퍼체(12)의 경우와 동일한 과정으로 형성될 수 있다. 예를 들면, 기판 온도가 400℃ 내지 1,200℃일 때, 공급되는 실란 가스와 암모니아 가스를 이용하여 SiN 버퍼체(42)를 형성할 수 있다. SiN 버퍼체(42)를 형성한 후, 다시 GaN 반도체층(44)을 형성한다. SiN 버퍼체(42)의 존재로 인해, GaN 반도체층(44)의 전위 밀도가 감소될 수 있다.
SiN 버퍼체(42)를 GaN 반도체층(40, 44)에 1회만 삽입하고 있지만, 필요에 따라 GaN 반도체층(40, 44)의 성장이 2회 이상 중단될 수 있으며, 그래서 그 중단되는 때마다 SiN 버퍼체(42)가 삽입될 수도 있다는 것을 주지해야 한다.
또한, 도 12에서 GaN 대신에 AlGaN을 사용하는 것도 가능하다.
도 13은 도 12에 도시된 예의 제조 방법을 나타내는 순서도이다. 먼저, 기판 상에 GaN 반도체층(40)을 형성한다(S201). 저온이 형성 조건으로 요구되는 것은 아니며, 예를 들면, 기판 온도가 1000℃ 이상에서 GaN 반도체층이 형성될 수 있다. 다음으로, GaN 반도체층(40)의 성장을 일시 중단시키고, 반응관 내에 실란 가스와 암모니아 가스를 도입하여 SiN을 형성한다(S202). 실란 가스와 암모니아 가스는 SiN이 이산적으로 형성되는데 충분한 시간(수초 정도)동안 공급될 수 있다. SiN을 형성한 후, 다시 TMG(트리메틸 갈륨), 암모니아 및 H2를 공급하여 GaN 반도체층(44)을 성장시킨다(S203).
또, 상기 실시예에서는 SiN이 버퍼체로 사용되었지만, 버퍼층의 결정 성장을 억제할 수 있는 다른 재료, 예를 들면 Si나 SiO2도 사용될 수 있다.
또한, 상기 실시예에서는 GaN이 버퍼층으로 사용되었지만, GaAlN 또는 AlN이 사용될 수도 있으며, 버퍼층의 두께도 20 nm보다 얇게 형성할 수도 있다. 질화 갈륨계 화합물 반도체층에 대해서도 동일하게 적용될 수 있는데, 즉, GaN 대신에 GaAlN이 사용될 수도 있다.
개시된 실시예는 본 발명을 예시하기 위해서 제시되었으며, 본 발명의 범주와 사상을 제한하기 위한 것이 아니다. 그래서, 본 발명은 첨부된 청구 범위에 의해서만 한정되어져야 한다.
이와 같이, 본 발명은 비교적 간단한 방법으로 GaN계 화합물 반도체의 전위 밀도를 적어도 ELO 방법과 같은 수준으로 감소시킬 수 있도록 하며, 낮은 전위 밀도를 갖는 GaN계 화합물 반도체 디바이스의 제조를 가능케 한다.

Claims (34)

  1. 기판 상에 버퍼체(buffer body)를 이산적으로 형성하는 단계(a)와,
    상기 버퍼체 위에 버퍼층(buffer layer)을 형성하는 단계(b), 및
    상기 버퍼층 위에 GaN계 화합물 반도체층을 형성하는 단계(c)를 포함하는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  2. 제 1항에 있어서, 상기 버퍼체는 Si 또는 Si 화합물로 형성되는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  3. 제 1항에 있어서, 상기 버퍼체는 상기 기판의 온도가 900℃ 이하에서 형성되는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  4. 제 1항에 있어서, 상기 단계(a) 이전에, 상기 기판 상에 결정핵 발생 억제층(crystal nucleus generation-inhibiting layer)이 이산적으로 형성되는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  5. 제 4항에 있어서, 상기 결정핵 발생 억제층은 설정된 간격으로, SiO2, SiN 또는 Si로부터 줄무늬(stripe) 형태로 형성되는 것을 특징으로 하는 GaN계 화합물반도체의 제조 방법.
  6. 제 1항에 있어서, 상기 GaN계 화합물 반도체층 위에 InGaN층을 형성하는 단계(d)를 더 포함하는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  7. 제 1항에 있어서, 상기 GaN계 화합물 반도체층 위에 양자 우물 구조(quantum well structure)를 갖는 초격자층(superlattice layer)을 형성하는 단계(d)를 더 포함하는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  8. 제 7항에 있어서, 상기 초격자층은 InGaN과 GaN을 교대로 적층하여 형성되는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  9. 기판 상에 복수의 구멍(pore)을 갖는 버퍼체를 형성하는 단계(a)와,
    상기 버퍼체 위에 버퍼층을 형성하는 단계(b), 및
    상기 버퍼층 위에 GaN계 화합물 반도체층을 형성하는 단계(c)를 포함하는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  10. 제 9항에 있어서, 상기 버퍼체는 Si 또는 Si 화합물로 형성되는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  11. 제 9항에 있어서, 상기 버퍼체는 상기 기판의 온도가 900℃ 이하에서 형성되는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  12. 제 9항에 있어서, 상기 단계(a) 이전에, 상기 기판 상에 결정핵 발생 억제층이 이산적으로 형성되는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  13. 제 9항에 있어서, 상기 결정핵 발생 억제층은 설정된 간격으로, SiO2, SiN 또는 Si로부터 줄무늬 형태로 형성되는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  14. 제 9항에 있어서, 상기 GaN계 화합물 반도체층 위에 InGaN층을 형성하는 단계(d)를 더 포함하는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  15. 제 9항에 있어서, 상기 GaN계 화합물 반도체층 위에 양자 우물 구조를 갖는 초격자층을 형성하는 단계(d)를 더 포함하는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  16. 제 15항에 있어서, 상기 초격자층은 InGaN과 GaN을 교대로 적층하여 형성되는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  17. 기판에 SiH4와 NH3를 공급하는 단계(a)와,
    상기 기판 상에 버퍼층을 형성하는 단계(b), 및
    상기 버퍼층 위에 GaN계 화합물 반도체층을 형성하는 단계(c)를 포함하는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  18. 제 17항에 있어서, 상기 SiH4와 NH3의 공급량은 Si 화합물이 상기 기판 상에 섬(island) 모양으로 형성되도록 조정되는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  19. 제 17항에 있어서, 상기 SiH4와 NH3는 상기 기판의 온도가 900℃ 이하에서 공급되는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  20. 제 17하에 있어서, 상기 단계(a) 이전에, 결정핵 발생 억제층이 상기 기판 상에 이산적으로 형성되는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  21. 제 20항에 있어서, 상기 결정핵 발생 억제층은 설정된 간격으로, SiO2, SiN 또는 Si로부터 줄무늬 형태로 형성되는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  22. 제 17항에 있어서, 상기 GaN계 화합물 반도체층 위에 InGaN층을 형성하는 단계(d)를 더 포함하는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  23. 제 17항에 있어서, 상기 GaN계 화합물 반도체층 위에 양자 우물 구조를 갖는 초격자층을 형성하는 단계(d)를 더 포함하는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  24. 제 23항에 있어서, 상기 초격자층은 InGaN과 GaN을 교대로 적층하여 형성되는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  25. 기판과,
    상기 기판 상에 형성된 이산적인 버퍼체와,
    상기 버퍼체 위에 형성된 버퍼층과,
    상기 버퍼층 위에 형성된 GaN계 화합물 반도체층을 포함하는 것을 특징으로 하는 GaN계 화합물 반도체 디바이스.
  26. 제 25항에 있어서, 상기 기판과 상기 버퍼체 사이에 형성된 결정핵 발생 억제층을 더 포함하는 것을 특징으로 하는 GaN계 화합물 반도체 디바이스.
  27. 제 25항에 있어서, 상기 GaN계 화합물 반도체층 위에 형성된 InGaN층을 더 포함하는 것을 특징으로 하는 GaN계 화합물 반도체 디바이스.
  28. 제 25항에 있어서, 상기 GaN계 화합물 반도체 위에 형성된 양자 우물 구조의 초격자층을 더 포함하는 것을 특징으로 하는 GaN계 화합물 반도체 디바이스.
  29. 기판과,
    상기 기판 상에 형성된 복수의 구멍을 갖는 버퍼체와,
    상기 버퍼체 위에 형성된 버퍼층과,
    상기 버퍼층 위에 형성된 GaN계 화합물 반도체층을 포함하는 것을 특징으로 하는 GaN계 화합물 반도체 디바이스.
  30. 제 29항에 있어서, 상기 기판과 상기 버퍼체 사이에 형성된 결정핵 발생 억제층을 더 포함하는 것을 특징으로 하는 GaN계 화합물 반도체 디바이스.
  31. 제 29항에 있어서, 상기 GaN계 화합물 반도체층 위에 형성된 InGaN층을 더 포함하는 것을 특징으로 하는 GaN계 화합물 반도체 디바이스.
  32. 제 29항에 있어서, 상기 GaN계 화합물 반도체층 위에 형성된 양자 우물 구조의 초격자층을 더 포함하는 것을 특징으로 하는 GaN계 화합물 반도체 디바이스.
  33. 기판 상에 GaN계 화합물 반도체층을 형성하는 단계(a)와,
    상기 GaN계 화합물 반도체층의 형성을 중단하여 SiN 버퍼체를 형성하는 단계(b), 및
    상기 SiN 버퍼체 위에 상기 GaN계 화합물 반도체층을 형성하는 단계(c)를 포함하는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
  34. 제 33항에 있어서, 상기 SiN 버퍼체는 상기 기판의 온도가 400℃ 내지 1200℃일 때 형성되는 것을 특징으로 하는 GaN계 화합물 반도체의 제조 방법.
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