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KR20010014927A - 마이크로 컴퓨터 및 메모리 액세스 제어 방법 - Google Patents

마이크로 컴퓨터 및 메모리 액세스 제어 방법 Download PDF

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KR20010014927A
KR20010014927A KR1020000026614A KR20000026614A KR20010014927A KR 20010014927 A KR20010014927 A KR 20010014927A KR 1020000026614 A KR1020000026614 A KR 1020000026614A KR 20000026614 A KR20000026614 A KR 20000026614A KR 20010014927 A KR20010014927 A KR 20010014927A
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KR
South Korea
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memory
memory access
weight
cpu
access request
Prior art date
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Application number
KR1020000026614A
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Inventor
사쿠가와마모루
곤도히로유키
Original Assignee
다니구찌 이찌로오
미쓰비시덴키 가부시키가이샤
기타오카 다카시
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Filing date
Publication date
Application filed by 다니구찌 이찌로오, 미쓰비시덴키 가부시키가이샤, 기타오카 다카시 filed Critical 다니구찌 이찌로오
Publication of KR20010014927A publication Critical patent/KR20010014927A/ko
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Abstract

전원 및 발진기의 제어를 하는 일없이, 내부 메모리의 액세스 제어를 이용하여 저소비 전력화를 실현 가능한 마이크로 컴퓨터를 얻는 것이다.
CPU(1), 내장 메모리(4) 및 메모리 콘트롤러(2)를 포함하되, CPU(1)로부터의 메모리 액세스 요구에 따라서, 메모리 콘트롤러(2)가 내장 메모리(4)로의 액세스 제어를 하는 마이크로 컴퓨터에 있어서, 메모리 액세스에 관한 웨이트 기간을 기억하는 웨이트 카운트 레지스터(3)를 구비하고, 메모리 콘트롤러(2)는 메모리 액세스 요구를 수취한 단계에서 상기 웨이트 기간을 판독하여, 그 웨이트 기간 경과 후에, 내장 메모리(4)로의 액세스 제어를 한다.

Description

마이크로 컴퓨터 및 메모리 액세스 제어 방법{MICROCOMPUTER AND MEMORY ACCESS CONTROL METHOD}
본 발명은 메모리를 내장하는 마이크로 컴퓨터에 관한 것으로, 특히 경우에 따라 메모리 액세스 시간을 변화시킴으로써 소비 전력을 저감 가능한 마이크로 컴퓨터, 및 내부의 마이크로 프로세서(CPU)에 의한 메모리 액세스 제어 방법에 관한 것이다.
이하, 메모리를 내장하는 종래의 마이크로 컴퓨터(이하, 마이컴이라고 함)에 대하여 설명한다. 최근, 예컨대 휴대형 정보 기기(휴대 전화, PHS 등)나 디지털 정보 가전 등의 급성장에 따라, 고속이고 또한 저소비 전력의 마이컴이 필요하게 되었다. 그러나, 동작 속도의 고속화를 실현하기 위해서는, 내장하는 메모리 용량을 증가시킬 필요가 있으며, 그 결과 소비 전력이 증가한다고 하는 문제가 있다.
따라서, 상기 정보 기기나 가전 등에서는, 경우에 따라서, 탑재되어 있는 마이컴의 동작을 정지시키는 처리나 저속 동작을 함으로써, 통상 동작중인 고속 동작을 실현함과 동시에 소비 전력의 저감화를 실현하고 있다.
구체예로서, 예컨대 디지털 카메라에서는, 촬영한 화상을 JPEG(Joint Photographic Expert Group) 등의 데이터 압축 방식을 이용하여 압축하고 있기 때문에, 고성능인 마이컴이 필요하게 된다. 또한, 건전지 또는 배터리에서의 구동이 통상적이기 때문에, 동시에 저소비 전력화도 필요하다.
그 때문에, 디지털 카메라에서는 셔터를 누른 직후나, 촬영한 화상을 표시할 때의 동작중 등의 고속 동작이 필요할 때에만, 마이컴을 고속으로 동작시켜, 예컨대 셔터를 누르는 동작을 기다리고 있는 상태, 즉 고속 동작이 필요없는 때에, 탑재되어 있는 마이컴(또는 내부의 마이크로 프로세서)의 전원을 끄는 처리나, 마이컴(또는 내부의 마이크로 프로세서)의 동작 클럭의 저속화를 행함으로써, 소비 전력의 저감화를 도모하고 있다.
그러나, 상기 종래와 같이 소비 전력의 저감화를 도모하는 경우, 상기 정보 기기나 가전 기기의 내부에는 전원의 관리 및 클럭의 관리를 하는 별도의 마이컴(마이크로 프로세서)을 필요로 한다. 즉, 이 관리용 마이컴의 처리에서, 상기 전원을 끄는 처리및 동작 클럭의 저속화를 하여, 기기 전체의 소비 전력을 삭감하여야 한다.
또한, 상기한 바와 같은 관리 마이컴에 의해 동작 클럭 자신의 주파수를 변경할 뿐만 아니라, 마이컴(관리 마이컴이 아님)의 체배비를 바꾸거나, 주파수를 분할하거나 함으로써 동작을 느리게 하여 소비 전력의 삭감을 하여야 한다.
이와 같이, 종래 방법으로 소비 전력의 삭감을 도모하는 경우, 각 기기에서는 관리용 마이컴을 구비할 필요가 발생하기 때문에 부품수가 증가하여, 그 결과, 소형화에 대응할 수 없다고 하는 문제가 있었다. 또한, 프로세서를 동작시키기 위한 클럭의 속도를 제어하는 경우, 발진기의 발진 주파수가 안정될 때까지 시간이 걸려서, 그 제어가 복잡해진다고 하는 문제점도 있었다.
또한, 예컨대 CPU의 명령에 의해 루프시킴으로써 웨이트 동작을 하는 경우, 즉, 상기 대기 상태로 천이하는 경우에는, 마이컴내의 캐쉬 메모리에 히트함으로써, 캐쉬 메모리의 소비 전력의 증가를 일으키는 경우가 있다고 하는 문제도 있었다.
본 발명은 상기에 비추어 이루어진 것으로서, 전원 및 발진기의 제어를 하는 일없이, 내부 메모리의 액세스 제어를 이용하여 저소비 전력화를 실현 가능한 마이컴, 및 내부의 프로세서에 의한 메모리 액세스 제어 방법을 얻는 것을 목적으로 한다.
상술한 과제를 해결하고, 목적을 달성하기 위해서, 본 발명에 관한 마이컴에 있어서는, CPU(후술하는 실시예의 CPU(1)에 상당), 메모리(내장 메모리(4)에 상당) 및 메모리 콘트롤러(메모리 콘트롤러(2)에 상당)를 포함하되, 상기 CPU로부터의 메모리 액세스 요구에 따라서, 메모리 콘트롤러가 메모리로의 액세스 제어를 하는 구성으로 하고, 메모리 액세스에 관한 웨이트 기간을 기억하는 기억 수단(웨이트 카운트 레지스터(3)에 상당)을 더 구비하며, 상기 메모리 콘트롤러는, 상기 메모리 액세스 요구를 수취한 단계에서 상기 웨이트 기간을 판독하여, 그 웨이트 기간 경과 후에, 메모리로의 액세스 제어를 하는 것을 특징으로 한다.
본 발명에 따르면, 메모리 콘트롤러에 의한 메모리 액세스 제어 전에, 기억 수단의 설정값(웨이트 기간)에 근거하여 웨이트 기간을, 예컨대 카운터에 설정하고, 그 카운터의 다운 카운트가 종료한 시점에서 웨이트 상태를 액세스 상태로 천이시킴으로써, CPU를 저속으로 동작시킨다.
다음의 발명에 관한 마이컴에 있어서는, 상기 웨이트 기간중 상기 CPU의 동작 클럭을 정지시키는 것을 특징으로 한다.
본 발명에 따르면, 예컨대 웨이트중 플래그가 액티브일 때, CPU의 동작 클럭을 정지시킴으로써, 웨이트 상태에 있어서 클럭이 동작함으로써, 래치, 플립플롭 및 클럭 드라이버 등의 회로가 전력을 소비하는 일이 없다.
다음의 발명에 관한 마이컴에 있어서, 상기 기억 수단은, 상기 CPU로부터의 요구로 메모리 액세스를 하는 경우의 웨이트 기간과, 외부의 디바이스로부터의 요구로 메모리 액세스를 하는 경우의 웨이트 기간을 개별적으로 더 기억하고(웨이트 카운트 레지스터(3a, 3b)에 상당), 상기 메모리 콘트롤러는, 상기 CPU로부터의 메모리 액세스 요구와 동시에, 외부의 디바이스로부터의 메모리 액세스 요구도 접수 가능하게 하며, 이들 요구가 경합한 경우, 각각의 메모리 액세스 요구의 우선 순위에 근거하여 버스의 조정을 하여, 조정에 의해 선택된 한쪽의 웨이트 기간 경과 후에, 상기 메모리를 액세스하는 것을 특징으로 한다.
본 발명에 따르면, CPU 및 외부 디바이스의 각각에 대응하는 웨이트 기간을 개별적으로 기억하는 기억 수단을 구비하고, 또한 메모리 액세스 요구에 우선 순위를 갖게 하여, 그 우선 순위가 높은 한쪽부터의 메모리 액세스 요구에 대응하는 웨이트 기간을 선택하는 수단을 구비하는 구성을 취함으로써, 메모리 액세스 요구원에 따른 처리를 할 수 있도록 한다.
다음의 발명에 관한 메모리 액세스 제어 방법에 있어서는, CPU, 메모리 및 메모리 콘트롤러를 포함하는 마이컴내에서, 상기 CPU로부터의 메모리 액세스 요구에 따라서, 메모리 콘트롤러가 메모리로의 액세스 제어를 하는 단계를 포함하고, 메모리 액세스에 관한 웨이트 기간을 기억하는 기억 단계와, 상기 메모리 콘트롤러가 상기 메모리 액세스 요구를 수취한 단계에서 상기 웨이트 기간을 판독하여, 그 웨이트 기간 경과 후에, 메모리로의 액세스 제어를 하는 제어 단계를 더 포함하는 것을 특징으로 한다(도 4의 단계 S1∼S7에 상당).
이 발명에 의하면, 메모리 콘트롤러에 의한 메모리 액세스 제어 전에, 기억 단계에서 설정된 웨이트 기간을, 예컨대 카운터에 설정하고, 제어 단계에서 그 카운터의 다운 카운트가 종료한 시점에서, 웨이트 상태(S7)를 액세스 상태(S4→S5→S6)로 천이시킴으로써, CPU를 저속으로 동작시킨다.
다음의 발명에 관한 메모리 액세스 제어 방법에 있어서는, 상기 웨이트 기간 동안, 상기 CPU의 동작 클럭을 정지시키는 것을 특징으로 한다.
본 발명에 따르면, 예컨대 웨이트중 플래그가 액티브일 때, CPU의 동작 클럭을 정지시킴으로써, 웨이트 상태에 있어서 클럭이 동작함으로써, 래치, 플립플롭 및 클럭 드라이버 등의 회로가 전력을 소비하는 일이 없다.
다음의 발명에 관한 메모리 액세스 제어 방법에 있어서, 상기 기억 단계에서는, 상기 CPU로부터의 요구로 메모리 액세스를 하는 경우의 웨이트 기간과, 외부의 디바이스로부터의 요구로 메모리 액세스를 하는 경우의 웨이트 기간을 개별적으로 더 기억하고, 상기 제어 단계에서는, 상기 CPU로부터의 메모리 액세스 요구와 동시에, 외부의 디바이스로부터의 메모리 액세스 요구도 접수 가능하게 하며, 이들 요구가 경합한 경우, 각각의 메모리 액세스 요구의 우선 순위에 근거하여 버스의 조정을 하여, 조정에 의해 선택된 한쪽의 웨이트 기간 경과 후에, 상기 메모리를 액세스하는 것을 특징으로 한다(도 10의 S8에 상당).
본 발명에 따르면, CPU 및 외부 디바이스의 각각에 대응하는 웨이트 기간을 개별적으로 기억하는 기억단계, 및 메모리 액세스 요구에 우선 순위를 갖게 하여, 그 우선 순위가 높은 한쪽부터의 메모리 액세스 요구에 대응하는 웨이트 기간을 선택하는 제어 단계를 포함하는 방법을 취함으로써, 메모리 액세스 요구원에 따른 처리를 할 수 있도록 한다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
도 1은 본 발명에 관한 마이크로 컴퓨터의 실시예 l의 구성을 도시한 도면,
도 2는 메모리 콘트롤러(2)의 내부 구성을 도시한 도면,
도 3은 도 2와는 다른 메모리 콘트롤러의 주변의 구성을 도시한 도면,
도 4는 메모리 콘트롤러(2)에 있어서의 메모리 제어의 상태 천이도,
도 5는 CPU(1) 및 메모리 콘트롤러(2)의 동작을 나타내는 타임 챠트,
도 6은 메모리 콘트롤러(2)에 있어서의 메모리 제어의 상태 천이도,
도 7은 본 발명에 관한 마이크로 컴퓨터의 실시예 2의 구성을 도시한 도면,
도 8은 본 발명에 관한 마이크로 컴퓨터의 실시예 2의 구성을 도시한 도면,
도 9는 도 8에 나타내는 메모리 콘트롤러(2)의 구성을 도시한 도면,
도 10은 메모리 콘트롤러(2)에 있어서의 메모리 제어의 상태 천이도.
도면의 주요 부분에 대한 부호의 설명
1 : CPU 2 : 메모리 콘트롤러
3 : 웨이트 카운트 레지스터 4 : 내장 메모리
5 : 데이터 버스 6 : 메모리 액세스 요구 신호
7 : 메모리 제어 신호 8 : 어드레스 버스
11 : 카운터 12 : 액세스 제어부
13 : 셀렉터 14 : 어드레스 디코더
21 : 스테이트 머신 22 : AND 게이트
23 : 웨이트중 플래그 24 : CPU 클럭
31 : 버스 인터페이스 유닛 32 : 외부 디바이스
이하, 본 발명에 관한 마이컴의 실시예를 도면에 근거하여 상세하게 설명한다. 또, 마이컴은, 주로 기기에 내장하여 그 기기의 동작을 제어하기 때문에, 마이크로 콘트롤러라고도 불린다. 또한, 이 실시예에 의해 본 발명이 한정되는 것은 아니다.
(실시예 1)
도 l은 본 발명에 관한 마이컴의 실시예 l의 구성을 도시한 도면이다. 도 1에 있어서, (1)은 CPU이며, 예컨대 어드레스 버스(8), 데이터 버스(5), 및 메모리 액세스 요구 신호(6)를 제어함으로써, 후술하는 내장 메모리(4)로의 기록 처리 및 내장 메모리(4)로부터의 판독 처리를 한다. 또한, (2)는 CPU(1)로부터의 메모리 액세스 요구 신호를 수취하여, 메모리 제어 신호(7)를 출력하는 메모리 콘트롤러이고, (3)은 메모리 액세스의 대기 시간을 설정하는 웨이트 카운트 레지스터이며, (4)는 내장 메모리이다.
또한, 도 2는 메모리 콘트롤러(2)의 내부 구성을 나타내는 도면으로서, (11)은 웨이트 카운트 레지스터(3)로부터 판독된 데이터(수치)를 다운 카운트하는 카운터이며, (12)는 카운터(11)의 출력이 '0'이 되는 타이밍으로 메모리 액세스 제어를 개시하는 액세스 제어부이다.
이하, 상기 마이컴의 기본적인 동작을 도면에 따라서 설명한다. 상기 마이컴에 있어서, 예컨대 내장 메모리에 액세스(기록/판독)하는 경우, CPU(1)에서는 우선 메모리 액세스 요구 신호(6)를 출력하고, 또한 소정의 타이밍으로 어드레스 신호(기록/판독)와 데이터 신호(기록시에만)를 각각의 버스 상에 출력한다.
그리고, 메모리 액세스 요구 신호(6)를 수취한 메모리 콘트롤러(2)에서는, 웨이트 카운트 레지스터(3)의 설정값을 판독하여, 카운터(11)에서 다운 카운트(디크리먼트)를 하고, 카운트값이 '0'이 되는 타이밍에서 내장 메모리(4)에 대한 메모리 제어 신호(7)를 출력한다. 또, 본 실시예에 있어서, 웨이트 카운트 레지스터(3)는 특수 레지스터의 하나로 하여, CPU(1)로부터 자유롭게 기록/판독 처리를 가능하게 한다.
또한, 웨이트 카운트 레지스터(3)는 복수의 설정값을 갖는 것으로 하여도 되며, 예컨대 복수의 웨이트 카운트 레지스터(3)와 어드레스 디코더(14)와 셀렉터(13)를 구비하고, 액세스 대상의 내부 메모리(4)에 있어서의 특정 메모리 영역 단위(예컨대 0000번지∼0fff번지, 1000번지∼1fff번지 등)로 설정값을 갖는 것으로 하여도 된다(도 3참조).
메모리 제어 신호를 수취한 내장 메모리(4)에서는, 예컨대 판독시에는 지정된 어드레스(번지)에 저장된 데이터를 데이터 버스 상에 출력하고, 한편, 기록시에는 데이터 버스상의 데이터를 지정 어드레스에 기록한다. 이상, 도 1에 나타내는 마이컴은, 이러한 기본 동작을 함으로써, 내장 메모리(4)로의 액세스를 실행하고 있다.
다음에, 상기 마이컴에 의한 본 실시예의 메모리 액세스 제어 방법을 도면에 따라서 설명한다. 도 4는 메모리 콘트롤러(2)에 있어서의 메모리 제어의 상태 천이도(스테이트 머신)이며, 도 5는 CPU(1) 및 메모리 콘트롤러(2)의 동작을 나타내는 타임 챠트이다.
여기서는, 액세스 동작전, 즉 메모리 콘트롤러(2)에 의한 메모리 제어 신호(7)의 출력 전에, 웨이트 카운트 레지스터(3)의 설정값에 근거하여 웨이트 기간을 설정하고, 카운터(11)의 다운 카운트가 종료한 시점에서, 웨이트 상태를 액세스 상태로 천이시켜 제어 신호를 출력한다. 또, 이하의 설명에 있어서는 내장 메모리(4)를 DRAM으로 하고, 메모리 콘트롤러(2)를 DRAM 콘트롤러로 하지만, 이것에 한하지 않고, 다른 메모리를 제어하는 것으로 하여도 무방하다.
우선, 메모리 콘트롤러(2)에서는 RAS 온리 리프레쉬 등의 초기화 동작을 실행함으로써 초기 상태로 천이하고(도 4, S1), 초기화 완료후, CPU(1)로부터의 메모리 액세스 요구 신호(6) 대기 상태, 즉 아이들(idle) 상태로 천이한다(S2).
이 상태(S2)에서, 예컨대 CPU(1)로부터의 메모리 액세스 요구 신호를 수취하여, 웨이트 카운트 레지스터(3)의 설정값이 '0'이고, 또한 리프레쉬 요구가 없는 경우, 메모리 콘트롤러(2)는, 곧바로 RAS 어써트(assert) 상태(S4)로 천이하고, 그 후, 소정의 타이밍에서 CAS 어써트 상태(S5), CAS 네게이트 상태(S6)로 천이함으로써, 기록 처리 또는 판독 처리를 하고, 다시 아이들 상태(S2)로 되돌아간다.
한편, 아이들 상태(S2)에서, CPU(1)로부터의 메모리 액세스 요구 신호를 수취(도 5의 메모리 액세스 요구 신호에 상당)하여, 웨이트 카운트 레지스터(3)의 설정값이 '0' 이외(여기서는, 도 5의 'n'에 상당)이고 또한 리프레쉬 요구가 없는 경우, 메모리 콘트롤러(2)는, 곧바로 웨이트 상태(S3)로 천이하여, 다운 카운트에 의해 설정값이 '0'으로 된 시점에서, 설정값 RAS 어써트 상태(S4)로 천이한다. 그 후, 메모리 콘트롤러(2)는, 소정의 타이밍으로 CAS 어써트 상태(S5), CAS 네게이트 상태(S6)로 천이함으로써, 기록 처리 또는 판독 처리를 하고, 다시 아이들 상태(S2)로 되돌아간다(도 5참조).
또, 아이들 상태(S2)에서 리프레쉬 요구를 수취한 경우에는, 메모리 콘트롤러(2)는, 리프레쉬 상태로 천이하여(S7), 리프레쉬 완료후 아이들 상태(S2)로 되돌아간다.
이와 같이, 본 실시예에서는 메모리 콘트롤러(2)에 의한 제어 신호의 출력 전에, 웨이트 카운트 레지스터(3)의 설정값에 근거하여 웨이트 기간을 설정하고, 카운터(11)의 다운 카운트가 종료한 시점에서, 웨이트 상태(S7)를 액세스 상태(S4→S5→S6)로 천이시킴으로써, CPU를 저속으로 동작시킬 수 있고, 전원 및 발진기의 제어를 하는 일없이, 내부 메모리의 액세스 제어를 이용함으로써, 소비 전력을 삭감할 수 있다. 또한, 본 실시예에서는 웨이트 상태의 기간을 레지스터 설정으로 함으로써, 웨이트 사이클 수의 미세 조정으로 빈틈없는 소비 전력 제어가 가능해진다.
또, 상기 리프레쉬 상태(S7)에서 도시한 바와 같이, DRAM은 정기적으로 리프레쉬를 실행하지 않으면 데이터를 유지할 수 없기 때문에, 리프레쉬 요구에 의해 리프레쉬 상태로 천이한다. 따라서, 본 실시예에서는 이 특징을 이용하여, 도 6에 도시하는 바와 같이, 리프레쉬 사이클보다도 장기간의 웨이트 상태를 더 설정 가능하게 하더라도 무방하다.
즉, 웨이트 상태(도 6, S3)에서 리프레쉬 요구를 수취한 경우, 메모리 콘트롤러(2)는 다운 카운트를 정지하여 리프레쉬 상태(S7)로 천이하고, 리프레쉬 종료후, 다시 웨이트 상태(S3)로 천이하여 다운 카운트를 재개한다. 단, 도 6의 동작에 있어서, 도시한 부분 이외에는, 앞서 설명한 도 4와 마찬가지이기 때문에, 여기서는 다른 부분만 설명한다.
(실시예 2)
도 7은 본 발명에 관한 마이컴의 실시예 2의 구성을 도시한 도면이다. 또, 도 7은 앞서 설명한 도 2에 나타내는 메모리 콘트롤러의 액세스 제어부(12) 및 그 주변의 구성을 나타내는 것으로, 그 밖의 구성에 대해서는 도 1 및 도 2의 구성과 마찬가지이기 때문에, 동일한 부호를 부여하고 설명을 생략한다.
도 7에 있어서, (21)은 도 6 및 도 7에 나타내는 상태 천이를 나타내는 스테이트 머신이며, (22)는 스테이트 머신이 웨이트 상태를 나타내는 신호, 즉 웨이트중 플래그(23)가 액티브일 때에, CPU(1)로의 클럭 신호(24)를 정지시키기 위한 AND 게이트이다.
예를 들면, 앞서 설명한 실시예 l에서는, 웨이트 상태에 있어서도, CPU 클럭이 움직이고 있고, 미소하긴 하지만 프리런으로 동작하고 있는 래치, 플립플롭 및 클럭 드라이버 등의 회로가 전력을 소비하고 있다. 따라서, 본 실시예에서는 웨이트중 플래그(23)가 액티브일 때, CPU 클럭(24)을 정지시킨다. 이에 따라, 더욱 효율적으로 소비 전력을 삭감할 수 있다.
(실시예 3)
도 8은 본 발명에 관한 마이컴의 실시예 3의 구성을 나타내는 도면이다. 또, 도 8은 앞서 설명한 도 1에 나타내는 메모리 콘트롤러 및 그 주변의 구성을 나타내는 것으로, 그 밖의 구성에 대해서는 도 1 및 도 2의 구성과 마찬가지이기 때문에, 동일한 부호를 부여하고 설명을 생략한다.
도 8에 있어서, (2)는 CPU(1)로부터의 메모리 액세스 요구(6)에 덧붙여, 외부의 디바이스로부터의 제어에 의해 내장 메모리(4)를 더 액세스 가능한 메모리 콘트롤러이고, (31)은 접속된 외부 디바이스로부터의 신호에 근거하여 메모리 액세스 요구 신호를 생성하는 버스 인터페이스 유닛이고, (32)는 외부 디바이스이며, (33)은 외부 디바이스(32)로부터 송신되는데, 예컨대 칩 선택 신호 및 판독/기록 신호등의 제어 신호와, 어드레스 신호와 데이터 신호(기록시에만)를 나타내는 신호이며, (34)는 메모리 액세스 요구이다.
이러한 외부 디바이스로부터의 메모리 액세스가 가능한 마이컴(예컨대 M32R/D 등)에서는, 메모리 콘트롤러(2)는 CPU(1)와 외부 디바이스(32)의 양쪽으로부터 메모리 액세스 요구 신호를 수취하게 되기 때문에, 어느 한쪽을 선택함으로써, 즉 조정함으로써, 어느 한쪽을 버스 마스터로 하여, 이 상태에서 메모리 액세스를 한다.
그러나, 예컨대 CPU(1)가 화상 데이터의 처리를 하여 그 결과를 내장 메모리(4)에 기록하는 처리와, 외부 디바이스가 그 데이터 처리 결과를 판독하는 처리를 병행하여 실행하는 경우, 실시예 l과 같이, 마이컴의 저소비 전력화를 위해서 웨이트 상태로 천이하면, 어느 한쪽의 처리에 지연이 발생하게 된다.
즉, 저속으로의 동작이 허용된 CPU(1)로부터의 메모리 액세스 요구에 의해 메모리 콘트롤러(2)가 웨이트 상태로 천이한 경우, 예를 들면, 고속으로 동작하고자 하는 외부 디바이스(32)가 그 기간만큼 기다리게 된다. 마찬가지로, 저속으로의 동작이 허용된 외부 디바이스(32)로부터의 메모리 액세스 요구에 의해 메모리 콘트롤러(2)가 웨이트 상태로 천이한 경우에도, 예컨대 고속으로 동작하고자 하는 CPU(1)가 그 기간만큼 기다리게 된다.
따라서, 본 실시예에서는 메모리 콘트롤러가 도 9에 도시하는 바와 같이 CPU(1) 및 외부 디바이스(32)의 각각에 대응하는 웨이트 카운트 레지스터(3a, 3b)를 구비하고, 또한 메모리 액세스 요구에 우선 순위를 갖게 하여, 그 우선 순위가 높은 한쪽부터의 메모리 액세스 요구에 대응하는 설정값을 선택하는 셀렉터(41)를 구비하는 구성을 취함으로써, 메모리 액세스 요구원에 따른 처리를 할 수 있도록 한다.
즉, 예컨대 고속 동작을 하는 외부 디바이스(32)(우선 순위가 높음)와, 저속 동작을 하는 CPU(1)(우선 순위가 낮음)로부터 교대로 메모리 액세스 요구를 수취하는 경우와, 또한 CPU(1)로부터의 우선 순위가 낮은 메모리 액세스 요구(6)를 수취하고, 웨이트 상태로 천이한 경우에 있어서도, 외부 디바이스(32)로부터의 우선 순위가 높은 메모리 액세스 요구(34)를 수취한 단계에서 웨이트 캔슬 스테이트(도 10, S8)로 천이함으로써, 웨이트 상태를 빠져나가, 이 상태에서 외부 디바이스(32)의 메모리 액세스 요구를 접수하여, 통상의 메모리 액세스 처리(S4→S5→S6)를 한다(도 l0 참조).
마찬가지로, 고속 동작을 하는 CPU(1)(우선 순위가 높음)와, 저속 동작을 하는 외부 디바이스(32)(우선 순위가 낮음)로부터 교대로 메모리 액세스 요구를 수취하는 경우와, 또한 외부 디바이스(32)로부터의 우선 순위가 낮은 메모리 액세스 요구(34)를 수취하고, 웨이트 상태로 천이한 경우에 있어서도, CPU(1)로부터의 우선 순위가 높은 메모리 액세스 요구(6)를 수취한 단계에서 웨이트 캔슬 스테이트(도 10, S8)로 천이함으로써, 웨이트 상태를 빠져나가, 이 상태에서 CPU(1)의 메모리 액세스 요구를 접수하여, 통상의 메모리 액세스 처리(S4→S5→S6)를 한다(도 l0 참조). 또, 도 10의 동작에 있어서, 도시한 부분 이외에는, 앞서 설명한 도 4 및 도 6과 마찬가지이기 때문에, 여기서는 다른 부분만 설명한다.
이와 같이, 본 실시예에서는 앞서 설명한 실시예 1 및 2와 마찬가지 효과를 얻을 수 있음과 동시에, 또한 우선 순위가 높은 디바이스(고속 동작)와, 그 디바이스보다 우선 순위가 낮은 디바이스(저속 동작)의 경합에 있어서의, 액세스 레이턴시의 저하를 방지할 수 있다.
이상, 설명한 바와 같이, 본 발명에 따르면, 메모리 콘트롤러에 의한 메모리 액세스를 제어하기 전에, 기억 수단의 설정값(웨이트 기간)에 근거하여 웨이트 기간을, 예컨대 카운터에 설정하여, 그 카운터의 다운 카운트가 종료한 시점에서, 웨이트 상태를 액세스 상태로 천이시킴으로써, CPU를 저속으로 동작시킨다. 이에 따라, 전원 및 발진기의 제어를 하는 일없이, 내부 메모리의 액세스 제어를 이용하여 저소비 전력화를 실현 가능한 마이컴을 얻을 수 있다고 하는 효과를 나타낸다. 또한, 메모리 액세스시의 웨이트 제어는, 메모리 액세스 동작을 시킨 후, 판독 동작시에는 데이터를 드라이브하는 기간을 연장하거나 하는 일이 행하여지지만, 본 발명의 방법은, 메모리 액세스 동작 전에 웨이트시키기 위해서, 메모리 내부의 센스 앰프, 데이터 버스, 어드레스 디코더 등의 동작은 시키지 않고, 아이들 상태로 웨이트시키기 때문에, 메모리에서의 소비 전력도 억제한다고 하는 효과를 발휘한다.
다음의 발명에 의하면, 예컨대 웨이트중 플래그가 액티브일 때, CPU의 동작 클럭을 정지시킴으로써, 웨이트 상태에 있어서 클럭이 동작함으로써, 래치, 플립플롭 및 클럭 드라이버 등의 회로가 전력을 소비하는 일이 없다. 이에 따라, 또한 효율적으로 소비 전력의 삭감을 할 수 있다고 하는 효과를 나타낸다.
다음의 발명에 의하면, CPU 및 외부 디바이스의 각각에 대응하는 웨이트 기간을 개별적으로 기억하는 기억 수단을 구비하고, 또한 메모리 액세스 요구에 우선 순위를 갖게 하여, 그 우선 순위가 높은 한쪽부터의 메모리 액세스 요구에 대응하는 웨이트 기간을 선택하는 수단을 구비하는 구성을 취함으로써, 메모리 액세스 요구원에 따른 처리를 할 수 있도록 한다. 이에 따라, 우선 순위가 높은 디바이스와, 그 디바이스보다 우선 순위가 낮은 디바이스의 경합에 있어서의, 액세스 레이턴시의 저하를 방지할 수 있다고 하는 효과를 발휘한다.
다음의 발명에 의하면, 메모리 콘트롤러에 의한 메모리 액세스를 제어하기 전에, 기억 단계에서 설정된 웨이트 기간을, 예컨대 카운터에 설정하여, 제어 단계에서 그 카운터의 다운 카운트가 종료한 시점에서, 웨이트 상태를 액세스 상태로 천이시킴으로써, CPU를 저속으로 동작시킨다. 이에 따라, 전원 및 발진기의 제어를 하는 일없이, 내부 메모리의 액세스 제어를 이용하여 저소비 전력화를 실현 가능한 메모리 액세스 제어 방법을 얻을 수 있다고 하는 효과를 나타낸다.
다음의 발명에 의하면, 예컨대 웨이트중 플래그가 액티브일 때, CPU의 동작 클럭을 정지시킴으로써, 웨이트 상태에 있어서 클럭이 동작함으로써, 래치, 플립플롭 및 클럭 드라이버 등의 회로가 전력을 소비하는 일이 없다. 이에 따라, 또한 효율적으로 소비 전력의 삭감을 할 수 있다고 하는 효과를 나타낸다.
다음의 발명에 의하면, CPU 및 외부 디바이스의 각각에 대응하는 웨이트 기간을 개별적으로 기억하는 기억 단계, 및 메모리 액세스 요구에 우선 순위를 갖게 하여, 그 우선 순위가 높은 한쪽부터의 메모리 액세스 요구에 대응하는 웨이트 기간을 선택하는 제어 단계를 포함하는 방법을 취함으로써, 메모리 액세스 요구원에 따른 처리를 할 수 있도록 한다. 이에 따라, 우선 순위가 높은 디바이스와, 그 디바이스보다 우선 순위가 낮은 디바이스의 경합에 있어서의, 액세스 레이턴시의 저하를 방지할 수 있다고 하는 효과를 발휘한다.

Claims (3)

  1. CPU, 메모리 및 메모리 컨트롤러를 포함하고, 상기 CPU로부터의 메모리 액세스 요구에 따라서, 메모리 콘트롤러가 메모리로의 액세스 제어를 행하는 마이크로 컴퓨터에 있어서,
    메모리 액세스에 관한 웨이트 기간을 기억하는 기억 수단을 구비하고, 상기 메모리 콘트롤러는 상기 메모리 액세스 요구를 수취한 단계에서 상기 웨이트 기간을 판독하여, 그 웨이트 기간 경과 후에, 메모리로의 액세스 제어를 하는 것을 특징으로 하는 마이크로 컴퓨터.
  2. 제 1 항에 있어서,
    상기 기억 수단은, 상기 CPU로부터의 요구로 메모리 액세스를 하는 경우의 웨이트 기간과, 외부의 디바이스로부터의 요구로 메모리 액세스를 하는 경우의 웨이트 기간을 개별적으로 더 기억하고, 상기 메모리 콘트롤러는, 상기 CPU로부터의 메모리 액세스 요구와 동시에, 외부의 디바이스로부터의 메모리 액세스 요구도 접수 가능하게 하며, 이들 요구가 경합한 경우, 각각의 메모리 액세스 요구의 우선 순위에 근거하여 버스의 조정을 하여, 조정에 의해 선택된 한쪽의 웨이트 기간 경과 후에, 상기 메모리를 액세스하는 것을 특징으로 하는 마이크로 컴퓨터.
  3. CPU, 메모리 및 메모리 콘트롤러를 포함하는 마이크로 컴퓨터로부터의 메모리 액세스 요구에 따라, 메모리 콘트롤러가 메모리로의 액세스 제어를 하는 메모리 액세스 제어 방법에 있어서는,
    메모리 액세스에 관한 웨이트 기간을 기억하는 기억 단계와,
    상기 메모리 콘트롤러가 상기 메모리 액세스 요구를 수취한 단계에서 상기 웨이트 기간을 판독하여, 그 웨이트 기간 경과 후에, 메모리로의 액세스 제어를 하는 제어 단계를 포함하는 것을 특징으로 하는 메모리 액세스 제어 방법.
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