[go: up one dir, main page]

KR20000052080A - 액티브 메트릭스 기판 제조방법 및 이에 의해 제조되는 게이트 - Google Patents

액티브 메트릭스 기판 제조방법 및 이에 의해 제조되는 게이트 Download PDF

Info

Publication number
KR20000052080A
KR20000052080A KR1019990002908A KR19990002908A KR20000052080A KR 20000052080 A KR20000052080 A KR 20000052080A KR 1019990002908 A KR1019990002908 A KR 1019990002908A KR 19990002908 A KR19990002908 A KR 19990002908A KR 20000052080 A KR20000052080 A KR 20000052080A
Authority
KR
South Korea
Prior art keywords
electrode layer
layer
source
gate
gate insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1019990002908A
Other languages
English (en)
Other versions
KR100580825B1 (ko
Inventor
송영구
공향식
박영배
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990002908A priority Critical patent/KR100580825B1/ko
Publication of KR20000052080A publication Critical patent/KR20000052080A/ko
Application granted granted Critical
Publication of KR100580825B1 publication Critical patent/KR100580825B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines

Landscapes

  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 액티브 메트릭스 기판 제조방법 및 이에 의해 제조되는 게이트 아이씨 패드와 박막트랜지스터에 관한 것으로, 본 발명에서는 예컨대, 게이트 전극층-게이트 절연층-액티브층-오믹 콘택층-소오스/드레인 전극층-패시베이션층-화소전극층의 순서로 진행되던 박막트랜지스터의 형성과정을 일례로, 게이트 전극층-게이트 절연층-화소전극층-소오스/드레인 전극층-액티브층-패시베이션층의 순서로 변경한다.
이러한 본 발명의 각 실시예가 진행되는 경우, 박막트랜지스터의 소오스/드레인 전극층은 오믹 콘택층, 예컨대, 고농도 도핑 아모르포스 실리콘층을 개재시키지 않은 상태에서 액티브층과 직접 접촉되는 구조를 이루며, 액티브층은 게이트 절연층과 비연속 적층되는 구조를 이룬다.
이러한 본 발명이 달성되는 경우, 소오스/드레인 메탈층 형성 후에 소오스/드레인 메탈층을 패터닝하기 위한 에칭공정, 예컨대, n+ 에칭공정이 생략될 수 있기 때문에, 소요되는 마스크의 매수는 예컨대, 5매에서 상술한 바와 같이, 3매 또는 4매로 대폭 줄어들 수 있다.

Description

액티브 메트릭스 기판 제조방법 및 이에 의해 제조되는 게이트 아이씨 패드와 박막트랜지스터{Method for fabricating a active matrix substrate and a gate IC pad, thin film transistor fabricated the same}
본 발명은 평판 표시기, 예컨대, 액정표시장치 등에 사용되는 액티브 메트릭스 기판(Active matrix substrate)의 제조방법에 관한 것으로, 좀더 상세하게는 박막트랜지스터, 아이씨 패드(IC pad) 등의 제조에 소요되는 마스크(Mask)의 전체 매수를 예컨대, 4매 또는 3매로 줄임으로써, 전체적인 제품의 재공기간을 단축시킬 수 있도록 하는 액티브 메트릭스 기판 제조방법에 관한 것이다. 더욱이 본 발명은 이러한 제조방법에 의해 제조되는 게이트 아이씨 패드와 박막트랜지스터에 관한 것이다.
근래에 고품위 TV(High definition TV) 등의 새로운 첨단 영상기기가 개발됨에 따라 평판 표시기에 대한 요구가 급속히 확대되고 있다.
액정표시장치는 이러한 평판 표시기의 대표적인 장치 중의 하나로써, 이를 이용하면, 예컨대, ELD(Electro luminescence display), VFD(Vacuum fluorescence display), PDP(Plasma display panel) 등이 해결하지 못한 저전력화, 고속화 등의 문제를 해결할 수 있기 때문에, 최근 들어 그 사용 영역이 크게 확산되고 있다.
이러한 액정표시장치는 크게 수동형과 능동형의 두 가지 형태로 나뉘는데, 이 중, 능동형 액정표시장치는 각 화소 하나하나를 박막트랜지스터와 같은 능동소자가 제어하도록 되어 있어, 속도, 시야각, 그리고 콘트라스트 측면에서, 수동형 액정표시장치에 비해 훨씬 뛰어나기 때문에, 100만 화소 이상의 해상도를 필요로하는 고품위 TV 등에 적합한 평판 표시기로 널리 각광받고 있다.
최근, 액정표시장치의 능동소자로 사용되는 박막트랜지스터의 중요성이 크게 부각되면서, 이에 대한 연구개발이 더욱 심화되고 있다.
이러한 액정표시장치의 능동소자로 사용되는 박막트랜지터의 종래 구조 및 제조방법은 예컨대, 미국특허공보 제 5407846 호 "박막트랜지스터 제조방법(Method of manufacturing a thin film transistor)", 미국특허공보 제 5414283 호 "기생 캐패시턴스를 줄인 티에프티(TFT with reduced parasitic capacitance)", 미국특허공보 제 5508531 호 "박막트랜지스터 및 그의 제조방법(Thin film transistor and method of manufacturing thereof)", 미국특허공보 제 5532180 호 "채널길이를 줄인 티에프티 제조방법(Method of fabricating a TFT with reduced channel length)", 미국특허공보 제 5650358 호 "채널길이가 줄어든 티에프티 제조방법(Method of making a TFT having a reduced channel length)" 등에 좀더 상세하게 제시되어 있다.
통상, 이러한 박막트랜지스터는 액정표시장치용 액티브 메트릭스 기판의 화소영역상에 어레이를 이루어 배열되는데, 이 박막트랜지스터는 액티브 메트릭스 기판의 좌·우로 연장된 게이트 배선라인, 소오스 배선라인 등을 통해 아이씨 패드들과도 전기적으로 콘택된다. 이때, 각 아이씨 패드들은 박막트랜지스터들과 전기적으로 콘택될 뿐만 아니라 외부의 회로블록, 예컨대, 게이트 회로블록, 소오스 회로블록 등과 연결된 게이트 아이씨, 소오스 아이씨와도 전기적으로 콘택됨으로써, 외부의 회로블록으로부터 인가되는 신호가 각 아이씨들을 경유하여 박막트랜지스터들로 신속히 입력될 수 있도록 한다.
이러한 액티브 메트릭스 형상을 갖는 박막트랜지스터의 일반적인 구조 및 제조방법 등은 예컨대, 미국특허공보 제 5614427 호 "기생 캐패시턴스를 줄인 TFT 어레이 제조방법(Method of making an array of TFTs having reduced parasitic capacitance)", 미국특허공보 제 5751381 호 "멀티레이어 구조를 갖는 이미지 시그널 라인을 구비한 엑티브 메트릭스 엘씨디 디바이스(Active matrix LCD device with image signal lines having a multilayered structure)", 미국특허공보 제 5694185 호 "엑티브 메트릭스 엘씨디의 메트릭스 어레이 및 그 제조방법(Matrix array of active matrix LCD and manufacturing method thereof)" 등에 좀더 상세하게 제시되어 있다.
상술한 종래의 액정표시장치용 액티브 메트릭스 기판에서, 정상적인 기능을 수행할 수 있는 박막트랜지스터와 아이씨 패드를 보다 안전하게 형성하기 위해서는 예컨대, 5매의 마스크가 소요되는 것이 일반적이다.
이러한 5매의 마스크 소요과정을 좀더 상세히 살펴보면, 먼저, 게이트 전극을 형성하는 과정에서 1매의 마스크가 소요되고, 액티브 패턴을 형성하는 과정에서 다른 1매의 마스크가 더 소요되며, 소오스/드레인 전극 및 n+a-Si막을 패터닝하는 과정에서 또 다시 1매의 마스크가 소요되고, 보호막을 형성하는 과정에서 1매의 마스크가 더 소요되며, 화소전극을 형성하는 과정에서 1매의 마스크가 더 소요된다. 결국, 박막트랜지스터를 제조하는데에는 최소한 5매의 마스크가 소요되는 것이다.
통상, 1매의 마스크를 운용하는데에는 많은 운용경비가 지출되기 때문에, 종래의 생산라인에서는 이러한 마스크의 소요매수를 줄이고자 하는 노력을 부단히 기울이고 있다.
그런데, 종래의 액정표시장치용 액티브 메트릭스 기판의 경우, 정상적으로 동작하는 박막트랜지스터, 아이씨 패드를 형성하기 위해서는 상술한 바와 같이, 최소한 5매의 마스크 공정이 필요로하며, 이러한 5매의 마스크는 액정표시장치용 액티브 메트릭스 기판을 제조하는 과정에서 반드시 필요한 한계 마스크 매수로 알려져 있기 때문에, 마스크의 소요매수를 줄여야할 필요성이 거듭 제기됨에도 불구하고, 종래의 상황에서는 이에 대한 대처방안이 전무한 형편이다.
만약, 마스크 소요매수를 적정 수준으로 줄이지 못하면, 제품의 재공기간이 필요이상으로 길어지는 문제점이 야기된다.
더욱이, 제품의 재공기간이 필요이상 길어질 경우, 제품에 예측하지 못한 불량이 발생될 개연성이 매우 높아진다.
이러한 각 문제점 결과, 제품의 전체적인 생산효율이 현저히 저하된다.
따라서, 본 발명의 목적은 박막트랜지스터/아이씨 패드의 구조를 정상적으로 확보하면서도 마스크의 소요매수가 적정 수준으로 줄어들 수 있도록 함으로써, 전체적인 제품의 생산효율을 향상시키는데 있다.
본 발명의 다른 목적은 마스크 소요매수 저감을 통해, 전체적인 재공기간을 단축시키는데 있다.
본 발명의 또 다른 목적은 제품의 재공기간을 단축시킴으로써, 제품에 발생될 수 있는 불량 개연성을 줄이는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
도 1은 본 발명에 의해 제조되는 액티브 메트릭스 기판의 형상을 도시한 예시도.
도 2a 내지 도 2c는 본 발명에 따른 박막트랜지스터의 제조방법을 순차적으로 도시한 단면공정도.
도 3a 내지 도 3c는 본 발명에 따른 게이트 배선라인/화소셀의 제조방법을 순차적으로 도시한 단면공정도.
도 4a 및 도 4b는 본 발명에 따른 게이트 아이씨 패드의 제조방법을 순차적으로 도시한 단면공정도.
도 5a 내지 도 5c는 본 발명에 따른 소오스 아이씨 패드의 제조방법을 순차적으로 도시한 단면공정도.
도 6a 내지 도 6c는 본 발명에 따른 소오스 배선라인의 제조방법을 순차적으로 도시한 단면공정도.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 게이트 아이씨 패드의 제조방법을 순차적으로 도시한 단면공정도.
도 8은 본 발명에 따른 박막트랜지스터의 형상을 도시한 예시도.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 액정표시장치용 액티브 메트릭스 기판을 제조할 때 소요되는 마스크의 매수를 예컨대, 5매에서 3매 또는 4매로 줄임으로써, 전체적인 제품의 재공기간을 단축시킨다. 이와 같이, 마스크의 소요매수를 줄이기 위하여 본 발명에서는 예컨대, 게이트 전극층-게이트 절연층-액티브층-오믹 콘택층-소오스/드레인 전극층-패시베이션층-화소전극층의 순서로 진행되던 박막트랜지스터의 형성과정을 일례로, 게이트 전극층-게이트 절연층-화소전극층-소오스/드레인 전극층-액티브층-패시베이션층의 순서로 변경한다. 이 경우, 게이트 아이씨와 접촉되는 게이트 아이씨 패드는 게이트 메탈로 이루어지며, 이때 소요되는 마스크 수는 총 3매이다.
다른 예로, 본 발명에서는 상술한 과정과 동일하게 박막트랜지스터의 형성과정을 진행하되, 게이트 절연층 형성 후, 게이트 아이씨 패드 영역에 해당하는 게이트 절연층을 패터닝하는 과정을 더 진행시킨다. 이 경우, 게이트 아이씨와 접촉되는 게이트 아이씨 패드는 게이트 전극층/화소전극층의 이중 구조를 이루며, 이때 소요되는 마스크 수는 총 4매이다.
이러한 본 발명의 각 실시예가 진행되는 경우, 박막트랜지스터의 소오스/드레인층은 오믹 콘택층, 예컨대, 고농도 아모르포스 실리콘층을 개재시키지 않은 상태에서 액티브층과 직접 접촉되는 구조를 이루며, 액티브층은 게이트 절연층과 비연속 적층되는 구조를 이룬다.
이러한 본 발명이 달성되는 경우, 소오스/드레인 메탈층 형성 후에 소오스/드레인 메탈층을 패터닝하기 위한 에칭공정, 예컨대, n+ 에칭공정이 생략될 수 있기 때문에, 소요되는 마스크의 매수는 예컨대, 5매에서 상술한 바와 같이, 3매 또는 4매로 대폭 줄어들 수 있다.
이러한 본 발명의 달성을 통해, 전체적인 재공기간이 단축되는 경우, 제품에 발생될 수 있는 불량 개연성은 종래에 비해 현저히 저감된다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 액티브 메트릭스 기판 제조방법 및 이에 의해 제조되는 게이트 아이씨 패드와 박막트랜지스터를 좀더 상세히 설명하면 다음과 같다.
먼저, 설명의 이해를 돕기 위해, 본 발명의 요지를 이루는 액티브 메트릭스 기판의 제조방법을 설명하기 이전에 본 발명의 실시에 의해 최종 완성되는 액티브 메트릭스 기판의 구성을 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 본 발명에 의해 제조되는 예컨대, 액정표시장치용 액티브 메트릭스 기판의 베이스 플레이트(3)상에는 박막트랜지스터들(100)이 행렬을 이루며 연속 배열된다.
이때, 베이스 플레이트(3)의 각 행에는 박막트랜지스터(100)의 게이트 전극층에 공통접속된 다수개의 게이트 배선라인들(300)이 형성되며, 베이스 플레이트(3)의 각 열에는 박막트랜지스터(100)의 소오스 전극층에 공통 접속된 다수개의 소오스 배선라인들(400)이 형성된다.
여기서, 게이트 배선라인들(300) 및 소오스 배선라인들(400)의 회로블록들(2,1)쪽 각 단부에는 다수개의 게이트 아이씨 패드들(500) 및 소오스 아이씨 패드들(600)이 배치되는데, 이러한 게이트 아이씨 패드들(500) 및 소오스 아이씨 패드들(600)은 게이트 배선라인들(300) 및 소오스 배선라인들(400)을 통해 각 박막트랜지스터들(100)과 전기적으로 콘택될 뿐만 아니라 회로블록들(2,1)과 연결된 아이씨(도시안됨)와도 전기적으로 콘택됨으로써, 회로블록들(2,1)로부터 인가되는 전기적인 신호가 각 아이씨들을 경유하여 박막트랜지스터들(100)로 신속히 입력될 수 있도록 한다.
이하, 이러한 구성을 갖는 액티브 메트릭스 기판의 제조방법을 상세히 설명한다.
후술하는 본 발명의 액티브 메트릭스 기판의 제조방법에서, 액티브 메트릭스 기판을 이루는 각 구성물들, 예컨대, 박막트랜지스터(100), 게이트 배선라인(300)/화소셀(200) 어셈블리, 소오스 배선라인(400), 게이트 아이씨 패드(500), 소오스 아이씨 패드(600) 등은 서로 동시에 진행되는 제 1 내지 제 5 공정에 의하여 한꺼번에 형성된다. 이러한 본 발명에서, 소요되는 마스크의 총 매수는 예컨대, 모두 3매이다.
먼저, 첫 번째 마스크가 소요되는 과정을 설명한다.
도 2a에 도시된 바와 같이, 본 발명에서는 제 1 공정의 처음단계를 진행하여, 박막트랜지스터(100)의 형성영역에 대응되는 베이스 플레이트(3)의 영역상에, 예컨대, Al-Nd와, Mo을 순차적으로 증착한다. 이러한 Al-Nd, Mo 등은 예컨대, 스퍼터링 증착법에 의해 증착된다. 이어서, 마스크를 이용한 사진식각공정을 진행하여, 형성된 Al-Nd, Mo 등을 정교하게 식각함으로써, 예컨대, "Al-Nd/Mo"의 적층구조를 갖는 게이트 전극층(10)을 형성한다. 물론, 게이트 전극층(2)은 Al, Al alloy, Ta, W, Cr, MoW, Mo 등과 같은 금속을 이용하여 단일층 구조로 형성될 수도 있다. 이러한 게이트 전극층(10)의 패터닝을 위하여, 첫 번째 마스크가 소요된다.
계속해서, 생산라인에서는 게이트 전극층(10)이 커버되도록 베이스 플레이트상에, 예컨대, SiNX를 증착하여 게이트 절연층(11)을 형성한다. 이러한 게이트 절연층(11)은 예컨대, PECVD법에 의해 형성된다.
한편, 이러한 제 1 공정의 처음단계를 진행함과 동시에 본 발명에서는 제 2 공정의 처음단계를 한꺼번에 진행한다. 이에 따라, 박막트랜지스터(100) 형성영역에 대응되는 베이스 플레이트(3)상에 예컨대, "Al-Nd/Mo"의 적층구조를 갖는 게이트 전극층(10)이 형성될 때, 도 3a에 도시된 바와 같이, 게이트 배선라인(300)/화소셀(200) 어셈블리의 형성영역에 대응되는 베이스 플레이트(3)상에도 게이트 전극층(10)과 동일한 예컨대, "Al-Nd/Mo"의 적층구조를 갖는 게이트 전극층(10)이 서로 쌍을 이루어 형성된다. 이 게이트 전극층(10)은 상술한 박막트랜지스터(100)의 게이트 전극층(10)이 패터닝될 때, 이와 동일 마스크를 이용하여, 동시에 패터닝된다.
한편, 이러한 게이트 전극층(10)은 도 2a에 제시된 박막트랜지스터(100)의 게이트 전극층(10)과 동일 통전로를 이루어 하나로 연장된다. 또한, 도 2a에 도시된 바와 같이, 게이트 전극층(10)이 커버되도록 박막트랜지스터(100)의 형성영역상에 상술한 게이트 절연막(11)이 형성될 때, 게이트 배선라인(300)/화소셀(200) 어셈블리에 대응되는 베이스 플레이트(3)상에도 게이트 절연막(11)과 동일한 재질의 게이트 절연막(11)이 박막트랜지스터(100)의 게이트 절연막(3)으로부터 연장된 상태로 게이트 전극층(11)을 커버하여 형성된다.
이러한 제 1 및 제 2 공정의 처음단계를 진행함과 동시에 본 발명에서는 제 3 공정의 처음단계를 한꺼번에 진행한다. 이에 따라, 박막트랜지스터(100), 게이트 배선라인(300)/화소셀(200) 어셈블리의 각 영역에 게이트 전극층(10), 게이트 절연막(11)이 형성될 때, 도 4a에 도시된 바와 같이, 베이스 플레이트(3)의 게이트 아이씨 패드(500) 형성영역에 대응되는 베이스 플레이트(3)상에도 게이트 전극층(10), 게이트 절연층(11)과 동일한 재질의 게이트 전극층(10), 게이트 절연층(11)이 형성된다. 이때, 게이트 전극층(10)은 상술한 박막트랜지스터(100)의 게이트 전극층(10)이 패터닝될 때, 이와 동일 마스크를 이용하여, 동시에 패터닝된다.
요컨대, 본 발명의 첫 번째 마스크는 박막트랜지스터(100) 형성영역, 게이트 배선라인(300)/화소셀(200) 어셈블리 형성영역, 게이트 아이씨 패드(500) 형성영역에 대응되는 베이스 플레이트(3)의 각 영역에 배치되는 게이트 전극층(10)을 패터닝할 때 소요된다.
한편, 이러한 제 1, 제 2 및 제 3 공정의 처음단계를 진행함과 동시에 본 발명에서는 제 4, 제 5 공정의 처음단계를 한꺼번에 진행한다. 이에 따라, 상술한 각 영역에 게이트 절연층(10)이 형성될 때, 도 5a와 도 6a에 도시된 바와 같이, 소오스 아이씨 패드(600) 형성영역, 소오스 배선라인(400) 형성영역에 대응되는 베이스 플레이트(3)의 각 영역에도 게이트 절연층(11)과 동일한 재질의 게이트 절연층(11)이 각 영역의 게이트 절연층(11)으로부터 연장된 상태로 베이스 플레이트(3)를 커버하여 형성된다.
여기서, 상술한 제 1, 제 2, 제 3 공정을 통해, 게이트 전극층(10)이 형성될 때, 제 4, 제 5 공정은 그 진행을 잠시 멈추기 때문에, 소오스 아이씨 패드(600) 형성영역, 소오스 배선라인(400) 형성영역의 베이트 플레이트(3)상에는 게이트 전극층은 형성되지 않고, 단지 게이트 절연층(11)만이 형성된다.
그 다음으로, 두 번째, 세 번째 마스크가 소요되는 과정을 설명한다.
먼저, 도 2b에 도시된 바와 같이, 본 발명에서는 제 1 공정의 다음 단계를 진행하여, 게이트 절연막(11)상에 예컨대, ITO 재질의 화소전극층(12)과, 소오스/드레인 전극층(13)을 순차적으로 증착한다.
이어서, 생산라인에서는 마스크를 이용한 사진식각공정을 진행하여, 게이트 절연층(11)의 일부가 노출되도록 상술한 화소전극층(12)과 소오스/드레인 전극층(13)을 동시에 패터닝함으로써, 일정 크기의 소오스/드레인 전극을 형성한다.
이와 같이, 화소전극층(12)과 소오스/드레인 전극층(13)을 동시에 패터닝하여, 소오스/드레인 전극을 형성하는 과정은 바람직하게, 건식식각공정에 의해 진행된다. 이 경우, 소오스/드레인 전극층(13)은 건식식각 환경에서, 화소전극층(12)과 동시에 식각될 수 있는 물질, 예컨대, Al, Mo, MoW, Ta, Ti 중의 어느 하나로 이루어진다.
다른 예로, 소오스/드레인 전극을 형성하는 과정은 바람직하게, 습식식각공정에 의해 진행될 수도 있다. 이 경우, 소오스/드레인 전극층(13)은 습식식각 환경에서, 화소전극층(12)과 동시에 식각될 수 있는 물질, 예컨대, Mo, M, W, Cr 등으로 이루어진다.
계속해서, 생산라인에서는 박막트랜지스터(100)의 채널이 형성되도록 소오스/드레인 전극층(13)상에 예컨대, 아모르포스 실리콘으로 이루어진 액티브층(14)을 형성한다.
이때, 생산라인에서는 이 액티브층(14)을 형성하기 이전에, 플라즈마 가스를 이용하여, 계면 W를 가스처리하는 과정을 더 진행시킨다. 이 경우, 계면 W와 작용하는 반응가스는 채널 인터페이스의 결함을 줄이고 특성을 안정적으로 확보할 수 있는 기반을 제공할 수 있다. 이때, 계면 W의 처리를 위한 플라즈마 가스는 NH3, N2O, SiH4, N2, H2중의 어느 하나로 이루어진다. 물론, 이 플라즈마 가스는 상술한 각 가스의 조합으로 이루어져도 무방하다.
또한, 생산라인에서는 상술한 액티브층(14)을 형성하기 이전에, 또 다른 플라즈마 가스를 이용하여, 소오스/드레인 전극의 계면 L을 가스처리하는 과정을 더 진행시킨다. 이 경우, 소오스/드레인 전극층의 계면 L은 액티브층(14)과 안정적인 오믹 콘택저항을 유지할 수 있다. 이때, 소오스/드레인 전극의 계면 L의 가스처리를 위한 플라즈마 가스는 PH3이다.
상술한 과정을 통해, 플라즈마 가스를 이용한 소오스/드레인 전극층(13)과 채널 인터페이스 사이의 계면처리 과정이 모두 완료되면, 생산라인에서는 채널 영역이 형성되도록 소오스/드레인 전극층(13)상에 액티브층(14)을 형성시키는 공정을 진행시킨다. 결국, 도 2c에 도시된 바와 같이, 소오스/드레인 전극층(13)상에는 액티브층(14)이 형성된다.
계속해서, 생산라인에서는 액티브층(14)상에, 예컨대, SiNX를 증착하여 패시베이션층(15)을 형성한다. 이러한 패시베이션층(15)은 예컨대, PECVD법에 의해 형성된다.
요컨대, 본 발명의 두 번째 마스크는 박막트랜지스터(100)의 게이트 절연층(11)상에 형성되는 화소전극층(12), 소오스/드레인 전극층(13)을 동시에 패터닝할 때 소요된다.
한편, 생산라인에서는 상술한 제 1 공정의 다음 단계를 진행함과 동시에 본 발명에서는 제 2 공정의 처음단계를 한꺼번에 진행한다. 이에 따라, 박막트랜지스터(100)의 게이트 절연층(11)상에 화소전극층(12), 소오스/드레인 전극층(13)이 순차적으로 형성될 때, 도 3b에 도시된 바와 같이, 게이트 배선라인(300)/화소셀(200) 어셈블리의 게이트 절연층(11)상에도, 화소전극층(12), 소오스/드레인 전극층(13)이 순차적으로 형성된다.
계속해서, 생산라인에서는 에칭공정을 진행하여, 소오스/드레인 전극층(13)을 화소전극층(12)으로부터 제거하는 공정을 진행한다. 이러한 소오스/드레인 전극층(13)의 제거과정은 후술하는 게이트 아이씨 패드 형성영역에 배치된 액티브층, 게이트 절연층의 패터닝과정이 진행될 때, 이와 동일 마스크를 사용하여 동시에 진행되기 때문에, 이 과정에서는 별도의 마스크가 필요하지 않다.
이러한 각 과정이 완료되면, 도면에 도시된 바와 같이, 베이스 플레이트(3)의 일정 영역에는 게이트 전극층(10), 게이트 절연층(11), 화소전극층(12)이 순차적으로 적층된 게이트 배선라인(300)/화소셀(200) 어셈블리가 형성된다.
여기서, 상술한 제 1 공정을 통해, 액티브층(14)이 형성될 때, 제 2 공정은 그 진행을 잠시 멈추기 때문에, 게이트 배선라인(300)/화소셀(200) 어셈블리 형성영역의 베이스 플레이트상(3)에는 액티브층(14)의 형성이 이루어지지 않는다.
다른 한편, 상술한 제 1 및 제 2 공정의 다음 단계를 진행함과 동시에 본 발명에서는 제 3 공정의 다음 단계를 한꺼번에 진행한다. 이에 따라, 박막트랜지스터(100), 게이트 배선라인(300)/화소셀(200) 어셈블리의 게이트 절연층(11)상에 화소전극층(12), 소오스/드레인 전극층(13), 액티브층(14) 패시베이션층(15) 등이 순차적으로 형성될 때, 도 4b에 도시된 바와 같이, 게이트 아이씨 패드(500)의 게이트 절연층(11)상에도 액티브층(14)/패시베이션층(도시안됨)이 형성된다.
여기서, 상술한 제 1, 제 2 공정을 통해, 화소전극층(12), 소오스/드레인 전극층(13)이 형성될 때, 제 3 공정은 그 진행을 잠시 멈추기 때문에, 게이트 아이씨 패드(500)의 게이트 절연층(11)상에는 화소전극층(12), 소오스/드레인 전극층(13)의 형성이 이루어지지 않고, 단지 액티브층(14)/패시베이션층만이 형성된다.
계속해서, 생산라인에서는 마스크를 이용한 사진식각공정을 진행하여, 게이트 전극층(10)의 일부가 노출되도록 상술한 게이트 절연층(11)과 액티브층(14)/패시베이션층을 동시에 패터닝함으로써, 일정 직경의 오픈홀 H를 정의한다. 이러한 오픈홀 H는 추후에 형성되는 게이트 아이씨가 안정적으로 안착될 수 있는 일정 넓이의 공간을 제공한다.
이러한 각 과정이 완료되면, 베이스 플레이트(3)의 일정 영역에는 게이트 전극층(10), 게이트 절연층(11), 액티브층(14)이 순차적으로 적층되고, 일정 넓이의 오픈홀 H가 정의된 게이트 아이씨 패드(500)가 완성된다.
요컨대, 본 발명의 세 번째 마스크는 게이트 절연층(11), 액티브층(14)을 동시에 패터닝하여, 오픈홀 H를 형성시킬 때 소요된다.
다른 한편, 상술한 제 1, 제 2 및 제 3 공정의 다음 단계를 진행함과 동시에 본 발명에서는 제 4 공정의 다음 단계를 한꺼번에 진행한다. 이에 따라, 박막트랜지스터(100), 게이트 배선라인(300)/화소셀(200) 어셈블리, 게이트 아이씨 패트(500)의 각 게이트 절연층(11)상에 화소전극층(12), 소오스/드레인 전극층(13), 액티브층(14) 등이 순차적으로 형성될 때, 도 5b에 도시된 바와 같이, 소오스 아이씨 패드(600)의 게이트 절연층상에도 화소전극층(12), 소오스/드레인 전극층(13)이 형성된다.
여기서, 상술한 제 1, 제 2 및 제 3 공정을 통해, 액티브층(14)이 형성될 때, 제 4 공정은 그 진행을 잠시 멈추기 때문에, 소오스 아이씨 패드(600)의 게이트 절연층(11)상에는 액티브층(14)의 형성이 이루어지지 않고, 단지 화소전극층(12), 소오스/드레인 전극층(13)만이 형성된다.
계속해서, 생산라인에서는 사진식각공정을 통해, 화소전극층(12), 소오스/드레인 전극층(13)을 패터닝하는 과정을 진행한다. 이러한 화소전극층(12), 소오스/드레인 전극층(13)의 패터닝 과정은 상술한 박막트랜지스터(100)에 배치된 화소전극층(12), 소오스/드레인 전극층(13)의 패터닝과정이 진행될 때, 이와 동일 마스크를 사용하여 동시에 진행되기 때문에, 이 과정에서는 별도의 마스크가 필요하지 않다.
이어서, 생산라인에서는 에칭공정을 진행하여, 소오스/드레인 전극층(13)을 화소전극층(12)으로부터 제거하는 공정을 진행한다. 이러한 소오스/드레인 전극층(13)의 제거과정은 상술한 게이트 아이씨 패드(500) 형성영역에 배치된 액티브층(14), 게이트 절연층(11)의 패터닝과정이 진행될 때, 이와 동일 마스크를 사용하여 동시에 진행되기 때문에, 이 과정에서도 상술한 바와 같이, 별도의 마스크가 필요하지 않다.
이러한 각 과정이 완료되면, 도 5c에 도시된 바와 같이, 베이스 플레이트(3)의 일정 영역에는 추후에 형성되는 소오스 아이씨가 안정적으로 안착될 수 있는 소오스 아이씨 패드가 게이트 절연층(11), 화소전극층(12)의 적층구조를 이루며 제조 완료된다.
한편, 제 1, 제 2, 제 3 및 제 4 공정의 다음 단계를 진행함과 동시에 본 발명에서는 제 5 공정의 다음 단계를 한꺼번에 진행한다. 이에 따라, 박막트랜지스터(100), 게이트 배선라인(300)/화소셀(200) 어셈블리, 게이트 아이씨 패트(500), 소오스 아이씨 패드(600)의 각 게이트 절연층(11)상에 화소전극층(12), 소오스/드레인 전극층(13), 액티브층(14) 등이 순차적으로 형성될 때, 도 6b에 도시된 바와 같이, 소오스 배선라인(400)상에도 화소전극층(12), 소오스/드레인 전극층(13)이 순차적으로 형성된다.
계속해서, 생산라인에서는 사진식각공정을 통해, 화소전극층(12), 소오스/드레인 전극층(13)을 패터닝하는 과정을 진행한다. 이러한 화소전극층(12), 소오스/드레인 전극층(13)의 패터닝 과정은 상술한 박막트랜지스터(100)에 배치된 화소전극층(12), 소오스/드레인 전극층(13)의 패터닝과정이 진행될 때, 이와 동일 마스크를 사용하여 동시에 진행되기 때문에, 이 과정에서는 별도의 마스크가 필요하지 않다.
이어서, 생산라인에서는 증착공정을 진행하여, 상술한 소오스/드레인 전극층(13)이 커버되도록 게이트 절연층(11)상에 액티브층(14)을 형성시킨다.
여기서, 액티브층(14)은 상술한 제 1, 제 2 및 제 3 공정을 통해, 액티브층(14)이 형성될 때, 그와 동시에 형성된다.
이 과정이 모두 완료되면, 베이스 플레이트(3)의 일정 영역에는 게이트 절연층(11), 화소전극층(12), 소오스/드레인 전극층(13), 액티브층(14)/패시베이션층이 순차적으로 적층된 소오스 배선라인(400)이 형성된다.
이와 같이, 본 발명에서는 액티브 메트릭스 기판의 각 구성요소를 제조할 때 소요되는 마스크의 매수를 예컨대, 5매에서 3매로 줄임으로써, 전체적인 제품의 재공기간을 단축시킨다. 이 경우, 제품에 발생될 수 있는 불량 개연성은 종래에 비해 현저히 저감된다.
한편, 본 발명에서는 상술한 과정과 동일하게 액티브 메트릭스 기판의 제조과정을 진행하되, 다른 예로, 게이트 아이씨 패드(500) 영역에 배치된 게이트 절연층(11)을 패터닝하는 과정을 더 진행시킬 수도 있다. 이 경우, 생산라인에서는 소요되는 마스크의 개수가 총 4매로 늘어나는 문제점을 감수하여야 하지만, 게이트 아이씨 패드(500)를 게이트 전극층(11)/화소전극층(12)의 이중 구조로 달성시킬 수 있음으로써, 이에 실장되는 게이트 아이씨의 안정성을 좀더 안전하게 확보할 수 있는 잇점을 획득할 수 있다.
이를 상세히 설명하면 다음과 같다.
먼저, 도 7a에 도시된 바와 같이, 상술한 과정과 동일하게 제 1 및 제 2 공정의 처음단계를 진행함과 동시에 제 3 공정의 처음단계를 한꺼번에 진행한다. 이에 따라, 박막트랜지스터(100), 게이트 배선라인(300)/화소셀(200)의 각 영역에 게이트 전극층(10), 게이트 절연막(11)이 형성될 때, 도면에 도시된 바와 같이, 베이스 플레이트(3)의 게이트 아이씨 패드(500) 형성영역에 대응되는 베이스 플레이트(3)상에도 게이트 전극층(10), 게이트 절연층(11)이 베이스 플레이트(3)를 커버하여 형성된다.
계속해서, 도 7b에 도시된 바와 같이, 생산라인에서는 별도의 마스크를 이용한 사진식각공정을 진행하여, 게이트 전극층(10)의 일부가 노출되도록 상술한 게이트 절연층(11)을 패터닝함으로써, 일정 직경의 오픈홀 H를 정의한다. 이러한 오픈홀 H는 추후에 형성되는 게이트 아이씨가 안정적으로 안착될 수 있는 일정 넓이의 공간을 제공한다. 이 오픈홀 H를 정의하는 과정에서 1매의 마스크가 더 소요되기 때문에, 본 발명의 다른 실시예가 진행되는 경우, 소요되는 마스크의 총 매수는 4매로 증가한다.
이어서, 도 7c에 도시된 바와 같이, 생산라인에서는 오픈홀 H가 채워지도록 게이트 절연층(11)의 상부에 화소전극층(12)을 형성한 후, 이 화소전극층의 상부에 소오스/드레인 전극층(13)을 형성시킨다.
계속해서, 생산라인에서는 에칭공정을 진행하여, 소오스/드레인 전극층(13)을 화소전극층(12)으로부터 제거하는 공정을 진행한다.
이러한 각 과정이 완료되면, 도 7d에 도시된 바와 같이, 베이스 플레이트(3)의 일정 영역에는 추후에 형성되는 소오스 아이씨가 안정적으로 안착될 수 있는 게이트 아이씨 패드(500)가 게이트 전극층(10), 게이트 절연층(11), 화소전극층(12)의 적층구조를 이루며 제조 완료된다.
이러한 본 발명의 다른 실시예가 완료되는 경우, 생산라인에서는 게이트 아이씨 패드를 게이트 전극층/화소전극층(12)의 이중 구조로 달성시킬 수 있음으로써, 이에 실장되는 게이트 아이씨의 안정성을 좀더 안전하게 확보할 수 있다.
한편, 본 발명의 각 실시예가 완료되면, 생산라인에서는 도 8에 도시된 바와 같은 박막트랜지스터를 획득한다.
도면에 도시된 바와 같이, 본 발명의 박막트랜지스터는 게이트 전극층(10)이 형성된 베이스 플레이트(3)와, 게이트 전극층(10)을 커버한 상태로 베이스 플레이트(3)상에 형성되는 게이트 절연층(11)과, 게이트 절연층(11)상에 형성되며, 오픈홀 H를 통해 게이트 절연층(11)의 일부를 노출시키는 화소전극층(12)과, 화소전극층(12)상에 형성되며, 게이트 절연층(11)의 일부를 노출시키는 소오스/드레인 전극층(13)과, 게이트 절연층(11)이 커버되도록 소오스/드레인 전극층(13)상에 형성되는 액티브층(14)과, 액티브층(12)상에 형성된 패시베이션층(15)을 포함하여 형성된다.
이 경우, 소오스/드레인 전극층(13)은 오믹 콘택층, 예컨대, 고농도 아모르포스 실리콘층을 개재시키지 않은 상태에서 액티브층(14)과 직접 접촉되는 구조를 이루며, 액티브층(14)은 게이트 절연층(11)과 비연속 적층되는 구조를 이룬다.
이와 같은 본 발명에 따른 박막트랜지스터의 구조는 종래의 박막트랜지스터가 게이트 전극층-게이트 절연층-액티브층-오믹 콘택층-소오스/드레인 전극층-패시베이션층-화소전극층의 구조를 이루던 것과 비교하면 그 구성이 매우 상이하다 할 것이다.
물론, 이러한 본 발명에 따른 박막트랜지스터를 제조하는데에는 종래와 달리, 단지 3매 또는 4매의 마스크만이 필요하기 때문에, 생산라인에서는 좀더 원활하게 제품생산을 달성할 수 있다.
상술한 구성의 본 발명에 따른 박막트랜지스터에서, 게이트 전극층(10)이 외부의 회로블록으로부터 입력되는 게이트 신호를 통해 액티브층(14)의 채널영역을 공핍화(Depletion)시키면, 소오스/드레인 전극층(13)의 소오스 전극을 통해 입력된 데이터 신호는 공핍화된 채널영역을 흐른 후, 소오스/드레인 전극층(13)의 드레인 전극으로 전달되고, 최종적으로 화소전극층(12)에 다다른다.
물론, 이러한 데이터 신호의 전달은 액티브층(14) 내부의 일렉트론들에 의해 수행되며, 이러한 일렉트론들은 액티브층(14)의 채널영역에 걸리는 전계에 의해 가속화되어 드레인 전극 방향으로 빠르게 이동함으로써, 소오스 전극으로부터 전달된 데이터 신호가 드레인 전극으로 신속히 전달될 수 있도록 한다.
이후, 화소전극층(12)은 전달되는 데이터 신호에 따라, 신속하게 구동함으로써, 소정의 화상정보가 외부로 디스플레이될 수 있도록 한다.
이상의 설명에서와 같이, 본 발명에서는 박막트랜지스터/아이씨 패드의 제조에 소요되는 전체 마스크의 매수를 예컨대, 3매 또는 4매로 대폭 줄임으로써, 전체적인 제품의 생산효율을 크게 향상시킬 수 있다.
이러한 본 발명은 상술한 액정표시장치용 액티브 메트릭스 기판에 국한되지 않으며, 반도체 생산라인에서 제조되는 전 품종의 반도체 장치에서 전반적으로 유용한 효과를 나타낸다.
그리고, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 액티브 메트릭스 기판 제조방법 및 이에 의해 제조되는 게이트 아이씨 패드와 박막트랜지스터에서는 예컨대, 게이트 전극층-게이트 절연층-액티브층-오믹 콘택층-소오스/드레인 전극층-패시베이션층-화소전극층의 순서로 진행되던 박막트랜지스터의 형성과정을 일례로, 게이트 전극층-게이트 절연층-화소전극층-소오스/드레인 전극층-액티브층-패시베이션층의 순서로 변경한다.
이러한 본 발명의 각 실시예가 진행되는 경우, 박막트랜지스터의 소오스/드레인 전극층은 오믹 콘택층, 예컨대, 고농도 도핑 아모르포스 실리콘층을 개재시키지 않은 상태에서 액티브층과 직접 접촉되는 구조를 이루며, 액티브층은 게이트 절연층과 비연속 적층되는 구조를 이룬다.
이러한 본 발명이 달성되는 경우, 소오스/드레인 메탈층 형성 후에 소오스/드레인 메탈층을 패터닝하기 위한 에칭공정, 예컨대, n+ 에칭공정이 생략될 수 있기 때문에, 소요되는 마스크의 매수는 예컨대, 5매에서 상술한 바와 같이, 3매 또는 4매로 대폭 줄어들 수 있다.

Claims (11)

  1. 베이스 플레이트상에 박막트랜지스터, 게이트 배선라인/화소셀 어셈블리, 게이트 아이씨 패드, 소오스 아이씨 패드, 소오스 배선라인을 분할 형성하기 위하여, 동시에 진행되는 제 1 내지 제 5 공정을 포함하며,
    상기 제 1 공정은 상기 박막트랜지스터 형성영역에 대응되는 상기 베이스 플레이트의 제 1 영역상에 게이트 전극층을 형성하고, 상기 게이트 전극층이 커버되도록 상기 베이스 플레이트의 제 1 영역상에 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층상에 화소전극층과 소오스/드레인 전극층을 순차적으로 형성한 후, 상기 게이트 절연층의 일부가 노출되도록 상기 화소전극층과 소오스/드레인 전극층을 동시에 패터닝하여 소오스/드레인 전극을 형성하는 단계와;
    상기 소오스/드레인 전극층상에 액티브층을 형성한 후, 상기 액티브층이 커버되도록 패시베이션층을 형성하는 단계를 포함하며,
    상기 제 2 공정은 상기 게이트 배선라인/화소셀 어셈블리 형성영역에 대응되는 상기 베이스 플레이트의 제 2 영역상에 상기 게이트 전극층으로부터 연장된 한 쌍의 게이트 전극층을 형성한 후, 상기 게이트 전극층으로부터 연장된 한 쌍의 게이트 전극층이 커버되도록 상기 베이스 플레이트의 제 2 영역상에 상기 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연층상에 화소전극층과 소오스/드레인 전극층을 순차적으로 형성하는 단계와;
    상기 화소전극층이 노출되도록 상기 소오스/드레인 전극층을 제거하는 단계를 포함하고,
    상기 제 3 공정은 상기 게이트 아이씨 패드 형성영역에 대응되는 상기 베이스 플레이트의 제 3 영역상에 상기 게이트 전극층을 형성하고, 상기 게이트 전극층이 커버되도록 상기 베이스 플레이트의 제 3 영역상에 상기 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층상에 상기 액티브층을 형성한 후, 상기 게이트 전극층의 일부가 노출되도록 상기 액티브층과 게이트 절연층을 동시에 패터닝하여 오픈홀 H을 형성하는 단계를 포함하며,
    상기 제 4 공정은 상기 소오스 아이씨 패드 형성영역에 대응되는 상기 베이스 플레이트의 제 4 영역상에 상기 화소전극층 및 상기 소오스 전극층으로부터 연장된 소오스 전극층을 순차적으로 형성한 후, 상기 베이스 플레이트의 일부가 노출되도록 상기 화소전극층과 소오스 전극층을 동시에 패터닝하는 단계와;
    상기 화소전극층이 노출되도록 상기 소오스 전극층을 제거하는 단계를 포함하고,
    상기 제 5 공정은 상기 소오스 배선라인 형성영역에 대응되는 상기 베이스 플레이트의 제 5 영역상에 상기 화소전극층 및 상기 소오스 전극층으로부터 연장된 소오스 전극층을 순차적으로 형성한 후, 상기 베이스 플레이트의 일부가 노출되도록 상기 화소전극층과 소오스 전극층을 동시에 패터닝하는 단계와;
    상기 소오스 전극층이 커버되도록 상기 베이스 플레이트상에 액티브층을 형성하는 단계를 포함하는 것을 특징으로 하는 액티브 메트릭스 기판 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 공정의 상기 화소전극층과 소오스/드레인 전극층을 동시에 패터닝하는 과정은 습식식각에 의해 달성되는 것을 특징으로 하는 액티브 메트릭스 기판 제조방법.
  3. 제 2 항에 있어서, 상기 소오스/드레인 전극층은 Cr, Mo, W으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어지는 것을 특징으로 하는 액티브 메트릭스 기판 제조방법.
  4. 제 1 항에 있어서, 상기 제 1 공정의 상기 화소전극층과 소오스/드레인 전극층을 동시에 패터닝하는 과정은 건식식각에 의해 달성되는 것을 특징으로 하는 액티브 메트릭스 기판 제조방법.
  5. 제 4 항에 있어서, 상기 소오스/드레인 전극층은 Al, Mo, MoW, Ta, Ti로 이루어진 그룹으로부터 선택된 어느 하나로 이루어지는 것을 특징으로 하는 액티브 메트릭스 기판 제조방법.
  6. 제 1 항에 있어서, 상기 제 1 공정의 상기 액티브층을 형성하기 이전에 소정의 플라즈마 가스를 통해 상기 소오스/드레인 전극층에 의해 노출된 상기 소오스/드레인 전극의 계면을 가스처리하는 단계를 더 진행시키는 것을 특징으로 하는 액티브 메트릭스 기판 제조방법.
  7. 제 6 항에 있어서, 상기 플라즈마 가스는 NH3, N2O, SiH4, N2, H2로 이루어진 그룹으로부터 선택된 어느 하나로 이루어지는 것을 특징으로 하는 액티브 메트릭스 기판 제조방법.
  8. 제 1 항에 있어서, 상기 제 1 공정의 상기 액티브층을 형성하기 이전에 소정의 플라즈마 가스를 통해 상기 소오스/드레인 전극층의 계면을 가스처리하는 단계를 더 진행시키는 것을 특징으로 하는 액티브 메트릭스 기판 제조방법.
  9. 제 8 항에 있어서, 상기 플라즈마 가스는 PH3인 것을 특징으로 하는 액티브 메트릭스 기판 제조방법.
  10. 게이트 전극층이 형성된 베이스 플레이트와;
    상기 게이트 전극층을 커버한 상태로 상기 베이스 플레이트상에 형성되며, 오픈홀 H를 통해 상기 게이트 전극층의 일부를 노출시키는 게이트 절연층과;
    상기 오픈홀 H를 채운상태로 상기 게이트 절연층상에 형성되는 화소전극층을 포함하는 것을 특징으로 하는 게이트 아이씨 패드.
  11. 게이트 전극층이 형성된 베이스 플레이트와;
    상기 게이트 전극층을 커버한 상태로 상기 베이스 플레이트상에 형성되는 게이트 절연층과;
    상기 게이트 절연층상에 형성되며, 상기 게이트 절연층의 일부를 노출시키는 화소전극층과;
    상기 화소전극상에 형성되며, 상기 게이트 절연층의 일부를 노출시키는 소오스/드레인 전극층과;
    상기 게이트 절연층이 커버되도록 상기 소오스/드레인 전극층상에 형성되는 액티브층과;
    상기 액티브층상에 형성된 패시베이션층을 포함하는 것을 특징으로 하는 박막트랜지스터.
KR1019990002908A 1999-01-29 1999-01-29 액티브 메트릭스 기판 제조방법 및 이에 의해 제조되는 게이트 Expired - Fee Related KR100580825B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990002908A KR100580825B1 (ko) 1999-01-29 1999-01-29 액티브 메트릭스 기판 제조방법 및 이에 의해 제조되는 게이트

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990002908A KR100580825B1 (ko) 1999-01-29 1999-01-29 액티브 메트릭스 기판 제조방법 및 이에 의해 제조되는 게이트

Publications (2)

Publication Number Publication Date
KR20000052080A true KR20000052080A (ko) 2000-08-16
KR100580825B1 KR100580825B1 (ko) 2006-05-16

Family

ID=19572730

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990002908A Expired - Fee Related KR100580825B1 (ko) 1999-01-29 1999-01-29 액티브 메트릭스 기판 제조방법 및 이에 의해 제조되는 게이트

Country Status (1)

Country Link
KR (1) KR100580825B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020055787A (ko) * 2000-12-29 2002-07-10 구본준, 론 위라하디락사 액정표시장치용 어레이 기판 및 그의 제조방법
KR100507278B1 (ko) * 2001-05-31 2005-08-09 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터 액정표시장치 제조방법
KR100851131B1 (ko) * 2005-08-17 2008-08-08 가부시키가이샤 고베 세이코쇼 소스/드레인 전극, 박막 트랜지스터 기판, 그의 제조방법,및 표시 디바이스

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05289105A (ja) * 1992-04-14 1993-11-05 Hitachi Ltd 液晶表示装置およびその製造方法
KR100338480B1 (ko) * 1995-08-19 2003-01-24 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020055787A (ko) * 2000-12-29 2002-07-10 구본준, 론 위라하디락사 액정표시장치용 어레이 기판 및 그의 제조방법
KR100507278B1 (ko) * 2001-05-31 2005-08-09 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터 액정표시장치 제조방법
KR100851131B1 (ko) * 2005-08-17 2008-08-08 가부시키가이샤 고베 세이코쇼 소스/드레인 전극, 박막 트랜지스터 기판, 그의 제조방법,및 표시 디바이스

Also Published As

Publication number Publication date
KR100580825B1 (ko) 2006-05-16

Similar Documents

Publication Publication Date Title
JP4336341B2 (ja) 薄膜トランジスタ液晶ディスプレイ、積層蓄積コンデンサ構造及びその形成方法
US6448579B1 (en) Thin film transistor array substrate for liquid crystal display and a method for fabricating the same
EP3054483B1 (en) Array substrate, manufacturing method therefor, and display apparatus
JP4843719B2 (ja) アレイ及び製品
US7528410B2 (en) Semiconductor device and method for manufacturing the same
US7638371B2 (en) Method for manufacturing thin film transistor display array with dual-layer metal line
US8357570B2 (en) Pixel structure and method for fabricating the same
US7727789B2 (en) Array substrate for liquid crystal display and method for fabricating the same
US20070291193A1 (en) Pixel structure for flat panel display
US5828428A (en) Resistive circuit for a thin film transistor liquid crystal display and a method for manufacturing the same
US5995174A (en) Liquid crystal display apparatus with source/drain electrodes and pixel electrode formed by the same material
KR101134989B1 (ko) 어레이 기판의 제조방법
CN100357991C (zh) 平板显示器及其制造方法
KR100307457B1 (ko) 박막 트랜지스터의 제조 방법
JPH08236779A (ja) 基板の表面にアレイ回路を形成する方法
US20080048191A1 (en) Organic light emitting display device and method of fabricating the same
KR20110053721A (ko) 어레이 기판 및 이의 제조방법
KR100580825B1 (ko) 액티브 메트릭스 기판 제조방법 및 이에 의해 제조되는 게이트
US6482685B1 (en) Method for fabricating a low temperature polysilicon thin film transistor incorporating multi-layer channel passivation step
US8421939B2 (en) Display control substrate, manufacturing method thereof, liquid crystal display panel, electronic information device
KR100242946B1 (ko) 박막트랜지스터 및 그 제조방법
KR101130938B1 (ko) 액정표시장치 및 그 제조방법
KR101057902B1 (ko) 액정표시소자의 제조 방법
KR20000037842A (ko) 박막트랜지스터 제조방법
KR20030058614A (ko) 액정표시장치의 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19990129

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20040129

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19990129

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20051128

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060503

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060510

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060510

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090415

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100415

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110418

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20120416

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130430

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20140430

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20150430

Start annual number: 10

End annual number: 10

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20170409