KR20000041757A - 디램소자의 절연 필드 형성 방법 - Google Patents

Abstract

목적 : 본 발명은 반도체 기판에 형성된 소자 사이로 트렌치를 형성하여 분리되게 함에 있어서, 상기 트렌치의 내부로 기공이 생성되지 않게 할 수 있는 디램소자의 절연 필드 형성 방법을 제공한다.

구성 : 본 발명은 반도체 기판의 상면에 실리콘 나이트라이드층을 소정 두께로 증착하고, 그 위로 포토 레지스트를 일정 패턴으로 도포한 다음 상기 실리콘 나이트라이드층을 선택적으로 에칭하여 패터닝하는 공정과, 상기 포토 레지스트를 애싱하여 제거하고 다시 폴리 에칭하여 선택된 패턴으로 남아 있는 실리콘 나이트라이드층을 마스크로 트렌치가 형성되게 하는 공정과, 상기 실리콘 나이트라이드층을 스페이스 에칭하여 그 상층 모서리가 슬로프로 형성되게 하는 공정과, 이렇게 형성된 트렌치에 절연재를 증착 성장시켜 충전되게 하는 공정과, 상기 충전된 절연재의 상층 일부와 마스크로 잔존하는 실리콘 나이트라이드층을 제거하여 평탄화 되게 하는 공정으로 행해진다.

효과 : 본 발명은 트렌치의 상측 모서리가 경사면으로 확개되기 때문에 여기로 절연재가 증착 성장될 때에 입구 부분이 먼저 막혀버리는 일이 없어 내부에 기공이 함유되지 않은 양호한 상태로 절연재의 충전이 이루어지게 된다.

Description

디램소자의 절연 필드 형성 방법

본 발명은 반도체 제조 공정에서 각 소자 사이를 절연시키는 방법에 관한 것이며, 더욱 상세하게는 소자와 소자 사이로 형성되는 절연 필드로 절연재를 충전할 때 내부에 기공이 생성되지 않게 할 수 있는 디램소자의 절연 필드 형성 방법에 관한 것이다.

대용량 메모리소자의 대명사로 이용되고 있는 디램 소자는 최근의 반도체 제조 기술의 발달에 힘입어 고집적화, 고밀도화, 고기능화가 진행되고 있고, 이러한 디램 소자에서의 고집적화, 고밀도화는 필연적으로 셀 사이의 절연을 위한 필드의 형성을 어렵게 하고 있다.

소자와 소자 사이를 떼어놓아 절연성을 가지게 하는 기술은 종래에 실리콘 기판을 국부적으로 산화시켜 절연층이 개재되게 하는 LOCOS 형성법이 알려져 있다.

이 LOCOS 형성법은 먼저 반도체 기판 위에 실리콘 산화막을 형성하고, 그 실리콘 산화막을 부분적으로 두텁게 성장시켜서 이것으로 소자 분리 영역을 삼는 것이며, 상기 실리콘 산화막의 일부를 성장하는 방법은 실리콘 산화막 위로 실리콘 나이트라이드층을 적층하고 그 위를 포토 레지스트로 패터닝하여 상기 실리콘 나이트라이드층이 선택적으로 형성되게 한 다음, 이를 마스크로하여 상기 실리콘 산화막을 성장시켜 행한다.

그러나 이와 같은 LOCOS 형성법은 고밀도 집적 회로에는 적용할 수 없는 방법이다. 그 이유는 소자의 집적도가 증대될수록 소자와 소자 사이의 간격도 더욱 좁혀지기 때문이다. 이 때문에 최근에는 소자와 소자 사이로 트렌치를 형성하고, 이 트렌치에 절연재를 충전시키는 방법이 이용되고 있다.

도 1은 트렌치에 의존하여 소자 사이를 절연시키는 종래 방법의 일 예를 나타내고 있다.

도 1a는 트렌치의 형성 구조를 나타내고 있으며, 이것은 먼저 반도체 기판(2)의 상면에 실리콘 나이트라이드층(4)을 소정 두께로 증착하고, 그 위로 포토 레지스트를 일정 패턴으로 도포한 다음 상기 실리콘 나이트라이드층(4)을 에칭한다. 그 다음에 애싱하여 포토 레지스트를 제거하고 이어서 일정 패턴으로 남아 있는 실리콘 나이트라이드층(4)을 마스크로 하여 상기 반도체 기판(2)을 건식 식각하면 트렌치(6)가 형성된다.

이렇게 형성된 트렌치(6)에는 도 1b의 도시와 같이 저규화 유리(under silicide glass) 등의 절연재(8)를 충전시키고, 다음에 상기 절연재(8)와 실리콘 나이트라이드층(4)을 캐미컬 폴리싱 또는 건식 식각하여 제거 및 평탄화되게 하여 소자 사이를 분리시키는 필드가 형성되게 한다.

상술한 방법은 고밀도 집적 회로에도 적용이 가능하기 때문에 최근에는 대부분 이 방법에 의존하여 소자 사이를 절연시키고 있는 실정이다.

그렇지만 이 방법은 트렌치(6)의 입구가 거의 수직을 이루고 있어서 절연재(8)가 증착 성장될 때에 상기 트렌치(6)의 입구가 먼저 막혀져 자연스럽게 내부에 기공(10)이 포함되는 문제가 있다. 이 기공(10)은 다음 공정에서 절연재(8)의 상층부가 식각을 통해 제거되면 외부로 노출되는 홈 형태로 남게 되고, 다음에 그 위로 게이트 폴리를 성장시키고 이를 식각하는 공정에서 상기 홈의 내부에 게이트 폴리가 잔존하게 되어 폴리 잔류성 브리지 등이 기판에 남게 되는 불량의 원인으로 된다.

따라서 본 발명의 목적은 반도체 기판에 형성된 소자 사이로 트렌치를 형성하여 분리되게 함에 있어서, 상기 트렌치의 내부로 기공이 생성되지 않게 할 수 있는 디램소자의 절연 필드 형성 방법을 제공함에 있다.

상기의 목적을 구현하는 본 발명은 반도체 기판의 상면에 실리콘 나이트라이드층을 소정 두께로 증착하고, 그 위로 포토 레지스트를 일정 패턴으로 도포한 다음 상기 실리콘 나이트라이드층을 선택적으로 에칭하여 패터닝하는 공정과, 상기 포토 레지스트를 애싱하여 제거하고 다시 폴리 에칭하여 선택된 패턴으로 남아 있는 실리콘 나이트라이드층의 상층 모서리를 슬로프로 형성되게 하는 공정과, 상기 실리콘 나이트라이드층을 마스크로 상기 반도체 기판을 건식 식각하여 트렌치를 형성하는 공정과, 이렇게 형성된 트렌치에 절연재를 증착 성장시켜 충전되게 하는 공정과, 상기 충전된 절연재의 상층 일부와 마스크로 잔존하는 실리콘 나이트라이드층을 제거하여 평탄화 되게 하는 공정으로 행해진다.

상술한 본 발명의 공정에서 폴리 에칭은 반도체 기판에 전원을 인가한 상태로 행해질 수 있다. 또 폴리 에칭은 반도체 기판에 파워를 인가할 때에 측방에서 자계를 동시에 인가하는 방식으로 행할 수 있다.

또한 폴리 에칭은 플라즈마 방식으로 행해질 수 있다.

트렌치로 충전되는 절연재는 저규화 유리가 바람직하다.

또, 절연재 및 실리콘 나이트라이드의 제거는 캐미컬 폴리싱 혹은 건식 식각법이 이용될 수 있다.

이와 같은 본 발명의 방법은 트렌치의 상측 모서리가 경사면으로 확개되기 때문에 여기로 절연재가 증착 성장될 때에 입구 부분이 먼저 막혀버리는 일이 없어 내부에 기공이 함유되지 않은 양호한 상태로 절연재의 충전이 이루어지게 된다.

도 1은 종래의 방법에 의한 절연 필드의 형성예를 도시하는 공정도로서,

도 1a는 트렌치의 형성 구조를 도시하는 단층도,

도 1b는 절연재의 충전 상태를 도시하는 단층도,

도 1c는 캐미컬 폴리싱에 의해 실리콘 나이트라이드층이 제거된 상태의 단층도.

도 2는 본 발명에 관련된 절연 필드의 형성예를 도시하는 공정도로서,

도 2a는 실리콘 나이트라이드층의 패터닝을 설명하는 단층도.

도 2b는 패터닝 후에 트렌치가 형성된 상태의 단층도.

도 2c는 실리콘 나이트라이드층의 스페이스 식각이 종료된 상태의 단층도.

도 2d는 트렌치에 절연재가 충전된 상태를 도시하는 단층도.

도 2e는 절연재의 상층 일부와 실리콘 나이트라이드층이 제거된 상태의 단층도.

도 3은 상기 도 2d의 공정을 통해 스페이스 식각된 실리콘 나이트라이드층의 확대도.

*도면의 주요부분에 대한 부호의 설명*

20 : 반도체 기판 22 : 실리콘 나이트라이드층

24 : 포토 레지스트 26 : 트렌치

28 : 절연재

상술한 본 발명의 바람직한 실시예를 첨부 도면 도 2를 참조하여 상세히 설명하면 다음과 같다.

(패터닝 공정)

도 2a의 도시와 같이 셀이 무수히 형성된 반도체 기판(20)의 상면에 실리콘 나이트라이드층(22)을 소정 두께로 증착하고, 그 위로 포토 레지스트층(24)을 도포하고 노광하여 일정 패턴으로 도포되게 한 다음, 상기 실리콘 나이트라이드층(22)을 건식 식각하여 패터닝에 맞춰 선택적으로 에칭되게 하면 상기 실리콘 나이트라이드층(22)이 반도체 기판(20)에 대하여 마스크로 형성된다.

(트렌치 형성 공정)

다음에 애싱을 행하여 상기 포토 레지스트층(24)을 제거하고 이어서 남아 있는 실리콘 나이트라이드층(22)을 마스크로 폴리 에칭을 행하면 도 2b의 도시와 같이 노출된 부위가 식각되어서 트렌치(26)로 형성됨에 따라 반도체 기판(20)의 상면은 각 셀 별로 분리된다.

이 때 폴리 에칭은 반도체 기판(20)으로 전원을 인가한 채로 행하는 RIE 방식, 또는 반도체 기판(20)에 전원을 인가하면서 그 측방으로 자계를 동시에 인가하는 MERIE 방식 혹은 플라즈마 방식으로 행할 수 있다.

(스페이스 에칭 공정)

상기 실리콘 나이트라이드층(22)을 스페이스 에칭하면 도 2c의 도시와 같이 실리콘 나이트라이드층(22)의 상층 모서리가 경사면을 이루는 슬로프 형태로 된다.

본 발명에서 스페이스 에칭은 미국 LRC사 제품의 레인보우를 식각 장비로 하였고, 이 장비에 알곤 가스 900SCCM, CH₄가스 40SCCM, CHF₃가스 40SCCM을 주입하여 내부 압력이 200mt로 되게 조성한 다음, 400W의 전원으로 식각을 실시한다.

상기 실리콘 나이트라이드층(22)이 스페이스 식각된 상태는 도 3과 같이 측면이 슬로프를 이루는 형태로 나타났다.

(절연재 충전 공정)

다음에 트렌치(26)로 절연재(28)를 증착 성장시켜 도 2d의 도시와 같이 충전되게 한다. 절연재(28)로는 저규화 유리(under silicide glass)가 적합하게 이용될 수 있고, 이것은 실리콘 나이트라이드층(22)이 슬로프 형태로 되어 있음에 따라 원활하게 증착 성장되어 내부에 기공이 없이 충전된다.

(평탄화 공정)

상기 충전된 절연재(28)의 상층 일부와 마스크로 잔존하는 실리콘 나이트라이드층(22)을 제거하여 도 2e로 도시한 바와 같이 반도체 기판(20)의 상면이 평탄면으로 되게 한다.

이 때, 절연재(28)와 실리콘 나이트라이드층(22)의 제거는 캐미컬 폴리싱 또는 건식 식각법으로 행한다.

이상 설명한 바와 같이 본 발명은 트렌치의 상면에 위치하는 실리콘 나이트라이드층의 상측 모서리를 스페이스 에칭하여 슬로프 형태로 되게 함으로써 이후의 절연재 충전 과정에서 입구가 먼저 막히는 일이 없게 한 것이므로 상기 절연재는 내부에 기공을 함유하지 않은 양호한 상태로 증착 성장되어 트렌치를 충전하게 된다.

따라서 이후의 공정에서 행해지는 게이트 폴리의 성장 시에 이것이 잔류하게 되는 공간이 없으므로 폴리 스트링거성 브리지가 생기지 않아 기판의 불량율을 줄일 수 있는 효과가 있다.

Claims (5)

1. 반도체 기판의 상면에 실리콘 나이트라이드층을 소정 두께로 증착하고, 그 위로 포토 레지스트를 일정 패턴으로 도포한 다음 상기 실리콘 나이트라이드층을 선택적으로 에칭하여 패터닝하는 공정과;

   상기 포토 레지스트를 애싱하여 제거하고 다시 폴리 에칭하여 선택된 패턴으로 남아 있는 실리콘 나이트라이드층을 마스크로 폴리 에칭하여 트렌치가 형성되게 하는 공정과;

   상기 실리콘 나이트라이드층을 스페이스 에칭하여 그 상층 모서리를 슬로프로 형성되게 하는 공정과;

   상기 트렌치에 절연재를 증착 성장시켜 충전되게 하는 공정과;

   상기 충전된 절연재의 상층 일부와 마스크로 잔존하는 실리콘 나이트라이드층을 제거하여 평탄화 되게 하는 공정으로 행해짐을 특징으로 하는 디램소자의 절연 필드 형성 방법.
2. 제 1 항에 있어서, 상기 폴리 에칭은 반도체 기판에 전원을 인가한 상태로 행함을 특징으로 하는 디램소자의 절연 필드 형성 방법.
3. 제 2 항에 있어서, 상기 폴리 에칭은 반도체 기판에 파워를 인가할 때에 측방에서 자계를 동시에 인가하는 방식으로 행해짐을 특징으로 하는 디램소자의 절연 필드 형성 방법.
4. 제 1 항에 있어서, 상기 트렌치로 충전되는 절연재는 저규화 유리임을 특징으로 하는 디램소자의 절연 필드 형성 방법.
5. 제 1 항에 있어서, 상기 절연재 및 실리콘 나이트라이드는 캐미컬 폴리싱 또는 건식 식각에 의해 제거됨을 특징으로 하는 디램소자의 절연 필드 형성 방법.