KR20000041734A - Semiconductor device having multi-layer structure with empty space between wiring and manufacturing method thereof - Google Patents
Semiconductor device having multi-layer structure with empty space between wiring and manufacturing method thereof Download PDFInfo
- Publication number
- KR20000041734A KR20000041734A KR1019980057698A KR19980057698A KR20000041734A KR 20000041734 A KR20000041734 A KR 20000041734A KR 1019980057698 A KR1019980057698 A KR 1019980057698A KR 19980057698 A KR19980057698 A KR 19980057698A KR 20000041734 A KR20000041734 A KR 20000041734A
- Authority
- KR
- South Korea
- Prior art keywords
- conductive layer
- insulating film
- film
- layer pattern
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000011343 solid material Substances 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 148
- 239000000758 substrate Substances 0.000 claims description 54
- 239000011229 interlayer Substances 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 7
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 6
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 11
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 239000000126 substance Substances 0.000 abstract description 5
- 239000003989 dielectric material Substances 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 235000013405 beer Nutrition 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
다층 배선 구조를 갖는 반도체장치 및 그 제조방법에 관해 개시되어 있다. 다층 배선 구조의 동일한 배선을 이루는 도전층 패턴과 도전층 패턴 사이에 고형 물질이 채워지지 않은 빈 자리가 형성되어 있다. 상기 빈자리에는 공기 또는 가스성 물질이 채워져 있다. 따라서, 상기 도전층 패턴들 사이를 채우는 유전체의 유전율은 1 또는 1에 가까울 정도로 낮으므로, 상기 도전층 패턴들과 그 사이의 유전물질로 이루어지는 기생 커패시터의 정전용량을 줄일 수 있다. 그러므로, 본 발명에 의한 반도체 장치는 퍼포먼스가 빨라지는 잇점이 있다.A semiconductor device having a multilayer wiring structure and a method of manufacturing the same are disclosed. An empty space not filled with a solid material is formed between the conductive layer pattern and the conductive layer pattern constituting the same wiring of the multilayer wiring structure. The vacancy is filled with air or gaseous substances. Therefore, since the dielectric constant of the dielectric filling the conductive layer patterns is close to 1 or close to 1, the capacitance of the parasitic capacitor made of the conductive layer patterns and the dielectric material therebetween can be reduced. Therefore, the semiconductor device according to the present invention has an advantage of faster performance.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 자세하게는 배선 사이에 빈자리가 있는 다층 배선 구조를 갖는 반도체장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a multi-layered wiring structure having a space between wirings and a method of manufacturing the same.
반도체 장치가 고집적화되면서, 소자를 형성하는 배선 사이에 간격이 좁아지고 있다. 이와 같이, 배선들 사이의 수평거리가 좁아짐으로써 줄어든 배선영역을 보상하기 위해 배선들을 수직으로 다층화시킨다. 배선들을 다층화함으로써 배선간에 층간 절연막을 채워주어야 하는데, 문제는 상기 층간 절연막으로 사용되는 유전체의 유전율이 3 이상으로 커져서 배선과 상기 층간 절연막으로 이루어지는 기생 커패시터의 정전용량을 무시할 수 없다는데 있다. 상기 기생 커패시터는 반도체 장치에서 불필요한 곳에 형성되는 커패시터로써 배선에 흐르는 신호의 전송을 지연시켜 반도체 장치의 동작속도를 느리게 하는 요인중의 하나이다.As semiconductor devices become highly integrated, the gap between wirings forming elements is narrowing. As such, the horizontal distances between the wirings are narrowed so that the wirings are vertically multilayered to compensate for the reduced wiring area. The interlayer insulating film must be filled between the wirings by multilayering the wirings, but the problem is that the dielectric constant of the dielectric used as the interlayer insulating film becomes greater than 3 so that the capacitance of the parasitic capacitor composed of the wiring and the interlayer insulating film cannot be ignored. The parasitic capacitor is one of the factors that slows down the operation speed of the semiconductor device by delaying the transmission of a signal flowing through the wiring as a capacitor formed in an unnecessary place in the semiconductor device.
이와 같은 반도체 장치의 동작을 지연시키는 인자는 통상 반도체 장치를 형성과정에서 여러곳에 형성되는 것을 피할 수 없었으나, 반도체 장치가 고집적화됨으로써 반도체 장치의 동작특성을 개선시키는데 있어 해결해야할 중요한 과제로 부각되고 있다.Such factors that delay the operation of the semiconductor device have generally been inevitable to be formed in many places in the process of forming the semiconductor device. However, as the semiconductor device is highly integrated, it is an important problem to be solved in improving the operation characteristics of the semiconductor device. .
도 1을 참조하면, 종래 기술에 의한 다층 배선을 갖는 반도체 장치는 반도체 기판(10) 상에 도전층(12)이 형성되어 있고, 그 위에 층간 절연막(14)이 순차적으로 형성되어 있다. 상기 층간 절연막(14)에 상기 도전층(12)이 노출되는 비어홀(16)이 형성되어 있다. 상기 층간 절연막(14) 상에 상기 비어홀(16)을 채우는 도전층 패턴(18)이 형성되어 있다. 상기 층간 절연막(14)의 전면에 상기 도전층 패턴(18)을 덮는 상부 절연막(20)이 형성되어 있다.Referring to FIG. 1, in a semiconductor device having a multilayer wiring according to the prior art, a conductive layer 12 is formed on a semiconductor substrate 10, and an interlayer insulating film 14 is sequentially formed thereon. The via hole 16 through which the conductive layer 12 is exposed is formed in the interlayer insulating layer 14. A conductive layer pattern 18 filling the via hole 16 is formed on the interlayer insulating layer 14. An upper insulating film 20 covering the conductive layer pattern 18 is formed on the entire surface of the interlayer insulating film 14.
이와 같은 종래 기술에 의한 다층 배선 구조에서 상기 도전층 패턴(18)과 그 사이의 층간 절연막(14)으로 이루어지는 기생 커패시터가 형성된다. 상기 도전층 패턴(18)을 통해 흐르는 데이터는 상기 기생 커패시터를 거치게 되고, 그 결과, 상기 데이터의 전달이 지연되는 등 반도체 장치의 동작 퍼포먼스(performance)가 느려진다.In such a multilayer wiring structure according to the prior art, a parasitic capacitor consisting of the conductive layer pattern 18 and the interlayer insulating film 14 therebetween is formed. Data flowing through the conductive layer pattern 18 passes through the parasitic capacitor, and as a result, the operation performance of the semiconductor device is slowed, such as delayed transfer of the data.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로서, 배선간에 형성되는 기생 커패시터의 정전용량을 줄여서 퍼포먼스를 빠르게 할 수 있는 다층 배선구조를 갖는 반도체 장치를 제공함에 있다.Accordingly, an object of the present invention is to solve the problems of the prior art described above, and to provide a semiconductor device having a multi-layered wiring structure capable of increasing performance by reducing capacitance of parasitic capacitors formed between wirings. have.
본 발명이 이루고자하는 다른 기술적 과제는 상기 반도체 장치의 제조방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing the semiconductor device.
도 1은 종래 기술에 의한 반도체 장치 및 그 제조방법을 나타낸 단면도이다.1 is a cross-sectional view showing a semiconductor device and a method of manufacturing the same according to the prior art.
도 2는 본 발명의 실시예에 의한 배선간에 빈자리를 갖는 다층 배선 구조를 갖는 반도체 장치의 단면도이다.2 is a cross-sectional view of a semiconductor device having a multilayer wiring structure having a space between wirings according to an embodiment of the present invention.
도 3 내지 도 8은 도 2에 도시한 반도체 장치의 제조방법을 단계별로 나타낸 단면도이다.3 to 8 are cross-sectional views illustrating a method of manufacturing the semiconductor device shown in FIG. 2 step by step.
*도면의 주요 부분에 대한 부호설명** Description of Signs of Major Parts of Drawings *
40, 60:제1 및 제2 기판.40, 60: First and second substrates.
42, 48, 50:제1 내지 제3 도전층.42, 48, 50: first to third conductive layers.
44, 64:제1 및 제2 절연막.44, 64: First and second insulating films.
46:비어홀. 48a:도전성 플러그.46: Beer hall. 48a: conductive plug.
52a:부착막 패턴. 56:빈 자리.52a: adhesion film pattern. 56: An empty seat.
상기 기술적 과제를 달성하기 위하여, 본 발명은 적어도 두 개 이상의 도전층들이 층간 절연막을 사이에 두고 적층되어 있고, 상기 도전층들은 상기 층간 절연막에 형성된 비어홀을 통해 서로 접촉되어 있는 다층 배선구조를 갖는 반도체 장치에 있어서,In order to achieve the above technical problem, the present invention provides a semiconductor having a multilayer wiring structure in which at least two conductive layers are stacked with an interlayer insulating film interposed therebetween, and the conductive layers are in contact with each other through via holes formed in the interlayer insulating film. In the apparatus,
상기 도전층들중 선택된 어느 하나의 도전층은 그 사이에 고형 물질이 전혀 채워지지 않은 빈 자리가 있는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치를 제공한다.Any one of the conductive layers selected from the above conductive layers provides a semiconductor device having a multi-layered wiring structure, wherein an empty space is not filled with a solid material therebetween.
여기서, 상기 빈 자리 사이의 도전층 상에 부착막 패턴이 형성되어 있다.Here, the adhesion film pattern is formed on the conductive layer between the said spaces.
또한, 본 발명의 실시예에 의하면, 본 발명은 기판; 상기 기판 상에 형성된 제1 도전층; 상기 제1 도전층 상에 형성된 제1 절연막; 상기 제1 절연막에 형성된 비어홀; 상기 비어홀을 채운 도전성 플러그; 상기 도전성 플러그 전면을 포함하는 층간 절연막 상에 형성된 제3 도전층 패턴; 상기 제3 도전층 패턴 상에 형성된 부착막 패턴; 상기 제3 도전층 패턴 및 상기 부착막 패턴이 형성된 결과물 전면을 덮고 있되, 상기 제1 절연막 및 상기 제3 도전층 패턴과 접촉되지 않고 상기 부착막 패턴 상에 얹혀 있어 상기 제3 도전층 패턴, 상기 부착막 패턴 및 상기 제1 절연막과 함께 상기 제3 도전층 패턴 사이에 빈 자리를 형성하는 제2 절연막을 구비하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치를 제공한다.In addition, according to an embodiment of the present invention, the present invention is a substrate; A first conductive layer formed on the substrate; A first insulating film formed on the first conductive layer; A via hole formed in the first insulating layer; A conductive plug filling the via hole; A third conductive layer pattern formed on the interlayer insulating film including an entire surface of the conductive plug; An adhesion layer pattern formed on the third conductive layer pattern; The third conductive layer pattern and the adhesion layer pattern are formed on the entire surface of the resultant, the first insulating layer and the third conductive layer pattern is placed on the adhesion layer pattern without being in contact with the third conductive layer pattern, A semiconductor device having a multi-layered wiring structure is provided, wherein a second insulating film is formed between the adhesion film pattern and the first insulating film to form a gap between the third conductive layer pattern.
여기서, 상기 제1 절연막은 층간 절연막으로써, 화학기상 증착(Chemical Vapor Deposition, 이하, CVD라 함) 산화막이다.Here, the first insulating film is an interlayer insulating film, and is a chemical vapor deposition (hereinafter, referred to as CVD) oxide film.
본 발명의 실시예에 의하면, 상기 제1 절연막은 SOG(Spin On Glass)막이다. 또한, 상기 부착막은 탄탈륨 산화막, 예컨대 TaO인 것이 바람직하다.In example embodiments, the first insulating layer is a spin on glass (SOG) layer. In addition, the adhesion film is preferably a tantalum oxide film, such as TaO.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 다층 배선 구조를 갖는 반도체 장치의 제조방법을 제공한다.In order to achieve the above another technical problem, the present invention provides a method of manufacturing a semiconductor device having a multilayer wiring structure as follows.
즉, (a) 제1 및 제2 기판을 준비한다. (b) 상기 제1 기판 상에 제1 도전층을 형성한다. (c) 상기 제1 도전층 상에 제1 절연막을 형성한다. (d) 상기 제1 절연막 상에 상기 제1 도전층과 접촉되는 제3 도전층 패턴을 형성하고 상기 제3 도전층 패턴 상에 부착막 패턴을 순차적으로 형성한다. (e) 상기 제1 기판 상에 상기 부착막 패턴과 접촉되는 제2 절연막을 형성하면서 상기 제3 도전층 패턴 사이에 고형 물질이 채워지지 않은 빈자리(공동)를 형성한다. (f) 상기 빈자리가 형성된 결과물을 세정한다.That is, (a) the first and second substrates are prepared. (b) A first conductive layer is formed on the first substrate. (c) A first insulating film is formed on the first conductive layer. (d) A third conductive layer pattern in contact with the first conductive layer is formed on the first insulating layer, and an adhesion layer pattern is sequentially formed on the third conductive layer pattern. (e) forming a second insulating layer in contact with the adhesion layer pattern on the first substrate and forming a void (cavity) in which the solid material is not filled between the third conductive layer patterns. (f) The resulting product having the voids is washed.
본 발명의 실시예에 의하면, 상기 (e) 공정은 다음 공정을 더 포함한다.According to an embodiment of the present invention, the step (e) further includes the following step.
즉, (e1) 상기 제2 기판 상에 상기 제2 절연막을 형성한다. (e2) 상기 제1 및 제2 기판의 전면을 부착시켜 상기 제2 절연막과 상기 부착막 패턴을 부착시킨다. (e3) 상기 제1 및 제2 기판의 전면이 서로 부착된 결과물에서 상기 제2 기판만을 분리한다.That is, (e1) the second insulating film is formed on the second substrate. (e2) The second insulating film and the adhesion layer pattern are attached by attaching front surfaces of the first and second substrates. (e3) Only the second substrate is separated from the result that the front surfaces of the first and second substrates are attached to each other.
또한, 상기 제2 절연막을 형성하기 전에 상기 제2 기판 상에 실리콘 산화막과 쉽게 분리될 수 있는 물질막을 더 형성하는 것이 바람직하다.In addition, before forming the second insulating film, it is preferable to further form a material film on the second substrate that can be easily separated from the silicon oxide film.
상기 공정에서 상기 제1 절연막은 층간 절연막이며, CVD 산화막 또는 SOG막으로 형성하는 것이 바람직하다.In the process, the first insulating film is an interlayer insulating film, and is preferably formed of a CVD oxide film or an SOG film.
또한, 상기 부착막은 탄탈륨 산화막, 예컨대 TaO막으로 형성하는 것이 바람직하다.In addition, the adhesion film is preferably formed of a tantalum oxide film, such as a TaO film.
본 발명은 다층 배선 구조의 동일한 배선을 이루는 도전층 패턴과 도전층 패턴 사이에 고형 물질이 채워지지 않은 빈 자리가 형성되어 있다. 상기 빈자리에는 공기 또는 가스성 물질이 채워져 있다. 따라서, 상기 도전층 패턴들 사이를 채우는 유전체의 유전율은 1 또는 1에 가까울 정도로 낮으므로, 상기 도전층 패턴들과 그 사이의 유전물질로 이루어지는 기생 커패시터의 정전용량을 줄일 수 있다. 그러므로, 본 발명에 의한 반도체 장치는 퍼포먼스가 빨라지는 잇점을 갖는다.According to the present invention, a space where no solid material is filled is formed between the conductive layer pattern and the conductive layer pattern constituting the same wiring of the multilayer wiring structure. The vacancy is filled with air or gaseous substances. Therefore, since the dielectric constant of the dielectric filling the conductive layer patterns is close to 1 or close to 1, the capacitance of the parasitic capacitor made of the conductive layer patterns and the dielectric material therebetween can be reduced. Therefore, the semiconductor device according to the present invention has an advantage of faster performance.
이하, 본 발명의 실시예에 의한 배선 사이에 빈자리가 있는 다층 배선 구조를 갖는 반도체장치 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다.Hereinafter, a semiconductor device having a multi-layered wiring structure having a space between wirings according to an embodiment of the present invention and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3의 층이 개재되어 질 수도 있다.However, embodiments of the present invention can be modified in many different forms, the scope of the invention should not be construed as limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. In the drawings like reference numerals refer to like elements. In addition, where a layer is described as being "top" of another layer or substrate, the layer may be directly on top of the other layer or substrate, with a third layer intervening therebetween.
첨부된 도면들 중, 도 2는 본 발명의 실시예에 의한 배선 사이에 빈 자리가 있는 다층 배선 구조를 갖는 반도체 장치의 단면도이고, 도 3 내지 도 8은 도 2에 도시한 반도체장치의 제조방법을 단계별로 나타낸 단면도이다.2 is a cross-sectional view of a semiconductor device having a multi-layered wiring structure with spaces between wirings according to an embodiment of the present invention, and FIGS. 3 to 8 are manufacturing methods of the semiconductor device shown in FIG. A cross-sectional view showing step by step.
도 2를 참조하면, 기판(40) 상에 제1 도전층(42)이 형성되어 있다. 상기 제1 도전층(42)은 상기 기판(40)의 일부 일수도 있다. 따라서, 상기 기판(40)과 상기 제1 도전층(42)은 하나의 기판일 수 있다. 상기 제1 도전층(42) 상에 제1 절연막(44)이 형성되어 있다. 상기 제1 절연막(44)은 층간 절연막 역할을 한다. 상기 제1 절연막(44)은 화학기상 증착된 산화막(CVD oxide)이나 도포성 물질막, 예컨대 SOG막이다. 상기 제1 절연막(44)에 상기 제1 도전층(42)이 노출되는 비어홀(46)이 형성되어 있고, 상기 비어홀(46)에 상기 제1 도전층(42)과 접촉되는 도전성 플러그(48a)가 채워져 있다. 상기 도전성 플러그(48a)는 제2 도전층 패턴이다. 상기 도전성 플러그(48a)의 전면을 포함하는 상기 제1 절연막(44) 상에 제3 도전층 패턴(50a)이 형성되어 있다. 상기 제3 도전층 패턴(50a) 상에 부착막 패턴(52a)이 형성되어 있다. 상기 부착막 패턴(52a)은 탄탈륨 산화막 패턴, 예컨대 TaO막 패턴이다. 상기 부착막 패턴(52a) 상에 상기 제1 절연막(44)의전면을 덮는 제2 절연막(64)이 얹혀있다. 즉, 상기 제2 절연막(64)은 상기 제3 도전층 패턴(50a) 사이로 노출되는 상기 제1 절연막(44)과 접촉되어 있지 않고 상기 부착막 패턴(52a)하고만 접촉되어 있다. 결국, 상기 제3 도전층 패턴(50a)사이에서 상기 제2 절연막(64)은 제1 절연막(44) 위에 떠 있는 상태가 되므로, 상기 제3 도전층 패턴(50a) 사이에는 어떠한 고형 물질도 채워지지 않은 빈 자리(56), 즉 공동(vacancy)가 형성된다. 상기 빈 자리(56)에는 제조과정에서 공기나 가스성 물질이 채워진다. 그러므로, 상기 빈 자리(56)의 유전율은 1이나 1에 가까운 값이 된다.Referring to FIG. 2, a first conductive layer 42 is formed on the substrate 40. The first conductive layer 42 may be part of the substrate 40. Therefore, the substrate 40 and the first conductive layer 42 may be one substrate. A first insulating film 44 is formed on the first conductive layer 42. The first insulating film 44 serves as an interlayer insulating film. The first insulating film 44 is a chemical vapor deposited oxide film (CVD oxide) or a coating material film, such as an SOG film. A via hole 46 in which the first conductive layer 42 is exposed is formed in the first insulating layer 44, and the conductive plug 48a is in contact with the first conductive layer 42 in the via hole 46. Is filled. The conductive plug 48a is a second conductive layer pattern. A third conductive layer pattern 50a is formed on the first insulating layer 44 including the entire surface of the conductive plug 48a. An adhesion film pattern 52a is formed on the third conductive layer pattern 50a. The adhesion layer pattern 52a is a tantalum oxide layer pattern, for example, a TaO layer pattern. The second insulating layer 64 covering the entire surface of the first insulating layer 44 is mounted on the adhesion layer pattern 52a. That is, the second insulating film 64 is not in contact with the first insulating film 44 exposed between the third conductive layer patterns 50a, but only in contact with the adhesion film pattern 52a. As a result, since the second insulating layer 64 is floating on the first insulating layer 44 between the third conductive layer patterns 50a, any solid material is filled between the third conductive layer patterns 50a. An unoccupied vacancy 56, ie a vacancy, is formed. The empty seat 56 is filled with air or a gaseous material in the manufacturing process. Therefore, the dielectric constant of the vacancy 56 is 1 or a value close to one.
상기 제2 절연막(64)은 상기 제1 절연막(44)과 동일한 물질막인 CVD 산화막 또는 도포성 물질막의 하나인 SOG막인 것이 바람직하나, 다른 절연성 물질막이라도 무방하다.The second insulating film 64 is preferably a CVD oxide film or an SOG film which is one of the coating material films, which is the same material film as the first insulating film 44, but may be another insulating material film.
계속해서, 이와 같은 구성의 다층 배선 구조를 갖는 반도체 장치의 제조방법을 설명한다.Next, the manufacturing method of the semiconductor device which has a multilayer wiring structure of such a structure is demonstrated.
도 3을 참조하면, 제1 기판(40), 예컨대 제1 반도체 기판 상에 제1 도전층(42)을 형성한다. 상기 제1 도전층(42) 상에 제1 절연막(44)을 형성한다. 상기 제1 절연막(44)은 CVD산화막 또는 도포성 물질막, 예컨대 SOG막으로 형성한다. 상기 제1 절연막(44)에 상기 제1 도전층(42)이 노출되는 비어홀(46)을 형성한다. 상기 제1 절연막(44) 상에 상기 비어홀(46)을 채우는 제2 도전층(48)을 형성한다. 상기 제2 도전층(48)은 상기 제1 도전층(42)과 동일한 도전성 물질로 형성하는 것이 바람직하다. 그러나, 상기 제2 도전층(48)을 상기 제1 도전층(42)과 다른 도전성 물질층으로 형성해도 무방하다. 상기 제2 도전층(48)의 전면을 평탄화 한 후, 그 전면을 에치 백 이나, 화학적 기계적 연마(Chemical Mechanical Polishing)방법으로 연마한다. 상기 제2 도전층(48) 표면의 연마는 상기 제1 절연막(44)의 표면이 노출될 때 까지 실시한다. 이 결과, 도 4에 도시한 바와 같이, 상기 비어홀(46)을 채우고 상기 제1 절연막(44)의 동일한 표면을 이루는 도전성 플러그(48a), 즉 제2 도전층 패턴이 형성된다.Referring to FIG. 3, a first conductive layer 42 is formed on a first substrate 40, for example, a first semiconductor substrate. A first insulating layer 44 is formed on the first conductive layer 42. The first insulating film 44 is formed of a CVD oxide film or a coating material film such as an SOG film. A via hole 46 through which the first conductive layer 42 is exposed is formed in the first insulating layer 44. A second conductive layer 48 filling the via hole 46 is formed on the first insulating layer 44. The second conductive layer 48 is preferably formed of the same conductive material as the first conductive layer 42. However, the second conductive layer 48 may be formed of a conductive material layer different from the first conductive layer 42. After the entire surface of the second conductive layer 48 is planarized, the entire surface of the second conductive layer 48 is etched back or polished by chemical mechanical polishing. Polishing the surface of the second conductive layer 48 is performed until the surface of the first insulating film 44 is exposed. As a result, as shown in FIG. 4, the conductive plug 48a, that is, the second conductive layer pattern, is formed to fill the via hole 46 and form the same surface of the first insulating film 44.
도 4를 참조하면, 상기 제1 절연막(44) 및 상기 도전성 플러그(48a)의 전면에 제3 도전층(50)과 부착막(52)을 순차적으로 형성한다. 상기 제3 도전층(50)은 상기 제2 도전층(48)과 동일한 도전성 물질층으로 형성하는 것이 바람직하나, 다른 도전성 물질층으로 형성해도 무방하다. 또한, 상기 부착막(52)은 탄탈륨 산화막, 예컨대 TaO막으로 형성하는 것이 바람직하다. 상기 부착막(52)은 상기 제3 도전층(50)의 두께에 비해 얇은 두께로 형성한다. 상기 부착막(52)의 전면에 감광막, 예컨대 포토레지스트막(미도시)을 도포한다. 상기 감광막을 패터닝하되, 상기 도전성 플러그(48a) 사이의 제3 도전층(50) 상에 형성된 부착막(52)의 일부가 노출되도록 패터닝하여 상기 부착막(52)중에서 상기 도전성 플러그(48a) 위에 형성된 부분과 그 둘에의 일부를 덮는 감광막 패턴(54)을 형성한다.Referring to FIG. 4, a third conductive layer 50 and an adhesion layer 52 are sequentially formed on the entire surface of the first insulating layer 44 and the conductive plug 48a. The third conductive layer 50 is preferably formed of the same conductive material layer as the second conductive layer 48, but may be formed of another conductive material layer. In addition, the adhesion film 52 is preferably formed of a tantalum oxide film, such as a TaO film. The adhesion layer 52 is formed to be thinner than the thickness of the third conductive layer 50. A photoresist, for example, a photoresist film (not shown) is applied to the entire surface of the adhesion film 52. The photoresist is patterned, but is patterned to expose a portion of the adhesion film 52 formed on the third conductive layer 50 between the conductive plugs 48a, so that the photoresist film is patterned on the conductive plugs 48a. The photosensitive film pattern 54 which covers the formed part and the part in both is formed.
상기 감광막 패턴(54)을 식각마스크로 사용하여 상기 부착막(52) 및 상기 제3 도전층(50)을 순차적으로 건식식각 한 후, 상기 감광막 패턴(54)을 제거한다. 이 결과, 도 5에 도시한 바와 같이 상기 도전성 플러그(48a)을 통해 상기 제1 도전층(42)과 연결되는 제3 도전층 패턴(50a)이 형성되고 상기 제3 도전층 패턴(50a) 상에 부착막 패턴(52a)이 형성된다.After using the photoresist pattern 54 as an etching mask, the adhesion layer 52 and the third conductive layer 50 are sequentially dry-etched, and then the photoresist pattern 54 is removed. As a result, as shown in FIG. 5, a third conductive layer pattern 50a connected to the first conductive layer 42 is formed through the conductive plug 48a, and is formed on the third conductive layer pattern 50a. An adhesion film pattern 52a is formed on the substrate.
한편, 도 6을 참조하면, 상기 제1 기판(40)과는 별개의 제2 기판(60), 예컨대 제2 반도체 기판을 준비한다. 상기 제2 기판(60)은 상기 제1 기판(40)과 동일한 재료로 형성된 기판을 이용하는 것이 바람직하나, 후속 공정에서 제거될 것이므로 상기 제1 기판(40)과 다른 것을 사용해도 무방하다. 상기 제2 기판(60) 상에 열분해 등을 이용하여 실리콘 산화막과 쉽게 분리될 수 있는 물질막을 이용하여 분리막(62)을 형성한다. 계속해서, 상기 분리막(62) 상에 제2 절연막(64)을 형성한다.Meanwhile, referring to FIG. 6, a second substrate 60 separate from the first substrate 40, for example, a second semiconductor substrate is prepared. It is preferable to use a substrate formed of the same material as the first substrate 40 as the second substrate 60. However, since the second substrate 60 will be removed in a subsequent process, a different one from the first substrate 40 may be used. The separator 62 is formed on the second substrate 60 by using a material film that can be easily separated from the silicon oxide film by thermal decomposition. Subsequently, a second insulating film 64 is formed on the separator 62.
도 7을 참조하면, 상기 제2 기판(60)의 전면에 상기 제1 기판(40)의 전면을 부착시킨다. 상기 제1 및 제2 기판들(40, 60)의 부착은 상기 제1 기판(40)의 위쪽에 형성된 상기 부착막 패턴(52a)을 통해서 이루어진다. 즉, 상기 제2 기판(60) 상에 형성된 상기 제2 절연막(64)이 상기 부착막 패턴(52a)에 부착되어 이루어진다. 상기 제1 및 제2 기판(40, 60)의 전면이 서로 부착되면서 상기 제3 도전층 패턴 및 상기 부착막 패턴(52a) 사이에 빈 자리(56), 즉 어떠한 고형 물질도 존재하지 않는 공동이 형성된다. 단지, 상기 빈 자리(56)에는 상기 제1 및 제2 기판(40, 60)을 부착하는 과정에서 유입될 수 있는 가스성 기체나 공기가 존재할 수 있다.Referring to FIG. 7, the front surface of the first substrate 40 is attached to the front surface of the second substrate 60. Attachment of the first and second substrates 40 and 60 is performed through the adhesion layer pattern 52a formed on the first substrate 40. That is, the second insulating layer 64 formed on the second substrate 60 is attached to the adhesion layer pattern 52a. When the front surfaces of the first and second substrates 40 and 60 are attached to each other, a void 56, that is, a cavity in which no solid material is present, exists between the third conductive layer pattern and the adhesion layer pattern 52a. Is formed. However, gaseous gas or air that may be introduced in the process of attaching the first and second substrates 40 and 60 may be present in the empty space 56.
한편, 상기 제3 도전층 패턴(50a)과 그 사이에 채워지는 유전체로 인해 기생 커패시터가 형성된다. 그런데, 상기 제3 도전층 패턴(50a) 사이에는 상기한 바와 같이 빈 자리(56)가 형성되어 있고, 상기 빈 자리(56)의 유전율은 1이나 1에 가까운 값이 되므로, 상기 기생 커패시터의 정전용량은 상기 제3 도전층 패턴(50a) 사이에 고형 유전체가 채워졌을 때 보다 매우 낮은 값이 된다.On the other hand, a parasitic capacitor is formed by the third conductive layer pattern 50a and a dielectric material interposed therebetween. However, since the vacancy 56 is formed between the third conductive layer patterns 50a as described above, and the dielectric constant of the vacancy 56 is about 1 or close to 1, the electrostatic capacitance of the parasitic capacitor The capacitance is much lower than when a solid dielectric is filled between the third conductive layer patterns 50a.
계속해서, 도 8에 도시한 바와 같이, 상기 제1 및 제2 기판(40, 60)의 전면이 결합된 결과물에서 상기 제2 기판(60)을 포함하는 부분(66)을 제거한다. 상기 제2 기판(60)과 상기 제2 절연막(64) 사이에 상기 분리막(62)이 형성되어 있으므로, 상기 제2 기판(60)은 상기 결과물에서 쉽게 분리된다. 이때, 상기 분리막(62)의 일부도 함께 분리된다. 이렇게 됨으로써 상기 제1 기판(40) 상에는 상기 제1 절연막(44)의 전면을 덮되, 상기 부착막 패턴(52a)하고만 접촉되고 상기 부착막 패턴(52a) 상에 얹혀진 형태의 제2 절연막(64)이 더 형성된다. 이어서, 세정공정을 실시하여 상기 제2 기판(60)이 분리되면서 상기 제2 절연막(64) 상에 존재하는 상기 분리막(62)의 잔류물 및 공정 중에 발생된 오염물을 제거한다.Subsequently, as shown in FIG. 8, the portion 66 including the second substrate 60 is removed from the combined resultant surfaces of the first and second substrates 40 and 60. Since the separator 62 is formed between the second substrate 60 and the second insulating layer 64, the second substrate 60 is easily separated from the resultant. At this time, a part of the separation membrane 62 is also separated. As a result, a second insulating film 64 covering the entire surface of the first insulating film 44 on the first substrate 40 but in contact only with the adhesion film pattern 52a and mounted on the adhesion film pattern 52a. ) Is further formed. Subsequently, the second substrate 60 is separated to remove residues of the separator 62 and contaminants generated during the process while the second substrate 60 is separated.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기한 제3 도전층 패턴(50a)이나 그 위에 형성된 상기 부착막 패턴(52a)의 두께를 증감하여 상기 빈자리(56) 영역을 축소하거나, 확대할 수 있고, 또한, 상기 부착막을 상기 제3 도전층 상에 형성하는 대신, 상기 제2 절연막(64) 상에 형성한 후, 상기 제1 및 제2 기판을 서로 부착하여 본 발명을 실시할 수 있고, 상기 빈자리(56) 형성방법이 다층으로 도전층 패턴이 형성되는 영역, 예컨대 패드 영역등에도 적용되도록 본 발명을 실시할 수 있음이 명백하다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. For example, a person having ordinary skill in the art may increase or decrease the thickness of the third conductive layer pattern 50a or the adhesion layer pattern 52a formed thereon to reduce the space 56. Alternatively, the present invention can be enlarged or expanded, and instead of forming the adhesion film on the third conductive layer, the adhesion film is formed on the second insulating film 64, and then the first and second substrates are attached to each other. It is apparent that the present invention can be implemented so that the method for forming the vacancy 56 is applied to a region where a conductive layer pattern is formed in multiple layers, for example, a pad region. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.
상술한 바와 같이, 본 발명은 다층 배선 구조의 동일한 배선을 이루는 도전층 패턴과 도전층 패턴 사이에 고형 물질이 채워지지 않은 빈 자리가 형성되어 있다. 상기 빈자리에는 공기 또는 가스성 물질이 채워져 있다. 따라서, 상기 도전층 패턴들 사이를 채우는 유전체의 유전율은 1 또는 1에 가까울 정도로 낮으므로, 상기 도전층 패턴들과 그 사이의 유전물질로 이루어지는 기생 커패시터의 정전용량을 줄일 수 있다. 그러므로, 본 발명에 의한 반도체 장치는 퍼포먼스가 빨라지는 잇점이 있다.As described above, in the present invention, an empty space in which a solid material is not filled is formed between the conductive layer pattern and the conductive layer pattern constituting the same wiring of the multilayer wiring structure. The vacancy is filled with air or gaseous substances. Therefore, since the dielectric constant of the dielectric filling the conductive layer patterns is close to 1 or close to 1, the capacitance of the parasitic capacitor made of the conductive layer patterns and the dielectric material therebetween can be reduced. Therefore, the semiconductor device according to the present invention has an advantage of faster performance.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057698A KR20000041734A (en) | 1998-12-23 | 1998-12-23 | Semiconductor device having multi-layer structure with empty space between wiring and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057698A KR20000041734A (en) | 1998-12-23 | 1998-12-23 | Semiconductor device having multi-layer structure with empty space between wiring and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000041734A true KR20000041734A (en) | 2000-07-15 |
Family
ID=19564976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980057698A KR20000041734A (en) | 1998-12-23 | 1998-12-23 | Semiconductor device having multi-layer structure with empty space between wiring and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000041734A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495857B1 (en) * | 1998-12-29 | 2005-09-02 | 주식회사 하이닉스반도체 | Method of forming multi-layered metal wiring of semiconductor device |
| KR100782487B1 (en) * | 2006-08-21 | 2007-12-05 | 삼성전자주식회사 | Void confinement structures, semiconductor devices having the void confinement structures and methods of forming them |
| KR100861839B1 (en) * | 2006-12-28 | 2008-10-07 | 동부일렉트로닉스 주식회사 | Metal wiring formation method of semiconductor device |
-
1998
- 1998-12-23 KR KR1019980057698A patent/KR20000041734A/en not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495857B1 (en) * | 1998-12-29 | 2005-09-02 | 주식회사 하이닉스반도체 | Method of forming multi-layered metal wiring of semiconductor device |
| KR100782487B1 (en) * | 2006-08-21 | 2007-12-05 | 삼성전자주식회사 | Void confinement structures, semiconductor devices having the void confinement structures and methods of forming them |
| US7956439B2 (en) | 2006-08-21 | 2011-06-07 | Samsung Electronics Co., Ltd. | Void boundary structures, semiconductor devices having the void boundary structures and methods of forming the same |
| US8420524B2 (en) | 2006-08-21 | 2013-04-16 | Samsung Electronics Co. Ltd. | Void boundary structures, semiconductor devices having the void boundary structures and methods of forming the same |
| KR100861839B1 (en) * | 2006-12-28 | 2008-10-07 | 동부일렉트로닉스 주식회사 | Metal wiring formation method of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5869880A (en) | Structure and fabrication method for stackable, air-gap-containing low epsilon dielectric layers | |
| JP2964537B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6153511A (en) | Semiconductor device having a multilayered interconnection structure | |
| EP0890984B1 (en) | Method of making a dual damascene structure | |
| US5863832A (en) | Capping layer in interconnect system and method for bonding the capping layer onto the interconnect system | |
| US5502007A (en) | Method of forming flat surface of insulator film of semiconductor device | |
| KR100416591B1 (en) | Semiconductor device having bit line landing pad and borderless contact on the bit line stud with etch-stop layer, and formation method thereof | |
| US6265307B1 (en) | Fabrication method for a dual damascene structure | |
| JP2002026016A (en) | Semiconductor device and method of manufacturing the same | |
| KR0124644B1 (en) | Forming method of multi metal line for semiconductor device | |
| KR100248135B1 (en) | Multilevel interconnection structure for integrated circuits and method of producing same | |
| US6821896B1 (en) | Method to eliminate via poison effect | |
| KR20000041734A (en) | Semiconductor device having multi-layer structure with empty space between wiring and manufacturing method thereof | |
| KR19980030015A (en) | Multi-layered wiring formation method of semiconductor device | |
| JP2004079924A (en) | Semiconductor device | |
| JP2004039724A (en) | Semiconductor device and its manufacturing method | |
| JP2000058649A (en) | Manufacture of semiconductor device comprising multilayer interconnection | |
| KR0150685B1 (en) | Method of forming multi-layer metal wiring of semiconductor device | |
| JP2004072018A (en) | Semiconductor device and manufacturing method thereof | |
| KR100668221B1 (en) | MIM Capacitor Formation Method | |
| JPH1126575A (en) | Semiconductor device and its manufacture | |
| JPH1197530A (en) | Semiconductor device and manufacture therefor | |
| JPH0669154A (en) | Through hole structure and its manufacture | |
| KR100450244B1 (en) | Semiconductor device and fabrication method of thereof | |
| JP2001332619A (en) | Manufacturing method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19981223 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |