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KR20000041734A - 배선간에 빈자리를 갖는 다층배선구조를 갖는 반도체장치 및 그제조방법 - Google Patents

배선간에 빈자리를 갖는 다층배선구조를 갖는 반도체장치 및 그제조방법 Download PDF

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KR20000041734A
KR20000041734A KR1019980057698A KR19980057698A KR20000041734A KR 20000041734 A KR20000041734 A KR 20000041734A KR 1019980057698 A KR1019980057698 A KR 1019980057698A KR 19980057698 A KR19980057698 A KR 19980057698A KR 20000041734 A KR20000041734 A KR 20000041734A
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KR
South Korea
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conductive layer
insulating film
film
layer pattern
semiconductor device
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Withdrawn
Application number
KR1019980057698A
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English (en)
Inventor
윤중림
도명근
김영욱
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980057698A priority Critical patent/KR20000041734A/ko
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Abstract

다층 배선 구조를 갖는 반도체장치 및 그 제조방법에 관해 개시되어 있다. 다층 배선 구조의 동일한 배선을 이루는 도전층 패턴과 도전층 패턴 사이에 고형 물질이 채워지지 않은 빈 자리가 형성되어 있다. 상기 빈자리에는 공기 또는 가스성 물질이 채워져 있다. 따라서, 상기 도전층 패턴들 사이를 채우는 유전체의 유전율은 1 또는 1에 가까울 정도로 낮으므로, 상기 도전층 패턴들과 그 사이의 유전물질로 이루어지는 기생 커패시터의 정전용량을 줄일 수 있다. 그러므로, 본 발명에 의한 반도체 장치는 퍼포먼스가 빨라지는 잇점이 있다.

Description

배선간에 빈자리를 갖는 다층 배선 구조를 갖는 반도체장치 및 그 제조방법
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 자세하게는 배선 사이에 빈자리가 있는 다층 배선 구조를 갖는 반도체장치 및 그 제조방법에 관한 것이다.
반도체 장치가 고집적화되면서, 소자를 형성하는 배선 사이에 간격이 좁아지고 있다. 이와 같이, 배선들 사이의 수평거리가 좁아짐으로써 줄어든 배선영역을 보상하기 위해 배선들을 수직으로 다층화시킨다. 배선들을 다층화함으로써 배선간에 층간 절연막을 채워주어야 하는데, 문제는 상기 층간 절연막으로 사용되는 유전체의 유전율이 3 이상으로 커져서 배선과 상기 층간 절연막으로 이루어지는 기생 커패시터의 정전용량을 무시할 수 없다는데 있다. 상기 기생 커패시터는 반도체 장치에서 불필요한 곳에 형성되는 커패시터로써 배선에 흐르는 신호의 전송을 지연시켜 반도체 장치의 동작속도를 느리게 하는 요인중의 하나이다.
이와 같은 반도체 장치의 동작을 지연시키는 인자는 통상 반도체 장치를 형성과정에서 여러곳에 형성되는 것을 피할 수 없었으나, 반도체 장치가 고집적화됨으로써 반도체 장치의 동작특성을 개선시키는데 있어 해결해야할 중요한 과제로 부각되고 있다.
도 1을 참조하면, 종래 기술에 의한 다층 배선을 갖는 반도체 장치는 반도체 기판(10) 상에 도전층(12)이 형성되어 있고, 그 위에 층간 절연막(14)이 순차적으로 형성되어 있다. 상기 층간 절연막(14)에 상기 도전층(12)이 노출되는 비어홀(16)이 형성되어 있다. 상기 층간 절연막(14) 상에 상기 비어홀(16)을 채우는 도전층 패턴(18)이 형성되어 있다. 상기 층간 절연막(14)의 전면에 상기 도전층 패턴(18)을 덮는 상부 절연막(20)이 형성되어 있다.
이와 같은 종래 기술에 의한 다층 배선 구조에서 상기 도전층 패턴(18)과 그 사이의 층간 절연막(14)으로 이루어지는 기생 커패시터가 형성된다. 상기 도전층 패턴(18)을 통해 흐르는 데이터는 상기 기생 커패시터를 거치게 되고, 그 결과, 상기 데이터의 전달이 지연되는 등 반도체 장치의 동작 퍼포먼스(performance)가 느려진다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로서, 배선간에 형성되는 기생 커패시터의 정전용량을 줄여서 퍼포먼스를 빠르게 할 수 있는 다층 배선구조를 갖는 반도체 장치를 제공함에 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 반도체 장치의 제조방법을 제공함에 있다.
도 1은 종래 기술에 의한 반도체 장치 및 그 제조방법을 나타낸 단면도이다.
도 2는 본 발명의 실시예에 의한 배선간에 빈자리를 갖는 다층 배선 구조를 갖는 반도체 장치의 단면도이다.
도 3 내지 도 8은 도 2에 도시한 반도체 장치의 제조방법을 단계별로 나타낸 단면도이다.
*도면의 주요 부분에 대한 부호설명*
40, 60:제1 및 제2 기판.
42, 48, 50:제1 내지 제3 도전층.
44, 64:제1 및 제2 절연막.
46:비어홀. 48a:도전성 플러그.
52a:부착막 패턴. 56:빈 자리.
상기 기술적 과제를 달성하기 위하여, 본 발명은 적어도 두 개 이상의 도전층들이 층간 절연막을 사이에 두고 적층되어 있고, 상기 도전층들은 상기 층간 절연막에 형성된 비어홀을 통해 서로 접촉되어 있는 다층 배선구조를 갖는 반도체 장치에 있어서,
상기 도전층들중 선택된 어느 하나의 도전층은 그 사이에 고형 물질이 전혀 채워지지 않은 빈 자리가 있는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치를 제공한다.
여기서, 상기 빈 자리 사이의 도전층 상에 부착막 패턴이 형성되어 있다.
또한, 본 발명의 실시예에 의하면, 본 발명은 기판; 상기 기판 상에 형성된 제1 도전층; 상기 제1 도전층 상에 형성된 제1 절연막; 상기 제1 절연막에 형성된 비어홀; 상기 비어홀을 채운 도전성 플러그; 상기 도전성 플러그 전면을 포함하는 층간 절연막 상에 형성된 제3 도전층 패턴; 상기 제3 도전층 패턴 상에 형성된 부착막 패턴; 상기 제3 도전층 패턴 및 상기 부착막 패턴이 형성된 결과물 전면을 덮고 있되, 상기 제1 절연막 및 상기 제3 도전층 패턴과 접촉되지 않고 상기 부착막 패턴 상에 얹혀 있어 상기 제3 도전층 패턴, 상기 부착막 패턴 및 상기 제1 절연막과 함께 상기 제3 도전층 패턴 사이에 빈 자리를 형성하는 제2 절연막을 구비하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치를 제공한다.
여기서, 상기 제1 절연막은 층간 절연막으로써, 화학기상 증착(Chemical Vapor Deposition, 이하, CVD라 함) 산화막이다.
본 발명의 실시예에 의하면, 상기 제1 절연막은 SOG(Spin On Glass)막이다. 또한, 상기 부착막은 탄탈륨 산화막, 예컨대 TaO인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 다층 배선 구조를 갖는 반도체 장치의 제조방법을 제공한다.
즉, (a) 제1 및 제2 기판을 준비한다. (b) 상기 제1 기판 상에 제1 도전층을 형성한다. (c) 상기 제1 도전층 상에 제1 절연막을 형성한다. (d) 상기 제1 절연막 상에 상기 제1 도전층과 접촉되는 제3 도전층 패턴을 형성하고 상기 제3 도전층 패턴 상에 부착막 패턴을 순차적으로 형성한다. (e) 상기 제1 기판 상에 상기 부착막 패턴과 접촉되는 제2 절연막을 형성하면서 상기 제3 도전층 패턴 사이에 고형 물질이 채워지지 않은 빈자리(공동)를 형성한다. (f) 상기 빈자리가 형성된 결과물을 세정한다.
본 발명의 실시예에 의하면, 상기 (e) 공정은 다음 공정을 더 포함한다.
즉, (e1) 상기 제2 기판 상에 상기 제2 절연막을 형성한다. (e2) 상기 제1 및 제2 기판의 전면을 부착시켜 상기 제2 절연막과 상기 부착막 패턴을 부착시킨다. (e3) 상기 제1 및 제2 기판의 전면이 서로 부착된 결과물에서 상기 제2 기판만을 분리한다.
또한, 상기 제2 절연막을 형성하기 전에 상기 제2 기판 상에 실리콘 산화막과 쉽게 분리될 수 있는 물질막을 더 형성하는 것이 바람직하다.
상기 공정에서 상기 제1 절연막은 층간 절연막이며, CVD 산화막 또는 SOG막으로 형성하는 것이 바람직하다.
또한, 상기 부착막은 탄탈륨 산화막, 예컨대 TaO막으로 형성하는 것이 바람직하다.
본 발명은 다층 배선 구조의 동일한 배선을 이루는 도전층 패턴과 도전층 패턴 사이에 고형 물질이 채워지지 않은 빈 자리가 형성되어 있다. 상기 빈자리에는 공기 또는 가스성 물질이 채워져 있다. 따라서, 상기 도전층 패턴들 사이를 채우는 유전체의 유전율은 1 또는 1에 가까울 정도로 낮으므로, 상기 도전층 패턴들과 그 사이의 유전물질로 이루어지는 기생 커패시터의 정전용량을 줄일 수 있다. 그러므로, 본 발명에 의한 반도체 장치는 퍼포먼스가 빨라지는 잇점을 갖는다.
이하, 본 발명의 실시예에 의한 배선 사이에 빈자리가 있는 다층 배선 구조를 갖는 반도체장치 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3의 층이 개재되어 질 수도 있다.
첨부된 도면들 중, 도 2는 본 발명의 실시예에 의한 배선 사이에 빈 자리가 있는 다층 배선 구조를 갖는 반도체 장치의 단면도이고, 도 3 내지 도 8은 도 2에 도시한 반도체장치의 제조방법을 단계별로 나타낸 단면도이다.
도 2를 참조하면, 기판(40) 상에 제1 도전층(42)이 형성되어 있다. 상기 제1 도전층(42)은 상기 기판(40)의 일부 일수도 있다. 따라서, 상기 기판(40)과 상기 제1 도전층(42)은 하나의 기판일 수 있다. 상기 제1 도전층(42) 상에 제1 절연막(44)이 형성되어 있다. 상기 제1 절연막(44)은 층간 절연막 역할을 한다. 상기 제1 절연막(44)은 화학기상 증착된 산화막(CVD oxide)이나 도포성 물질막, 예컨대 SOG막이다. 상기 제1 절연막(44)에 상기 제1 도전층(42)이 노출되는 비어홀(46)이 형성되어 있고, 상기 비어홀(46)에 상기 제1 도전층(42)과 접촉되는 도전성 플러그(48a)가 채워져 있다. 상기 도전성 플러그(48a)는 제2 도전층 패턴이다. 상기 도전성 플러그(48a)의 전면을 포함하는 상기 제1 절연막(44) 상에 제3 도전층 패턴(50a)이 형성되어 있다. 상기 제3 도전층 패턴(50a) 상에 부착막 패턴(52a)이 형성되어 있다. 상기 부착막 패턴(52a)은 탄탈륨 산화막 패턴, 예컨대 TaO막 패턴이다. 상기 부착막 패턴(52a) 상에 상기 제1 절연막(44)의전면을 덮는 제2 절연막(64)이 얹혀있다. 즉, 상기 제2 절연막(64)은 상기 제3 도전층 패턴(50a) 사이로 노출되는 상기 제1 절연막(44)과 접촉되어 있지 않고 상기 부착막 패턴(52a)하고만 접촉되어 있다. 결국, 상기 제3 도전층 패턴(50a)사이에서 상기 제2 절연막(64)은 제1 절연막(44) 위에 떠 있는 상태가 되므로, 상기 제3 도전층 패턴(50a) 사이에는 어떠한 고형 물질도 채워지지 않은 빈 자리(56), 즉 공동(vacancy)가 형성된다. 상기 빈 자리(56)에는 제조과정에서 공기나 가스성 물질이 채워진다. 그러므로, 상기 빈 자리(56)의 유전율은 1이나 1에 가까운 값이 된다.
상기 제2 절연막(64)은 상기 제1 절연막(44)과 동일한 물질막인 CVD 산화막 또는 도포성 물질막의 하나인 SOG막인 것이 바람직하나, 다른 절연성 물질막이라도 무방하다.
계속해서, 이와 같은 구성의 다층 배선 구조를 갖는 반도체 장치의 제조방법을 설명한다.
도 3을 참조하면, 제1 기판(40), 예컨대 제1 반도체 기판 상에 제1 도전층(42)을 형성한다. 상기 제1 도전층(42) 상에 제1 절연막(44)을 형성한다. 상기 제1 절연막(44)은 CVD산화막 또는 도포성 물질막, 예컨대 SOG막으로 형성한다. 상기 제1 절연막(44)에 상기 제1 도전층(42)이 노출되는 비어홀(46)을 형성한다. 상기 제1 절연막(44) 상에 상기 비어홀(46)을 채우는 제2 도전층(48)을 형성한다. 상기 제2 도전층(48)은 상기 제1 도전층(42)과 동일한 도전성 물질로 형성하는 것이 바람직하다. 그러나, 상기 제2 도전층(48)을 상기 제1 도전층(42)과 다른 도전성 물질층으로 형성해도 무방하다. 상기 제2 도전층(48)의 전면을 평탄화 한 후, 그 전면을 에치 백 이나, 화학적 기계적 연마(Chemical Mechanical Polishing)방법으로 연마한다. 상기 제2 도전층(48) 표면의 연마는 상기 제1 절연막(44)의 표면이 노출될 때 까지 실시한다. 이 결과, 도 4에 도시한 바와 같이, 상기 비어홀(46)을 채우고 상기 제1 절연막(44)의 동일한 표면을 이루는 도전성 플러그(48a), 즉 제2 도전층 패턴이 형성된다.
도 4를 참조하면, 상기 제1 절연막(44) 및 상기 도전성 플러그(48a)의 전면에 제3 도전층(50)과 부착막(52)을 순차적으로 형성한다. 상기 제3 도전층(50)은 상기 제2 도전층(48)과 동일한 도전성 물질층으로 형성하는 것이 바람직하나, 다른 도전성 물질층으로 형성해도 무방하다. 또한, 상기 부착막(52)은 탄탈륨 산화막, 예컨대 TaO막으로 형성하는 것이 바람직하다. 상기 부착막(52)은 상기 제3 도전층(50)의 두께에 비해 얇은 두께로 형성한다. 상기 부착막(52)의 전면에 감광막, 예컨대 포토레지스트막(미도시)을 도포한다. 상기 감광막을 패터닝하되, 상기 도전성 플러그(48a) 사이의 제3 도전층(50) 상에 형성된 부착막(52)의 일부가 노출되도록 패터닝하여 상기 부착막(52)중에서 상기 도전성 플러그(48a) 위에 형성된 부분과 그 둘에의 일부를 덮는 감광막 패턴(54)을 형성한다.
상기 감광막 패턴(54)을 식각마스크로 사용하여 상기 부착막(52) 및 상기 제3 도전층(50)을 순차적으로 건식식각 한 후, 상기 감광막 패턴(54)을 제거한다. 이 결과, 도 5에 도시한 바와 같이 상기 도전성 플러그(48a)을 통해 상기 제1 도전층(42)과 연결되는 제3 도전층 패턴(50a)이 형성되고 상기 제3 도전층 패턴(50a) 상에 부착막 패턴(52a)이 형성된다.
한편, 도 6을 참조하면, 상기 제1 기판(40)과는 별개의 제2 기판(60), 예컨대 제2 반도체 기판을 준비한다. 상기 제2 기판(60)은 상기 제1 기판(40)과 동일한 재료로 형성된 기판을 이용하는 것이 바람직하나, 후속 공정에서 제거될 것이므로 상기 제1 기판(40)과 다른 것을 사용해도 무방하다. 상기 제2 기판(60) 상에 열분해 등을 이용하여 실리콘 산화막과 쉽게 분리될 수 있는 물질막을 이용하여 분리막(62)을 형성한다. 계속해서, 상기 분리막(62) 상에 제2 절연막(64)을 형성한다.
도 7을 참조하면, 상기 제2 기판(60)의 전면에 상기 제1 기판(40)의 전면을 부착시킨다. 상기 제1 및 제2 기판들(40, 60)의 부착은 상기 제1 기판(40)의 위쪽에 형성된 상기 부착막 패턴(52a)을 통해서 이루어진다. 즉, 상기 제2 기판(60) 상에 형성된 상기 제2 절연막(64)이 상기 부착막 패턴(52a)에 부착되어 이루어진다. 상기 제1 및 제2 기판(40, 60)의 전면이 서로 부착되면서 상기 제3 도전층 패턴 및 상기 부착막 패턴(52a) 사이에 빈 자리(56), 즉 어떠한 고형 물질도 존재하지 않는 공동이 형성된다. 단지, 상기 빈 자리(56)에는 상기 제1 및 제2 기판(40, 60)을 부착하는 과정에서 유입될 수 있는 가스성 기체나 공기가 존재할 수 있다.
한편, 상기 제3 도전층 패턴(50a)과 그 사이에 채워지는 유전체로 인해 기생 커패시터가 형성된다. 그런데, 상기 제3 도전층 패턴(50a) 사이에는 상기한 바와 같이 빈 자리(56)가 형성되어 있고, 상기 빈 자리(56)의 유전율은 1이나 1에 가까운 값이 되므로, 상기 기생 커패시터의 정전용량은 상기 제3 도전층 패턴(50a) 사이에 고형 유전체가 채워졌을 때 보다 매우 낮은 값이 된다.
계속해서, 도 8에 도시한 바와 같이, 상기 제1 및 제2 기판(40, 60)의 전면이 결합된 결과물에서 상기 제2 기판(60)을 포함하는 부분(66)을 제거한다. 상기 제2 기판(60)과 상기 제2 절연막(64) 사이에 상기 분리막(62)이 형성되어 있으므로, 상기 제2 기판(60)은 상기 결과물에서 쉽게 분리된다. 이때, 상기 분리막(62)의 일부도 함께 분리된다. 이렇게 됨으로써 상기 제1 기판(40) 상에는 상기 제1 절연막(44)의 전면을 덮되, 상기 부착막 패턴(52a)하고만 접촉되고 상기 부착막 패턴(52a) 상에 얹혀진 형태의 제2 절연막(64)이 더 형성된다. 이어서, 세정공정을 실시하여 상기 제2 기판(60)이 분리되면서 상기 제2 절연막(64) 상에 존재하는 상기 분리막(62)의 잔류물 및 공정 중에 발생된 오염물을 제거한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기한 제3 도전층 패턴(50a)이나 그 위에 형성된 상기 부착막 패턴(52a)의 두께를 증감하여 상기 빈자리(56) 영역을 축소하거나, 확대할 수 있고, 또한, 상기 부착막을 상기 제3 도전층 상에 형성하는 대신, 상기 제2 절연막(64) 상에 형성한 후, 상기 제1 및 제2 기판을 서로 부착하여 본 발명을 실시할 수 있고, 상기 빈자리(56) 형성방법이 다층으로 도전층 패턴이 형성되는 영역, 예컨대 패드 영역등에도 적용되도록 본 발명을 실시할 수 있음이 명백하다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명은 다층 배선 구조의 동일한 배선을 이루는 도전층 패턴과 도전층 패턴 사이에 고형 물질이 채워지지 않은 빈 자리가 형성되어 있다. 상기 빈자리에는 공기 또는 가스성 물질이 채워져 있다. 따라서, 상기 도전층 패턴들 사이를 채우는 유전체의 유전율은 1 또는 1에 가까울 정도로 낮으므로, 상기 도전층 패턴들과 그 사이의 유전물질로 이루어지는 기생 커패시터의 정전용량을 줄일 수 있다. 그러므로, 본 발명에 의한 반도체 장치는 퍼포먼스가 빨라지는 잇점이 있다.

Claims (10)

  1. 적어도 두 개 이상의 도전층들이 층간 절연막을 사이에 두고 적층되어 있고, 상기 도전층들은 상기 층간 절연막에 형성된 비어홀을 통해 서로 접촉되어 있는 다층 배선구조를 갖는 반도체 장치에 있어서,
    상기 도전층들중 선택된 어느 하나의 도전층은 그 사이에 고형 물질이 전혀 채워지지 않은 빈 자리가 형성되어 있는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치.
  2. 제1항에 있어서, 상기 빈 자리 사이의 도전층 상에 부착막 패턴이 더 형성되어 있는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치.
  3. 기판;
    상기 기판 상에 형성된 제1 도전층;
    상기 제1 도전층 상에 형성된 제1 절연막;
    상기 제1 절연막에 형성된 비어홀;
    상기 비어홀을 채운 도전성 플러그;
    상기 도전성 플러그 전면을 포함하는 층간 절연막 상에 형성된 제3 도전층 패턴;
    상기 제3 도전층 패턴 상에 형성된 부착막 패턴;
    상기 제3 도전층 패턴 및 상기 부착막 패턴이 형성된 결과물 전면을 덮고 있되, 상기 제1 절연막 및 상기 제3 도전층 패턴과 접촉되지 않고 상기 부착막 패턴 상에 얹혀 있어 상기 제3 도전층 패턴, 상기 부착막 패턴 및 상기 제1 절연막과 함께 상기 제3 도전층 패턴 사이에 빈 자리를 형성하는 제2 절연막을 구비하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치.
  4. 제3항에 있어서, 상기 제1 절연막은 층간 절연막으로써, CVD 산화막인 것을 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치.
  5. 제3항에 있어서, 상기 부착막은 탄탈륨 산화막인 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치.
  6. (a) 제1 및 제2 기판을 준비하는 단계;
    (b) 상기 제1 기판 상에 제1 도전층을 형성하는 단계;
    (c) 상기 제1 도전층 상에 제1 절연막을 형성하는 단계;
    (d) 상기 제1 절연막 상에 상기 제1 도전층과 접촉되는 제3 도전층 패턴을 형성하고 상기 제3 도전층 패턴 상에 부착막 패턴을 순차적으로 형성하는 단계;
    (e) 상기 제1 기판 상에 상기 부착막 패턴과 접촉되는 제2 절연막을 형성하면서 상기 제3 도전층 패턴 사이에 고형 물질이 채워지지 않은 빈자리(공동)를 형성하는 단계; 및
    (f) 상기 빈자리가 형성된 결과물을 세정하는 단계를 포함하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 (e) 단계는,
    (e1) 상기 제2 기판 상에 상기 제2 절연막을 형성하는 단계;
    (e2) 상기 제1 및 제2 기판의 전면을 부착시켜 상기 제2 절연막과 상기 부착막 패턴을 부착시키는 단계; 및
    (e3) 상기 제1 및 제2 기판의 전면이 서로 부착된 결과물에서 상기 제2 기판을 분리하는 단계;
  8. 제6항에 있어서, 상기 제1 절연막은 층간 절연막으로써 CVD 산화막 또는 SOG막으로 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  9. 제6항에 있어서, 상기 부착막은 탄탈륨 산화막으로 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  10. 제7항에 있어서, 상기 제2 기판과 상기 제2 절연막 사이에 실리콘 산화막과 쉽게 분리될 수 있는 물질막을 더 형성하는 것을 특징으로 하는 다층 배선구조를 갖는 반도체 장치의 제조방법.
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