JP2004072018A

JP2004072018A - Semiconductor device and manufacturing method thereof

Info

Publication number: JP2004072018A
Application number: JP2002232555A
Authority: JP
Inventors: Yoji Okada; 岡田　庸二; Yuichi Ando; 安藤　友一; Kazumi Hara; 原　和巳; Masaya Otsuka; 大塚　正也
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-08-09
Filing date: 2002-08-09
Publication date: 2004-03-04

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and a manufacturing method thereof, wherein the permittivity of an interlayer insulating film is reduced so that not only the inter-wiring parasitic capacitance in the same layer, but also the inter-wiring parasitic capacitance between an upper wiring layer and a lower wiring layer in multi-layer wiring can be reduced. <P>SOLUTION: An interlayer insulating film 5 is formed on an interlayer insulating film 1 and on a lower wiring layer 3. The interlayer insulating film 5 comprises, for example, a first insulating film 7, a second insulating film 9 consisting of a silicon nitride film, and a third insulating film 11 in this order from the lower layer side. A plurality of openings 13 are formed in a region different from the via hole forming region of the first insulating film 7. The upper side of the opening 13 is covered with the second insulating film 9 and a void 15 is formed there. A via hole 17 is formed in the first insulating film 7 and the second insulating film 9. A trench 19 is formed in the upper wiring layer forming region of the third insulating film. An upper wiring layer 21 is formed within the via hole 17 and within the trench 19. The trench 19 and the upper wiring layer 21 are formed also on the second insulating film 9 over the void 15. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の多層配線化や高集積化にともなって、配線間に生じる寄生容量に起因する信号伝播遅延の発生を抑制すべく、配線間の層間絶縁膜を低誘電率化する必要がある。
層間絶縁膜の低誘電率化についてはいろいろな方法が検討されている。現在の主流は低誘電率材料の適用であるが、これには低誘電率化についてある程度の限界がある。
究極は比誘電率が１である真空を使うのが理想であるが、現状では層間絶縁膜中に空隙を設けて少しでも誘電率を下げようという試みがある。
【０００３】
層間絶縁膜内に空隙を設けて低誘電率化を図る方法として、同一層に形成された間隔の狭い配線間に層間絶縁膜のカバレージの悪さにより空隙を形成する方法がある（例えば特開２０００−３１２７８号公報、特開２００１−８５５１９号公報、特開平１０−１２７３０号公報などを参照）。
【０００４】
【発明が解決しようとする課題】
しかし、間隔の狭い配線間に空隙を形成する方法では、同一層の配線間寄生容量を低減することはできても、多層配線における上層配線層と下層配線層の配線間寄生容量を低減することができない。
そこで本発明は、層間絶縁膜の誘電率を低減して、同一層の配線間寄生容量のみならず、多層配線における上層配線層と下層配線層の配線間寄生容量も低減することができる半導体装置及びその製造方法を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】
本発明にかかる半導体装置は、接続孔形成領域とは異なる領域に複数の開口部をもつ第１絶縁膜と、内部に空隙をもった状態で上記開口部を覆うように上記第１絶縁膜上に形成された第２絶縁膜としてのシリコン窒化膜を含む層間絶縁膜を備えたものである。
【０００６】
本発明にかかる半導体装置の製造方法は、半導体基板上に第１絶縁膜を形成し、接続孔形成領域とは異なる領域の上記第１絶縁膜に複数の開口部を形成する工程、及び、上記第１絶縁膜上に、内部に空隙をもった状態で上記開口部を覆うように上層絶縁膜としてのシリコン窒化膜からなる第２絶縁膜を形成する工程を含む。
【０００７】
第１絶縁膜に設けられた開口部をシリコン窒化膜からなる第２絶縁膜により覆うことにより、層間絶縁膜に空隙を設けている。これにより、層間絶縁膜の材料がもつ誘電率以下に誘電率を下げることができる。さらに、接続孔形成領域とは異なる領域であれば空隙を形成することができるので、同一層の配線間寄生容量のみならず、多層配線における上層配線層と下層配線層の配線間寄生容量も低減することができる。第１絶縁膜に形成される開口部は、第１絶縁膜の厚み方向に表面から底面まで形成された貫通孔形状であってもよいし、第１絶縁膜の厚み方向に表面から途中まで形成された凹部形状であってもよい。
【０００８】
【発明の実施の形態】
本発明の半導体装置において、上記第２絶縁膜上にダマシン加工技術により形成された上層配線層が形成されていることが好ましい。その結果、シリコン窒化膜からなる第２絶縁膜をダマシン加工技術においてエッチングストッピングレイヤーとして使用することができるので、製造工程を増加させることなく、層間絶縁膜上にダマシン加工技術により上層配線層を形成することができる。
【０００９】
本発明の半導体装置において、上記第１絶縁膜には上記開口部とは異なる領域に接続孔が形成されており、上記接続孔内及び上記第２絶縁膜上にデュアルダマシン加工技術により形成された上層配線層が形成されていることが好ましい。その結果、シリコン窒化膜からなる第２絶縁膜をデュアルダマシン加工技術においてエッチングストッピングレイヤーとして使用することができるので、製造工程を増加させることなく、接続孔内及び層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００１０】
本発明の半導体装置の製造方法において、上記第２絶縁膜上に第３絶縁膜を形成し、上記第２絶縁膜をエッチングストッピングレイヤーとして上記第３絶縁膜に配線用溝を形成し、上記配線用溝に導電材料を埋め込んで上記第２絶縁膜上に上層配線層を形成する工程を含むことが好ましい。その結果、シリコン窒化膜からなる第２絶縁膜をエッチングストッピングレイヤーとして使用することにより、製造工程を増加させることなく、層間絶縁膜上にダマシン加工技術により上層配線層を形成することができる。
【００１１】
さらに、上記第３絶縁膜の形成後であって上記上層配線層の形成前に、上記第２絶縁膜及び上記第１絶縁膜に接続孔を形成する工程を含み、上記上層配線層の形成時に上記接続孔内にも導電材料を埋め込むことが好ましい。その結果、シリコン窒化膜からなる第２絶縁膜をエッチングストッピングレイヤーとして使用することにより、製造工程を増加させることなく、層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００１２】
【実施例】
図１は半導体装置の一実施例を示す断面図である。
半導体基板（図示は省略）上に層間絶縁膜１が形成されている。層間絶縁膜１の表面側に例えば銅からなる下層配線層３が形成されている。層間絶縁膜１上及び下層配線層３上に層間絶縁膜５が形成されている。
【００１３】
層間絶縁膜５は、例えば下層側から順に、膜厚が５０００〜１００００Å（オングストローム）程度の低誘電率絶縁膜からなる第１絶縁膜７、膜厚が３００〜１０００Å程度のシリコン窒化膜からなる第２絶縁膜９、膜厚が１００００〜２００００Å程度の低誘電率絶縁膜からなる第３絶縁膜１１により構成されている。低誘電率絶縁膜としては、例えばＦＳＧ（フッ化ケイ酸塩ガラス）、ＳＩＬＫ（ダウ・ケミカル社（米国）の商標）、ＣＯＲＡＬ（ノベラス・システムズ社（米国）の商標）などを挙げることができる。
【００１４】
第１絶縁膜７のビアホール（接続孔）形成領域とは異なる領域に複数の開口部１３が形成されている。開口部１３の上面側から見た形状は例えば略正方形であり、寸法は０．０３×０．０３〜０．０８×０．０８μｍ（マイクロメートル）程度である。開口部１３の上部側は第２絶縁膜９により覆われており、空隙１５が形成されている。
【００１５】
第１絶縁膜７及び第２絶縁膜９に下層配線層３と上層配線層２１を電気的に接続するためのビアホール１７が形成されている。第３絶縁膜の上層配線層形成領域にトレンチ（配線用溝）１９が形成されている。ビアホール１７の上面側から見た形状は例えば略正方形であり、寸法は０．１×０．１μｍ程度である。
ビアホール１７内及びトレンチ１９内に例えば銅からなる上層配線層２１が形成されている。図示はされていないが、空隙１５上の第２絶縁膜９上にもトレンチ１９及び上層配線層２１が形成されている。
【００１６】
この実施例では、層間絶縁膜５の第１絶縁膜７に空隙１５が形成されているので、層間絶縁膜５の誘電率を下げることができる。空隙１５はビアホール１７の形成領域とは異なる領域であれば設けることができる。これにより、上層配線層２１，２１間の寄生容量のみならず、上層配線層２１と下層配線層３の配線間寄生容量も低減することができる。
【００１７】
図２及び図３は半導体装置の製造方法の一実施例を示す工程断面図である。図１から図３を参照してこの実施例を説明する。
（１）半導体基板（図示は省略）上に層間絶縁膜１を形成する。ダマシン技術により、層間絶縁膜１の表面側に例えば銅からなる下層配線層３を形成する（図２（Ａ）参照）。
【００１８】
（２）例えばスピンコート法又はＣＶＤ（化学的気相成長）法により、層間絶縁膜１上及び下層配線層３上に低誘電率絶縁膜からなる第１絶縁膜７を５０００〜１００００Å程度の膜厚に形成する。写真製版技術により第１絶縁膜７上に開口部１３の形成領域を画定するためのフォトレジストパターン２３を形成する。ドライエッチング技術により、フォトレジストパターン２３をマスクにして、第１絶縁膜７を選択的に除去して、第１絶縁膜７のビアホール形成領域とは異なる領域に開口部１３を形成する（図２（Ｂ）参照）。開口部１３の上面側から見た形状は例えば略正方形であり、寸法は０．０３×０．０３〜０．０８×０．０８μｍである。ここで、フォトレジストパターン２３を形成する写真製版工程において、開口部１３は空隙を形成することを目的とするのであって特に下層配線層３等との導通は目的としていないので、多少の解像不良は問題ない。
【００１９】
（３）フォトレジストパターン２３を除去した後、例えば減圧ＣＶＤ（化学的気相成長）法により、第１絶縁膜７上に第２絶縁膜９としてのシリコン窒化膜を３００〜１０００Åの膜厚に形成する。これにより、開口部１３の上部側が第２絶縁膜９により覆われ、空隙１５が形成される（図２（Ｃ）参照）。
【００２０】
（４）例えばスピンコート法又はＣＶＤ法により、第２絶縁膜９上に低誘電率絶縁膜からなる第３絶縁膜１１を１００００〜２００００Å程度の膜厚に形成する。写真製版技術により第３絶縁膜１１上にトレンチ１９の形成領域を画定するためのフォトレジストパターン２５を形成する。ドライエッチング技術により、フォトレジストパターン２５をマスクにして、第３絶縁膜１１を選択的に除去してトレンチ１９を形成する（図３（Ｄ）参照）。この工程において、シリコン窒化膜からなる第２絶縁膜９はエッチングストッピングレイヤーとして機能する。図示はされていないが、空隙１５上の第２絶縁膜９上にもトレンチ１９が形成され
る。
【００２１】
（５）フォトレジストパターン２５を除去した後、写真製版技術により第３絶縁膜１１上及びトレンチ１９内にビアホール１７の形成領域を画定するためのフォトレジストパターン２７を形成する。ドライエッチング技術により、フォトレジストパターン２７をマスクにして、第２絶縁膜９及び第１絶縁膜７を選択的に除去してビアホール１７を形成する（図３（Ｅ）参照）。
【００２２】
（６）フォトレジストパターン２７を除去した後、例えばスパッタリング法により、第３絶縁膜１１上、スルーホール１７内及びトレンチ１９内に窒化チタン膜からなるバリアメタル層（図示は省略）を形成する。メッキ法によりバリアメタル層上に例えば銅からなる配線材料膜を形成する。ＣＭＰ（化学的機械的研磨）法により、配線材料膜及びバリアメタル層を研磨して、スルーホール１７内及びトレンチ１９内に埋め込まれた上層配線層２１を形成する（図１参照）。
この実施例ではデュアルダマシン加工技術を用いており、この実施例で用いたトレンチを形成した後にビアホールを形成する方式はトレンチファースト方式とも呼ばれている。
【００２３】
この実施例では、層間絶縁膜５の第１絶縁膜７に空隙１５を形成することができるので、層間絶縁膜５の誘電率を下げることができ、上層配線層２１，２１間の寄生容量のみならず、上層配線層２１と下層配線層３の配線間寄生容量も低減することができる。
さらに、シリコン窒化膜からなる第２絶縁膜９をデュアルダマシン加工技術においてエッチングストッピングレイヤーとして使用しているので（工程（４）及び図３（Ｄ）参照）、製造工程を増加させることなく、接続孔内及び層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００２４】
図４は半導体装置の製造方法の他の実施例を示す工程断面図である。この実施例の第２絶縁膜形成工程までは図２を参照して説明した製造工程と同じである。図１、図２及び図４を参照してこの実施例を説明する。
（１）半導体基板（図示は省略）上に層間絶縁膜１を形成し、層間絶縁膜１の表面側に下層配線層３を形成する（図２（Ａ）参照）。
【００２５】
（２）層間絶縁膜１上及び下層配線層３上に第１絶縁膜７を形成し、さらにその上にフォトレジストパターン２３を形成し、ドライエッチング技術により、フォトレジストパターン２３をマスクにして、第１絶縁膜７を選択的に除去して開口部１３を形成する（図２（Ｂ）参照）。
（３）フォトレジストパターン２３を除去した後、第１絶縁膜７上に第２絶縁膜９を３００〜１０００Åの膜厚に形成し、空隙１５を形成する（図２（Ｃ）参照）。
【００２６】
（４）例えばスピンコート法又はＣＶＤ法により、第２絶縁膜９上に低誘電率絶縁膜からなる第３絶縁膜１１を１００００〜２００００Å程度の膜厚に形成する。写真製版技術により第３絶縁膜１１上にビアホール１７の形成領域を画定するためのフォトレジストパターン２９を形成する。ドライエッチング技術により、フォトレジストパターン２９をマスクにして、第３絶縁膜１１、第２絶縁膜９及び第１絶縁膜７を選択的に除去してビアホール１７を形成する（図４（Ｄ）参照
）。
【００２７】
（５）フォトレジストパターン２９を除去した後、写真製版技術により第３絶縁膜１１上及びビアホール１７内にトレンチ１９の形成領域を画定するためのフォトレジストパターン３１を形成する。ドライエッチング技術により、フォトレジストパターン３１をマスクにして、第３絶縁膜１１を選択的に除去してトレンチ１９を形成する（図４（Ｅ）参照）。この工程において、シリコン窒化膜からなる第２絶縁膜９はエッチングストッピングレイヤーとして機能する。図示はされていないが、空隙１５上の第２絶縁膜９上にもトレンチ１９が形成される。
【００２８】
（６）フォトレジストパターン３１を除去した後、図１から図３を参照して説明した実施例の工程（６）と同様にして、スルーホール１７内及びトレンチ１９内に埋め込まれた上層配線層２１を形成する（図１参照）。
この実施例ではデュアルダマシン加工技術を用いており、この実施例で用いたビアホールを形成した後にトレンチを形成する方式はビアファースト方式とも呼ばれている。
【００２９】
この実施例によっても、層間絶縁膜５の第１絶縁膜７に空隙１５を形成して層間絶縁膜５の誘電率を下げることができ、上層配線層２１，２１間の寄生容量のみならず、上層配線層２１と下層配線層３の配線間寄生容量も低減することができる。
さらに、シリコン窒化膜からなる第２絶縁膜９をデュアルダマシン加工技術においてエッチングストッピングレイヤーとして使用しているので（工程（５）及び図４（Ｅ）参照）、製造工程を増加させることなく、接続孔内及び層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００３０】
図５は半導体装置の製造方法のさらに他の実施例を示す工程断面図である。この実施例の第２絶縁膜形成工程までは図２を参照して説明した製造工程と同じである。図１、図２及び図５を参照してこの実施例を説明する。
（１）半導体基板（図示は省略）上に層間絶縁膜１を形成し、層間絶縁膜１の表面側に下層配線層３を形成する（図２（Ａ）参照）。
【００３１】
（２）層間絶縁膜１上及び下層配線層３上に第１絶縁膜７を形成し、さらにその上にフォトレジストパターン２３を形成し、ドライエッチング技術により、フォトレジストパターン２３をマスクにして、第１絶縁膜７を選択的に除去して開口部１３を形成する（図２（Ｂ）参照）。
（３）フォトレジストパターン２３を除去した後、第１絶縁膜７上に第２絶縁膜９を３００〜１０００Åの膜厚に形成し、空隙１５を形成する（図２（Ｃ）参照）。
【００３２】
（４）写真製版技術により第２絶縁膜９上にビアホール１７の形成領域を画定するためのフォトレジストパターン３３を形成する。ドライエッチング技術により、フォトレジストパターン３３をマスクにして、第２絶縁膜９を選択的に除去してビアホールの一部分を構成する開口部３５を形成する（図５（Ｄ）参照）。
【００３３】
（５）フォトレジストパターン３３を除去した後、例えばスピンコート法又はＣＶＤ法により、第２絶縁膜９上及び開口部３５内に低誘電率絶縁膜からなる第３絶縁膜１１を１００００〜２００００Å程度の膜厚に形成する。写真製版技術により第３絶縁膜１１上にトレンチ１９の形成領域を画定するためのフォトレジストパターン３７を形成する。ドライエッチング技術により、フォトレジストパターン３７をマスクにして、第３絶縁膜１１を選択的に除去してトレンチ１９を形成し、同時に、開口部３５の領域に対応する第１絶縁膜７を選択的に除去してビアホール１７を形成する（図５（Ｅ）参照）。この工程において、シリコン窒化膜からなる第２絶縁膜９はエッチングストッピングレイヤーとして機能する。図示はされていないが、空隙１５上の第２絶縁膜９上にもトレンチ１９が形成される。
【００３４】
（６）フォトレジストパターン３７を除去した後、図１から図３を参照して説明した実施例の工程（６）と同様にして、スルーホール１７内及びトレンチ１９内に埋め込まれた上層配線層２１を形成する（図１参照）。
この実施例ではデュアルダマシン加工技術を用いており、この実施例で用いたトレンチとビアホールを同時に形成する方式はセルフアライン方式とも呼ばれている。
【００３５】
この実施例によっても、層間絶縁膜５の第１絶縁膜７に空隙１５を形成して層間絶縁膜５の誘電率を下げることができ、上層配線層２１，２１間の寄生容量のみならず、上層配線層２１と下層配線層３の配線間寄生容量も低減することができる。
さらに、シリコン窒化膜からなる第２絶縁膜９をデュアルダマシン加工技術においてエッチングストッピングレイヤーとして使用しているので（工程（５）及び図５（Ｅ）参照）、製造工程を増加させることなく、接続孔内及び層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００３６】
上記の実施例では、開口部１３は、第１絶縁膜７の厚み方向に表面から底面まで形成された貫通孔形状であるが、本発明はこれに限定されるものではなく、開口部１３は第１絶縁膜７の厚み方向に表面から途中まで形成された凹部形状であってもよい。
また、上記の実施例では開口部１３の上面側から見た形状は略正方形であるが、本発明はこれに限定されるものではなく、空隙を形成するための開口部の形状及び寸法は第１絶縁膜上に形成される第２絶縁膜の膜厚及びカバレージに応じて設定され、例えば幅寸法が０．０３〜０．０８程度のスリット形状など、他の形状及び寸法であってもよい。
【００３８】
また、上記の製造方法の実施例では、いずれもデュアルダマシン加工技術を用いているが、本発明はこれらに限定されるものではない。例えば、第１絶縁膜及び第２絶縁膜を形成し、第１絶縁膜及び第２絶縁膜に接続孔を形成し、接続孔内に導電材料を充填した後、シリコン窒化膜からなる第２絶縁膜をエッチングストッピングレイヤーとしてダマシン加工技術により第２絶縁膜上及び接続孔上に上層配線層を形成するようにしてもよい。また、通常の配線形成技術により、第１絶縁膜及び第２絶縁膜を含む層間絶縁膜に接続孔を形成し、接続孔内に導電材料を充填し、層間絶縁膜上に例えばアルミニウムなどからなる上層配線層を形成するようにしてもよい。通常の配線形成技術により上層配線層を形成する場合、第２絶縁膜上に絶縁膜を形成し、その絶縁膜上に上層配線層を形成するようにしてもよい。
【００４０】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００４１】
【発明の効果】
請求項１に記載された半導体装置では、接続孔形成領域とは異なる領域に複数の開口部をもつ第１絶縁膜と、内部に空隙をもった状態で開口部を覆うように第１絶縁膜上に形成された第２絶縁膜としてのシリコン窒化膜を含む層間絶縁膜を備えているようにしたので、接続孔形成領域とは異なる領域の層間絶縁膜に空隙を形成することができ、層間絶縁膜の材料がもつ誘電率以下に誘電率を低減して、同一層の配線間寄生容量のみならず、多層配線における上層配線層と下層配線層の配線間寄生容量も低減することができる。
【００４２】
請求項２に記載された半導体装置では、第２絶縁膜上にダマシン加工技術により形成された上層配線層が形成されているようにしたので、シリコン窒化膜からなる第２絶縁膜をダマシン加工技術においてエッチングストッピングレイヤーとして使用することができ、製造工程を増加させることなく、層間絶縁膜上にダマシン加工技術により上層配線層を形成することができる。
【００４３】
請求項３に記載された半導体装置では、第１絶縁膜には開口部とは異なる領域に接続孔が形成されており、接続孔内及び第２絶縁膜上にデュアルダマシン加工技術により形成された上層配線層が形成されているようにしたので、シリコン窒化膜からなる第２絶縁膜をデュアルダマシン加工技術においてエッチングストッピングレイヤーとして使用することができ、製造工程を増加させることなく、接続孔内及び層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００４４】
請求項４に記載された半導体装置の製造方法では、半導体基板上に第１絶縁膜を形成し、接続孔形成領域とは異なる領域の第１絶縁膜に複数の開口部を形成する工程、及び、第１絶縁膜上に、内部に空隙をもった状態で開口部を覆うように上層絶縁膜としてのシリコン窒化膜からなる第２絶縁膜を形成する工程を含むようにしたので、接続孔形成領域とは異なる領域の層間絶縁膜に空隙を形成することができ、層間絶縁膜の材料がもつ誘電率以下に誘電率を低減して、同一層の配線間寄生容量のみならず、多層配線における上層配線層と下層配線層の配線間寄生容量も低減することができる。
【００４５】
請求項５に記載された半導体装置の製造方法では、第２絶縁膜上に第３絶縁膜を形成し、第２絶縁膜をエッチングストッピングレイヤーとして第３絶縁膜に配線用溝を形成し、配線用溝に導電材料を埋め込んで第２絶縁膜上に上層配線層を形成する工程を含むようにしたので、シリコン窒化膜からなる第２絶縁膜をエッチングストッピングレイヤーとして使用することにより、製造工程を増加させることなく、層間絶縁膜上にダマシン加工技術により上層配線層を形成することができる。
【００４６】
請求項６に記載された半導体装置の製造方法では、請求項５に記載された半導体装置の製造方法において、第３絶縁膜の形成後であって上層配線層の形成前に、第２絶縁膜及び第１絶縁膜に接続孔を形成する工程を含み、上層配線層の形成時に接続孔内にも導電材料を埋め込むようにしたので、シリコン窒化膜からなる第２絶縁膜をエッチングストッピングレイヤーとして使用することにより、製造工程を増加させることなく、層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例を示す断面図である。
【図２】製造方法の一実施例を示す工程断面図である。
【図３】同実施例の続きを示す工程断面図である。
【図４】製造方法の他の実施例の一部を示す工程断面図である。
【図５】製造方法のさらに他の実施例の一部を示す工程断面図である。
【符号の説明】
１　　　層間絶縁膜
３　　　下層配線層
５　　　層間絶縁膜
７　　　第１絶縁膜
９　　　第２絶縁膜（シリコン窒化膜）
１１　　　第３絶縁膜
１３　　　開口部
１５　　　空隙
１７　　　ビアホール
１９　　　トレンチ
２１　　　上層配線層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same.
[0002]
[Prior art]
2. Description of the Related Art With the increase in the number of wiring layers and the degree of integration of semiconductor devices, it is necessary to reduce the dielectric constant of an interlayer insulating film between wiring lines in order to suppress the occurrence of signal propagation delay due to parasitic capacitance generated between wiring lines.
Various methods have been studied for lowering the dielectric constant of the interlayer insulating film. The current mainstream is the application of low dielectric constant materials, but this has some limitations for lowering the dielectric constant.
Ultimately, it is ideal to use a vacuum having a relative dielectric constant of 1. However, at present, there is an attempt to lower the dielectric constant as much as possible by providing a gap in the interlayer insulating film.
[0003]
As a method of lowering the dielectric constant by providing a gap in the interlayer insulating film, there is a method of forming a gap between wirings formed in the same layer and having a small interval due to poor coverage of the interlayer insulating film (for example, Japanese Patent Laid-Open No. 2000-2000). See JP-A-31278, JP-A-2001-85519, JP-A-10-12730, and the like.
[0004]
[Problems to be solved by the invention]
However, in the method of forming a gap between the wirings having a small interval, even though the parasitic capacitance between the wirings in the same layer can be reduced, the parasitic capacitance between the wirings in the upper wiring layer and the lower wiring layer in the multilayer wiring is reduced. Can not.
Accordingly, the present invention provides a semiconductor device capable of reducing the dielectric constant of an interlayer insulating film to reduce not only the parasitic capacitance between wirings of the same layer but also the parasitic capacitance between wirings of an upper wiring layer and a lower wiring layer in a multilayer wiring. And a method for producing the same.
[0005]
[Means for Solving the Problems]
The semiconductor device according to the present invention includes a first insulating film having a plurality of openings in a region different from the connection hole forming region, and a first insulating film on the first insulating film so as to cover the opening with a gap therein. And an interlayer insulating film including a silicon nitride film as a second insulating film formed on the substrate.
[0006]
The method for manufacturing a semiconductor device according to the present invention includes a step of forming a first insulating film on a semiconductor substrate, and forming a plurality of openings in the first insulating film in a region different from the connection hole forming region; Forming a second insulating film made of a silicon nitride film as an upper insulating film on the first insulating film so as to cover the opening with a gap therein.
[0007]
An opening is provided in the interlayer insulating film by covering the opening provided in the first insulating film with a second insulating film made of a silicon nitride film. Thereby, the dielectric constant can be reduced to be lower than the dielectric constant of the material of the interlayer insulating film. Further, since a gap can be formed in a region different from the connection hole forming region, not only the parasitic capacitance between the wirings in the same layer but also the parasitic capacitance between the wirings in the upper wiring layer and the lower wiring layer in the multilayer wiring is reduced. can do. The opening formed in the first insulating film may have a shape of a through hole formed from the surface to the bottom in the thickness direction of the first insulating film, or may be formed from the surface to the middle in the thickness direction of the first insulating film. It may be a concave shape.
[0008]
BEST MODE FOR CARRYING OUT THE INVENTION
In the semiconductor device of the present invention, it is preferable that an upper wiring layer formed by a damascene processing technique is formed on the second insulating film. As a result, the second insulating film made of the silicon nitride film can be used as an etching stopping layer in the damascene processing technique, so that the upper wiring layer can be formed on the interlayer insulating film by the damascene processing technique without increasing the number of manufacturing steps. Can be formed.
[0009]
In the semiconductor device of the present invention, the first insulating film has a connection hole in a region different from the opening, and is formed in the connection hole and on the second insulating film by a dual damascene processing technique. Preferably, an upper wiring layer is formed. As a result, the second insulating film made of the silicon nitride film can be used as an etching stopping layer in the dual damascene processing technology, so that the dual damascene processing can be performed in the connection holes and on the interlayer insulating film without increasing the number of manufacturing steps. The upper wiring layer can be formed by technology.
[0010]
In the method of manufacturing a semiconductor device according to the present invention, a third insulating film is formed on the second insulating film, and a wiring groove is formed in the third insulating film using the second insulating film as an etching stopping layer. It is preferable that the method further includes the step of forming an upper wiring layer on the second insulating film by burying a conductive material in the wiring groove. As a result, by using the second insulating film made of the silicon nitride film as the etching stopping layer, the upper wiring layer can be formed on the interlayer insulating film by the damascene processing technique without increasing the number of manufacturing steps.
[0011]
Further, after the formation of the third insulating film and before the formation of the upper wiring layer, the method includes a step of forming a connection hole in the second insulating film and the first insulating film. It is preferable to embed a conductive material also in the connection hole. As a result, by using the second insulating film made of the silicon nitride film as the etching stopping layer, the upper wiring layer can be formed on the interlayer insulating film by the dual damascene processing technique without increasing the number of manufacturing steps. .
[0012]
【Example】
FIG. 1 is a sectional view showing one embodiment of a semiconductor device.
An interlayer insulating film 1 is formed on a semiconductor substrate (not shown). A lower wiring layer 3 made of, for example, copper is formed on the surface side of the interlayer insulating film 1. An interlayer insulating film 5 is formed on the interlayer insulating film 1 and the lower wiring layer 3.
[0013]
The interlayer insulating film 5 is, for example, in order from the lower layer side, a first insulating film 7 made of a low dielectric constant insulating film having a thickness of about 5000 to 10000 Å (angstrom) and a first insulating film 7 made of a silicon nitride film having a thickness of about 300 to 1000 Å The second insulating film 9 includes a third insulating film 11 made of a low dielectric constant insulating film having a thickness of about 10,000 to 20,000 °. As the low dielectric constant insulating film, for example, FSG (fluorosilicate glass), SILK (trademark of Dow Chemical Co., USA), CORAL (trademark of Novellus Systems, Inc. (USA)) and the like can be mentioned. .
[0014]
A plurality of openings 13 are formed in a region of the first insulating film 7 which is different from a region where a via hole (connection hole) is formed. The shape of the opening 13 as viewed from the upper surface side is, for example, substantially square, and the size is about 0.03 × 0.03 to 0.08 × 0.08 μm (micrometer). The upper side of the opening 13 is covered with the second insulating film 9, and a gap 15 is formed.
[0015]
Via holes 17 for electrically connecting the lower wiring layer 3 and the upper wiring layer 21 are formed in the first insulating film 7 and the second insulating film 9. A trench (wiring groove) 19 is formed in the upper wiring layer forming region of the third insulating film. The shape as viewed from the upper surface side of the via hole 17 is, for example, substantially square, and the size is about 0.1 × 0.1 μm.
An upper wiring layer 21 made of, for example, copper is formed in the via hole 17 and the trench 19. Although not shown, a trench 19 and an upper wiring layer 21 are also formed on the second insulating film 9 above the gap 15.
[0016]
In this embodiment, since the gap 15 is formed in the first insulating film 7 of the interlayer insulating film 5, the dielectric constant of the interlayer insulating film 5 can be reduced. The gap 15 can be provided in a region different from the region where the via hole 17 is formed. Thereby, not only the parasitic capacitance between the upper wiring layers 21 and 21 but also the parasitic capacitance between the wirings of the upper wiring layer 21 and the lower wiring layer 3 can be reduced.
[0017]
2 and 3 are process sectional views showing one embodiment of a method for manufacturing a semiconductor device. This embodiment will be described with reference to FIGS.
(1) An interlayer insulating film 1 is formed on a semiconductor substrate (not shown). A lower wiring layer 3 made of, for example, copper is formed on the surface of the interlayer insulating film 1 by damascene technology (see FIG. 2A).
[0018]
(2) The first insulating film 7 made of a low dielectric constant insulating film is formed on the interlayer insulating film 1 and the lower wiring layer 3 by, for example, spin coating or CVD (Chemical Vapor Deposition) to a film thickness of about 5,000 to 10,000 °. It is formed thick. A photoresist pattern 23 for defining a formation region of the opening 13 is formed on the first insulating film 7 by photolithography. Using the photoresist pattern 23 as a mask, the first insulating film 7 is selectively removed by a dry etching technique, and an opening 13 is formed in the first insulating film 7 in a region different from the via hole formation region. (B)). The shape of the opening 13 as viewed from the upper side is, for example, substantially square, and the size is 0.03 × 0.03 to 0.08 × 0.08 μm. Here, in the photomechanical process for forming the photoresist pattern 23, the openings 13 are intended to form voids, and are not intended to provide continuity with the lower wiring layer 3 and the like. Defect is no problem.
[0019]
(3) After removing the photoresist pattern 23, a silicon nitride film as the second insulating film 9 is formed on the first insulating film 7 to a thickness of 300 to 1000 ° by, for example, low pressure CVD (chemical vapor deposition). Form. As a result, the upper side of the opening 13 is covered with the second insulating film 9 to form the space 15 (see FIG. 2C).
[0020]
(4) A third insulating film 11 made of a low dielectric constant insulating film is formed on the second insulating film 9 to a thickness of about 10,000 to 20,000 ° by, for example, spin coating or CVD. A photoresist pattern 25 for defining a formation region of the trench 19 is formed on the third insulating film 11 by photolithography. Using the photoresist pattern 25 as a mask, the third insulating film 11 is selectively removed by dry etching to form a trench 19 (see FIG. 3D). In this step, the second insulating film 9 made of a silicon nitride film functions as an etching stopping layer. Although not shown, a trench 19 is also formed on the second insulating film 9 above the gap 15.
[0021]
(5) After removing the photoresist pattern 25, a photoresist pattern 27 for defining a formation region of the via hole 17 is formed on the third insulating film 11 and in the trench 19 by photolithography. Using the photoresist pattern 27 as a mask, the second insulating film 9 and the first insulating film 7 are selectively removed by dry etching to form a via hole 17 (see FIG. 3E).
[0022]
(6) After removing the photoresist pattern 27, a barrier metal layer (not shown) made of a titanium nitride film is formed on the third insulating film 11, in the through hole 17, and in the trench 19 by, for example, a sputtering method. A wiring material film made of, for example, copper is formed on the barrier metal layer by plating. The wiring material film and the barrier metal layer are polished by CMP (Chemical Mechanical Polishing) to form an upper wiring layer 21 buried in the through hole 17 and the trench 19 (see FIG. 1).
In this embodiment, a dual damascene processing technique is used, and a method of forming a via hole after forming a trench used in this embodiment is also called a trench first method.
[0023]
In this embodiment, since the gap 15 can be formed in the first insulating film 7 of the interlayer insulating film 5, the dielectric constant of the interlayer insulating film 5 can be reduced, and only the parasitic capacitance between the upper wiring layers 21 and 21 can be reduced. In addition, the parasitic capacitance between wirings of the upper wiring layer 21 and the lower wiring layer 3 can be reduced.
Furthermore, since the second insulating film 9 made of a silicon nitride film is used as an etching stopping layer in the dual damascene processing technique (see step (4) and FIG. 3D), the number of manufacturing steps is increased. An upper wiring layer can be formed in the connection hole and on the interlayer insulating film by a dual damascene processing technique.
[0024]
FIG. 4 is a process sectional view showing another embodiment of the method for manufacturing a semiconductor device. The steps up to the step of forming the second insulating film in this embodiment are the same as the manufacturing steps described with reference to FIG. This embodiment will be described with reference to FIGS. 1, 2 and 4. FIG.
(1) An interlayer insulating film 1 is formed on a semiconductor substrate (not shown), and a lower wiring layer 3 is formed on the surface side of the interlayer insulating film 1 (see FIG. 2A).
[0025]
(2) A first insulating film 7 is formed on the interlayer insulating film 1 and the lower wiring layer 3, a photoresist pattern 23 is further formed thereon, and the photoresist pattern 23 is formed by dry etching using the photoresist pattern 23 as a mask. The opening 13 is formed by selectively removing the first insulating film 7 (see FIG. 2B).
(3) After removing the photoresist pattern 23, a second insulating film 9 is formed on the first insulating film 7 to a thickness of 300 to 1000 ° to form a gap 15 (see FIG. 2C).
[0026]
(4) A third insulating film 11 made of a low dielectric constant insulating film is formed on the second insulating film 9 to a thickness of about 10,000 to 20,000 ° by, for example, spin coating or CVD. A photolithography technique is used to form a photoresist pattern 29 on the third insulating film 11 for defining a formation region of the via hole 17. Using the photoresist pattern 29 as a mask, the third insulating film 11, the second insulating film 9, and the first insulating film 7 are selectively removed by dry etching to form a via hole 17 (see FIG. 4D). ).
[0027]
(5) After removing the photoresist pattern 29, a photoresist pattern 31 for defining a formation region of the trench 19 is formed on the third insulating film 11 and in the via hole 17 by a photoengraving technique. Using the photoresist pattern 31 as a mask, the third insulating film 11 is selectively removed by dry etching to form a trench 19 (see FIG. 4E). In this step, the second insulating film 9 made of a silicon nitride film functions as an etching stopping layer. Although not shown, a trench 19 is also formed on the second insulating film 9 above the gap 15.
[0028]
(6) After removing the photoresist pattern 31, the upper wiring layer buried in the through hole 17 and the trench 19 in the same manner as in the step (6) of the embodiment described with reference to FIGS. 21 are formed (see FIG. 1).
In this embodiment, a dual damascene processing technique is used, and the method of forming a trench after forming the via hole used in this embodiment is also called a via-first method.
[0029]
According to this embodiment as well, the gap 15 can be formed in the first insulating film 7 of the interlayer insulating film 5 to lower the dielectric constant of the interlayer insulating film 5, and not only the parasitic capacitance between the upper wiring layers 21 and 21, but also The parasitic capacitance between wirings of the upper wiring layer 21 and the lower wiring layer 3 can also be reduced.
Further, since the second insulating film 9 made of a silicon nitride film is used as an etching stopping layer in the dual damascene processing technique (see step (5) and FIG. 4E), the number of manufacturing steps is increased. An upper wiring layer can be formed in the connection hole and on the interlayer insulating film by a dual damascene processing technique.
[0030]
FIG. 5 is a process sectional view showing still another embodiment of the method for manufacturing a semiconductor device. The steps up to the step of forming the second insulating film in this embodiment are the same as the manufacturing steps described with reference to FIG. This embodiment will be described with reference to FIGS. 1, 2 and 5. FIG.
(1) An interlayer insulating film 1 is formed on a semiconductor substrate (not shown), and a lower wiring layer 3 is formed on the surface side of the interlayer insulating film 1 (see FIG. 2A).
[0031]
(2) A first insulating film 7 is formed on the interlayer insulating film 1 and the lower wiring layer 3, a photoresist pattern 23 is further formed thereon, and the photoresist pattern 23 is formed by dry etching using the photoresist pattern 23 as a mask. The opening 13 is formed by selectively removing the first insulating film 7 (see FIG. 2B).
(3) After removing the photoresist pattern 23, a second insulating film 9 is formed on the first insulating film 7 to a thickness of 300 to 1000 ° to form a gap 15 (see FIG. 2C).
[0032]
(4) A photoresist pattern 33 for defining a formation region of the via hole 17 is formed on the second insulating film 9 by a photoengraving technique. Using the photoresist pattern 33 as a mask, the second insulating film 9 is selectively removed by a dry etching technique to form an opening 35 forming a part of a via hole (see FIG. 5D).
[0033]
(5) After removing the photoresist pattern 33, the third insulating film 11 made of a low dielectric constant insulating film is formed on the second insulating film 9 and in the opening 35 by, for example, spin coating or CVD to a thickness of about 10,000 to 20,000 °. To a film thickness of A photoresist pattern 37 for defining a formation region of the trench 19 is formed on the third insulating film 11 by photolithography. Using the photoresist pattern 37 as a mask, the third insulating film 11 is selectively removed by dry etching to form a trench 19, and at the same time, the first insulating film 7 corresponding to the region of the opening 35 is selectively formed. To form a via hole 17 (see FIG. 5E). In this step, the second insulating film 9 made of a silicon nitride film functions as an etching stopping layer. Although not shown, a trench 19 is also formed on the second insulating film 9 above the gap 15.
[0034]
(6) After removing the photoresist pattern 37, the upper wiring layer embedded in the through hole 17 and the trench 19 in the same manner as in the step (6) of the embodiment described with reference to FIGS. 21 are formed (see FIG. 1).
In this embodiment, a dual damascene processing technique is used, and the method of forming a trench and a via hole simultaneously used in this embodiment is also called a self-alignment method.
[0035]
According to this embodiment as well, the gap 15 can be formed in the first insulating film 7 of the interlayer insulating film 5 to lower the dielectric constant of the interlayer insulating film 5, and not only the parasitic capacitance between the upper wiring layers 21 and 21, but also The parasitic capacitance between wirings of the upper wiring layer 21 and the lower wiring layer 3 can also be reduced.
Further, since the second insulating film 9 made of a silicon nitride film is used as an etching stopping layer in the dual damascene processing technique (see step (5) and FIG. 5E), the number of manufacturing steps is increased. An upper wiring layer can be formed in the connection hole and on the interlayer insulating film by a dual damascene processing technique.
[0036]
In the above embodiment, the opening 13 has a through-hole shape formed from the surface to the bottom in the thickness direction of the first insulating film 7, but the present invention is not limited to this. The first insulating film 7 may have a concave shape formed from the surface to the middle in the thickness direction.
Further, in the above embodiment, the shape of the opening 13 as viewed from the upper surface side is substantially square. However, the present invention is not limited to this, and the shape and dimensions of the opening for forming the void are the same as those of the first embodiment. It is set according to the thickness and coverage of the second insulating film formed on the first insulating film, and may have other shapes and dimensions such as a slit shape having a width dimension of about 0.03 to 0.08. .
[0038]
Further, in each of the above embodiments of the manufacturing method, the dual damascene processing technique is used, but the present invention is not limited to these. For example, after forming a first insulating film and a second insulating film, forming a connecting hole in the first insulating film and the second insulating film, filling the connecting hole with a conductive material, a second insulating film made of a silicon nitride film is formed. An upper wiring layer may be formed on the second insulating film and the connection hole by damascene processing using the film as an etching stop layer. Further, a connection hole is formed in the interlayer insulating film including the first insulating film and the second insulating film by a normal wiring forming technique, a conductive material is filled in the connecting hole, and the interlayer insulating film is made of, for example, aluminum or the like. An upper wiring layer may be formed. When the upper wiring layer is formed by a normal wiring forming technique, an insulating film may be formed on the second insulating film, and the upper wiring layer may be formed on the insulating film.
[0040]
Although the embodiments of the present invention have been described above, the present invention is not limited to these embodiments, and various modifications can be made within the scope of the present invention described in the claims.
[0041]
【The invention's effect】
2. The semiconductor device according to claim 1, wherein the first insulating film has a plurality of openings in a region different from the connection hole forming region, and the first insulating film covers the openings with a gap therein. Since an interlayer insulating film including a silicon nitride film as a second insulating film formed thereon is provided, a gap can be formed in the interlayer insulating film in a region different from the connection hole forming region, By reducing the dielectric constant below the dielectric constant of the material of the insulating film, not only the parasitic capacitance between the wirings in the same layer but also the parasitic capacitance between the wirings in the upper wiring layer and the lower wiring layer in the multilayer wiring can be reduced.
[0042]
In the semiconductor device according to claim 2, since the upper wiring layer formed by the damascene processing technique is formed on the second insulating film, the second insulating film made of the silicon nitride film is formed by the damascene processing technique. And an upper wiring layer can be formed on the interlayer insulating film by a damascene processing technique without increasing the number of manufacturing steps.
[0043]
In the semiconductor device according to the third aspect, a connection hole is formed in a region different from the opening in the first insulating film, and the connection hole is formed in the connection hole and on the second insulating film by a dual damascene processing technique. Since the upper wiring layer is formed, the second insulating film made of the silicon nitride film can be used as an etching stopping layer in the dual damascene processing technology, and the inside of the connection hole can be formed without increasing the number of manufacturing steps. In addition, an upper wiring layer can be formed on the interlayer insulating film by a dual damascene processing technique.
[0044]
In the method of manufacturing a semiconductor device according to claim 4, a first insulating film is formed on the semiconductor substrate, and a plurality of openings are formed in the first insulating film in a region different from the connection hole forming region; Forming a second insulating film made of a silicon nitride film as an upper insulating film on the first insulating film so as to cover the opening with a gap therein, so that a connection hole is formed. Voids can be formed in the interlayer insulating film in a region different from the region, and the dielectric constant is reduced below the dielectric constant of the material of the interlayer insulating film. The parasitic capacitance between the wirings in the upper wiring layer and the lower wiring layer can also be reduced.
[0045]
In the method of manufacturing a semiconductor device according to the fifth aspect, a third insulating film is formed on the second insulating film, and a wiring groove is formed in the third insulating film using the second insulating film as an etching stopping layer; Since the method includes the step of forming an upper wiring layer on the second insulating film by burying a conductive material in the wiring groove, the second insulating film made of a silicon nitride film is used as an etching stopping layer. The upper wiring layer can be formed on the interlayer insulating film by damascene processing technology without increasing the number of steps.
[0046]
According to a sixth aspect of the present invention, in the method of manufacturing a semiconductor device according to the fifth aspect, the second insulating film is formed after forming the third insulating film and before forming the upper wiring layer. And a step of forming a connection hole in the first insulating film, wherein the conductive material is buried also in the connection hole at the time of forming the upper wiring layer. By using this, the upper wiring layer can be formed on the interlayer insulating film by the dual damascene processing technique without increasing the number of manufacturing steps.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating one embodiment of a semiconductor device.
FIG. 2 is a process sectional view showing one embodiment of a manufacturing method.
FIG. 3 is a process sectional view showing a continuation of the example.
FIG. 4 is a process sectional view showing a part of another embodiment of the manufacturing method.
FIG. 5 is a process sectional view showing a part of still another embodiment of the manufacturing method.
[Explanation of symbols]
Reference Signs List 1 interlayer insulating film 3 lower wiring layer 5 interlayer insulating film 7 first insulating film 9 second insulating film (silicon nitride film)
11 third insulating film 13 opening 15 void 17 via hole 19 trench 21 upper wiring layer

Claims

A first insulating film having a plurality of openings in a region different from the connection hole forming region, and a second insulating film formed on the first insulating film so as to cover the openings with a gap therein A semiconductor device provided with an interlayer insulating film including a silicon nitride film as a substrate.

2. The semiconductor device according to claim 1, wherein an upper wiring layer formed by a damascene processing technique is formed on the second insulating film.

A connection hole is formed in the first insulating film in a region different from the opening, and an upper wiring layer formed by dual damascene processing is formed in the connection hole and on the second insulating film. The semiconductor device according to claim 1.

Forming a first insulating film on the semiconductor substrate, forming a plurality of openings in the first insulating film in a region different from the connection hole forming region; and
Forming a second insulating film made of a silicon nitride film as an upper insulating film on the first insulating film so as to cover the opening with a gap therein. Manufacturing method.

A third insulating film is formed on the second insulating film, a wiring groove is formed in the third insulating film using the second insulating film as an etching stopping layer, and a conductive material is embedded in the wiring groove. 5. The method according to claim 4, further comprising the step of forming an upper wiring layer on the second insulating film.

Forming a connection hole in the second insulating film and the first insulating film after the formation of the third insulating film and before the formation of the upper wiring layer, wherein the connection is performed when the upper wiring layer is formed. 6. The method for manufacturing a semiconductor device according to claim 5, wherein a conductive material is embedded in the hole.