KR20000022921A

KR20000022921A - 반도체 집적회로장치

Info

Publication number: KR20000022921A
Application number: KR1019990037560A
Authority: KR
Inventors: 미즈노히로유키; 이시바시코이치로; 나리타스스무
Original assignee: 가나이 쓰토무; 가부시키가이샤 히타치세이사쿠쇼
Priority date: 1998-09-09
Filing date: 1999-09-04
Publication date: 2000-04-25
Anticipated expiration: 2019-09-04
Also published as: US6380798B1; US20040012397A1; US6630857B2; MY130260A; EP0986177A3; KR100679548B1; CN1519906A; KR20060022296A; US6946865B2; KR100712091B1; DE69943120D1; CN1172373C; CN100508153C; SG125053A1; SG87829A1; TW453032B; US20020044007A1; EP0986177B1; CN1253379A; EP0986177A2

Abstract

적어도 하나의 M0S 트랜지스터로 이루어지는 제1의 피제어회로(100)와, M0S 트랜지스터의 기판 바이어스 전위를 발생하는 기판 바이어스 제어수단(102)을 구비하고, 기판 바이어스 제어수단(102)을 제1의 상태에 설치하는 것에 의해 M0S 트랜지스터의 드레인·소스 사이에 비교적 큰 전류가 흐르는 것을 허용하며, 기판 바이어스 제어수단을 제2의 상태에 설치하는 것에 의해 M0S 트랜지스터의 드레인·소스사이에 상기 비교적 큰 전류를 보다 작은 값으로 제어하는 반도체 집적회로장치에 있어서, 제2의 상태인 때에 제1의 피제어회로에 주는 기판 바이어스의 값이 제1의 상태인 때보다도, PM0S 트랜지스터의 기판 바이어스에 대해서는 높은 전압치이고, NM0S 트랜지스터의 기판 바이어스에 대해서는 낮은 전압치이며, 제2의 상태인 때에 제1의 피제어회로에 주는 전원전압이 상기 제1의 상태인 때보다도 작게 되도록 제어한다.

Description

반도체 집적회로장치{semiconductor integrated circuit device}

본 발명은 반도체 집적회로장치에 관한 것으로서, 특히 고속성과 저전력성을 겸비한 반도체 집적회로장치에 관한 것이다.

CM0S 회로는 저전압이 됨에 따라서 속도가 저하한다. 그 속도저하를 보충하기 위해서는 M0S 트랜지스터(또는 MlS 트랜지스터)의 문턱치 전압을 낮게 하지 않으면 안되지만, CM0S 회로가 동작하지 않을 때의 소비전력이 M0S 트랜지스터의 서브 드레시홀드 리크전류(Subthreshold leakage current)에 의해서 증가한다고 하는 문제가 발생한다. 이 문제에 대한 하나의 해결방법이, 예컨대 IEEE Journal of Solid-State Circuits, Vol. 31, No. ll, November 1996, pp. 1770-1779 (이하, 문헌1이라고 적는다)에 기재되어 있다.

도 5에 문헌 1의 기술을 나타낸다. vdd는 전원전압 전위이고 본 종래 예에서는 0.9V, vss는 접지전위, vbp는 PMOS의 기판 바이어스 전위, vbn은 NM0S의 기판 바이어스 전위, 200은 M0S 트랜지스터로 구성된 회로, 202는 기판 바이어스 제어회로, 203은 상태제어선이다. 또, 일반적으로 M0S 트랜지스터를 형성하고 있는 웰 또는 기판의 전위와 그 소스전위의 전위차를 기판 바이어스로 정의하고 있는 경우가 있지만, 여기서는 M0S 트랜지스터를 형성하고 있는 웰 또는 기판의 절대전위(접지전위 0V와의 전위차)를 기판 바이어스라고 정의한다.

종래예에서는 CM0S 회로가 동작하지 않는 상태(이하, 스탠바이상태 또는 스탠바이시라고 적는다)일 때에, CM0S 회로를 구성하는 M0S 트랜지스터의 기판 바이어스로 동작하고 있는 상태(이하, 액티브상태 또는 액티브시라고 적는다)일 때 보다도 깊은 전압을 인가한다. 또 여기서「깊은 기판 바이어스를 인가한다 」라고 하는 것은, 「PM0S 에 대해서는 보다 높은 전위를 준다 」라고 하는 것을 의미하고, 「NM0S 에 대해서는 보다 낮은 전위를 준다 」라고 하는 것을 의미하고 있다. 반대로 「얕은 기판 바이어스를 인가한다 」라고 하는 것은, 「PM0S 에 대해서는 보다 낮은 전위를 준다 」라고 하는 것을 의미하고, 「NM0S 에 대해서는 보다 높은 전위를 준다 」라고 하는 것을 의미하고 있다. 이하, 이 표현을 쓰는 것으로 한다.

문헌 1에 기재된 종래예에서는, 액티브상태에서는 PM0S, NM0S의 기판 바이어스로는 각각 l.4V, -0.5V가 인가되고, 스탠바이상태에서는 PM0S, NM0S의 기판 바이어스로는 각각 4.2V, -3.3V가 인가된다. M0S 트랜지스터는 기판 바이어스가 깊게 인가되면, 그 문턱치 전압이 증가한다고 하는 기판 바이어스 효과가 있다. 그 때문에 스탠바이상태에서는 액티브상태보다도 서브드레시홀드 리크전류(Sudthreshold leakage current)가 작게 된다.

종래 예의 기판 바이어스를 사용한 스탠바이시의 저전력화에서는, 이하와 같은 문제점이 있다.

(l) 스탠바이시와 액티브시의 문턱치 전압을 기판 바이어스 효과로 변화시키고 있지만, 일반적으로 문턱치 전압의 기판 바이어스 의존성은 M0S 트랜지스터의 게이트 길이(Lg)가 작아짐에 따라서 작게 되어 버린다.

(2) 일반적으로 CM0S 회로는 기판 바이어스 효과가 작은 쪽이 보다 고속으로 동작하기 때문에, 스탠바이시의 서브드레시홀드 리크전류를 저감하기 위해서 기판 바이어스 효과가 커지도록 M0S 트랜지스터를 설계한다고 하는 것은 상반되는 요구가 된다.

(3) 스탠바이시와 액티브시에서 문턱치 전압을 보다 크게 변화시키기 위해서는, 보다 깊은 기판 바이어스를 인가하면 좋다. 그러나, 이와 같은 깊은 기판 바이어스의 인가는 M0S 트랜지스터의 드레인·웰 또는 웰·웰 사이등에 큰 전위차를 생기게 하는 것이 되어, pn접합에 많은 접합리크를 생기게 한다.

발명자들은 특히 산화막 두께(게이트 절연막)가 얇은 MOS 트랜지스터에 있어서는, 어느 정도 깊은 기판 바이어스를 인가해 버리면 그이상의 깊은 기판 바이어스를 인가하여도 리크전류는 저감되지 않고, 오히려 GIDL 전류(Gate-Induced Drain Leakage 전류)라고 불리우는 PN접합의 접합 리크전류가 흐르는 것에 의해 도리어 리크전류가 증대하여, 스탠바이시의 소비전력이 증대할 우려가 있는 것을 발견하였다.

도 19는 산화막 두께가 얇은 MOS 트랜지스터의 드레인전류(Id)의 게이트전압(vgs) 의존성을 나타내는 도면이다. 드레인·게이트간 전압이 큰 영역에서, GIDL 전류라고 불리우는 드레인에서 기판으로의 리크전류가 흐르고 있다.

곡선(A)는 드레인전압(Vds)이 1.8V이고, 또한 기판 바이어스를 인가하지 않은 (Vbb=0V)경우의 의존 특성을 나타내고 있다. 게이트전압(Vgs)이 0V일 때의 드레인전류(Id)가 트랜지스터의 오프(off)시의 리크전류이다. Vgs=0V 부근에서는 서브드레시홀드 리크전류에 의한 리크전류가 흐르고 있다.

곡선(B)는 Vds=1.8V이고, 또한 기판 바이어스를 조금 인가한 경우, 예컨대 기판에 -1.5V의 전위(Vbb=-1.5V)를 인가한 경우의 의존특성을 나타내고 있다. 이 경우, 기판효과에 의해 서브드레시홀드 리크전류는 감소한다. 곡선(B)의 경우, 트랜지스터의 오프(off)시에 흐르는 리크전류의 크기는, 서브드레시홀드 리크전류에 의해 결정되고 있다.

곡선(C)은 Vds=l.8V이고, 게다가 기판 바이어스를 깊게 인가한 경우, 예컨대 Vbb=-2.3V를 인가한 경우의 의존특성을 나타내고 있다. 이 경우, 기판효과에 의해 서브드레시홀드 리크전류가 감소하는 한편, GlDL 전류가 증가한다. 곡선(C)의 경우, 트랜지스터의 오프(off)시에 흐르는 리크전류는 GIDL 전류가 지배적으로 된다. 깊은 기판 바이어스의 인가에 의해, 트랜지스터의 오프(off)시의 리크전류는 보다 얕은 바이어스를 인가한 경우(곡선(B))보다도 많아져 버리고 있다.

이와 같이 산화막 두께가 얇은 M0S 트랜지스터에서는, 기판 바이어스를 일정치 이상 깊게 인가하더라도 종래 상정되고 있었던 바와 같은 리크전류를 저감하는 것은 가능하지 않고, 오프(off)시의 리크전류는 GlDL 전류에 의해서 반대로 증가하여 버리는 것이 발견되었다. 트랜지스터의 프로파일(예컨대, 확산층의 불순물농도 등)에도 의하지만, 산화막 두께가 5nm 이하인 M0S 트랜지스터에서는 GIDL 전류의 값이 무시할 수 없을 정도로 커지기 때문에, 인가할 수 있는 기판 바이어스의 범위는 제한되는 것으로 된다. 따라서, 종래예의 기술에서는 산화막 두께가 얇은 M0S 트랜지스터에 있어서는 리크전류의 저감효과도 제한되지 않을 수가 없다.

(4) 서브드레시홀드 리크전류나 pn접합 리크전류에 의해서, 회로에 흐르는 전류값에 의해 회로의 불량판정을 하는 IDDQ 테스트가 곤란하게 된다.

오프(off)시에 상기와 같은 드레인전류(Id) - 게이트전압(Vgs) 의존특성을 갖는 산화막 두께가 얇은 M0S 트랜지스터에 있어서는, 기판 바이어스를 깊게 걸은 것만으로는 충분한 리크전류의 저감효과를 얻을 수 없다. 도 19에 있어서, 곡선(D)은 기판 바이어스를 깊게 인가하고(Vbb=-2.3V), 게다가 드레인전압을 작게(Vds=1.0V)한 경우의 의존특성을 나타내고 있다. 이와 같이 전원전압을 작게 하는 것으로, M0S 트랜지스터의 확산층과 웰 사이에 걸리는 전압을 작게 제한한 채로(여기서는 3.3V) 깊은 기판 바이어스를 웰에 인가할 수 있다. 게다가 이 때 다음과 같은 특성이 얻어졌다.

(1) 게이트산화막에 걸리는 전계량이 작게 되기 때문에, Vgs=0V 부근에서의 GIDL 전류가 감소하였다.

(2) 드레인전압의 감소에 수반하여, DIBL 효과(Drain Induced Barrier Lowering 효과)에 의해서 M0S 트랜지스터의 문턱치 전압이 상승한다. 이 경우 기판 바이어스가 인가되어 있기 때문에, DIBL효과가 효과적으로 작용한다. (도 19에 있어서, 곡선(C), (D)를 비교하면 전체적으로 Vds를 작게 한 쪽이 리크전류가 작게 되어 있다.)

이러한 의존특성을 이용함으로써, 산화막 두께가 얇은 트랜지스터의 오프(off)시의 리크전류를 큰 폭으로 감소시킬 수 있다. 이와 같은 기판 바이어스 조건을 칩의 스탠바이시에 각 MOS 트랜지스터에서 실현하기 위해서는, 트랜지스터의 전원전압을 통상 동작시보다도 낮게 하고, 게다가 기판 바이어스를 깊게 인가하면 좋다.

또한 특개평7-254685호 공보에는, 스탠바이시에는 트랜지스터의 문턱치의 절대치를 높게 하여 서브드레시홀드 전류를 저감하기 위해 기판 바이어스 전압을 제어하고, 아울러 게이트 리크전류나 밴드-밴드간 터널 리크전류를 저감하기 위해서 트랜지스터의 전원전압을 낮게 하는 것이 개시되어 있다. 그러나 본 공지예에는, 각각의 수단이 독립하여 효과를 가지는 것으로서 인식되어 있고, 박막트랜지스터에 있어서는 상기 수단이 상승적으로 리크전류를 효과적으로 저감시킬 수 있는 것에 대해서는 인식되어 있지 않다. 또한, 이 공보에서는 액티브상태에는 내부 전원전압을 종래의 내부 전원전압(IntVcc)보다도 △만큼 높고, 열전자효과(hot electron effect)에 의해 결정되는 전압을(IntVcc+△) 인가하며, 스탠바이상태에는 내부 전원전압을 VccMIN에 가까운 값(IntVcc-△′)으로 설정하고 있다. 이 때문에 액티브상태에서는 종래 회로보다도 고속으로 동작하고, 스탠바이상태에서는 저전력으로 되는 것이 언급되어 있으며, 내부 전원전압의 변화범위(△+△')를 내부회로의 동작전원범위로 변화시키는 것밖에 인식되어 있지 않다.

또한 특개평10-229165호 공보에는, 스탠바이시에는 기판 바이어스 전압을 제어함과 동시에 전원전압을 제어하는 것에 의해, 기판 바이어스 전압의 변화량을 적게 하여 문턱치 전압의 변화를 얻도록 하고 있다. 본 공지예에 있어서도, 박막 트랜지스터에 있어서는 상기 수단이 상승적으로 리크전류를 효과적으로 저감시킬수 있는 것에 대해서는 인식되어 있지 않고, 종래 기판 바이어스 전압을 변화시켜 얻은 변화량을 기판 바이어스 전압과 전원전압을 제어하는 것에 의해 얻는 것을 개시하고 있다.

도 1은 본 발명의 가장 기본적인 실시예를 나타내는 도면,

도 2는 본 발명의 보다 구체적인 실시예를 나타내는 도면,

도 3은 도 2의 제어파형을 나타내는 도면

도 4는 도 3과는 다른 제어예를 나타내는 도면,

도 5는 종래 예를 나타내는 도면,

도 6은 도 2의 실시예에, 전원전압 제어수단을 구비한 경우의 실시예를 나타내는 도면,

도 7은 전원전압 제어수단의 도 6과는 다른 별도의 실시예를 나타내는 도면,

도 8은 전원전압 제어수단의 보다 구체적인 실시예를 나타내는 도면,

도 9는 도 8의 제어파형을 나타내는 도면,

도 10은 도 8의 swcell1의 효율적인 배치방법의 실시예를 나타내는 도면,

도 11은 도 8의 swcell1의 비효율적인 배치방법의 실시예를 나타내는 도면,

도 12는 데이터 패스회로에 도 8의 실시예를 적용한 경우의 레이아웃예를 나타내는 도면,

도 13은 전원전압 제어수단의 도 6과는 다른 별도의 실시예를 나타내는 도면,

도 14는 전원전압 제어수단의 도 6과는 다른 별도의 실시예를 나타내는 도면,

도 15는 전원전압 제어수단의 도 6과는 다른 별도의 실시예를 나타내는 도면,

도 16는 본 발명의 칩의 테스트 시퀀스의 실시예를 나타내는 도면,

도 17는 본 발명의 칩단자 구조의 실시예를 나타내는 도면,

도 18은 본 발명의 칩전원단자 구조의 실시예를 나타내는 도면,

도 19는 산화막 두께가 얇은 M0S 트랜지스터의 드레인전류(Id)의 게이트전압(Vgs) 의존성을 나타내는 도면이다.

상기의 과제를 해결하기 위해서 행한 주된 수단은, 적어도 하나의 M0S 트랜지스터로 이루어지는 제l의 피제어회로와, M0S 트랜지스터의 기판 바이어스 전위를 발생하는 기판 바이어스 제어수단을 구비하며, 기판 바이어스 제어수단을 제l의 상태에 설치하는 것에 의해 M0S 트랜지스터의 드레인·소스 사이에 비교적 큰 전류가 흐르는 것을 허용하고, 기판 바이어스 제어수단을 제2의 상태에 설치하는 것에 의해 M0S 트랜지스터의 드레인·소스 사이에 상기 비교적 큰 전류를 보다 작은 값으로 제어하는 반도체 집적회로장치에 있어서, 제2의 상태인 때에 제1의 피제어회로에 주는 기판 바이어스의 값이 제1의 상태인 때보다도, PM0S 트랜지스터의 기판 바이어스에 대해서는 높은 전압치이고, NM0S 트랜지스터의 기판 바이어스에 대해서는 낮은 전압치이며, 제2의 상태인 때에 제1의 피제어회로에 주는 전원전압이 제1의 상태인 때보다도 작은 값인 것을 특징으로 한다.

게다가 제3의 상태를 규정하고, 기판 바이어스 제어수단을 제2 또는 제3의 상태에 설치하는 것에 의해, M0S 트랜지스터의 드레인·소스사이의 상기 비교적 큰 전류를 보다 작은 값으로 제어한다. 이 때, 제2 또는 제3의 상태인 때에 제1의 피제어회로에 주는 기판 바이어스의 값이 제1의 상태인 때보다도 PM0S 트랜지스터의 기판 바이어스에 대해서는 높은 전압치이고, NM0S 트랜지스터의 기판 바이어스에 대해서는 낮은 전압치이다.

제2의 상태인 때에 제1의 피제어회로에 주는 전원전압이 제1의 상태인 때보다도 작은 값이고, 제3의 상태인 때에 제1의 피제어회로에 주는 전원전압은 제1의 상태인 때의 값과 같은 값으로 할 수도 있다.

게다가 제2의 피제어회로와, 이 제2의 피제어회로의 전원전압을 제어하는 제2의 전원전압 제어수단을 구비하고, 제1의 상태인 때에는 제2의 전원전압 제어수단은 제2의 피제어회로 중의 M0S 트랜지스터의 드레인·소스 사이에 비교적 큰 전류가 흐르는 것을 허용하며, 제2의 상태인 때에는 제2의 전원전압 제어수단은 상기 제2의 피제어회로 중의 M0S 트랜지스터의 드레인·소스 사이에 상기 비교적 큰 전류를 보다 작은 값으로 제어하고, 제2의 상태인 때에 제2의 피제어회로에 주는 전원전압이 제1의 상태인 때보다도 작은 값이도록 할 수도 있다.

이 때, 제2의 피제어회로 중의 M0S 트랜지스터의 기판 바이어스는 기판 바이어스 제어수단에 의해서 제어되고 있고, 제2 또는 제3의 상태인 때에는 제1의 상태인 때보다도 PM0S 트랜지스터의 기판 바이어스에 대해서는 높은 전압치이며, NM0S 트랜지스터의 기판 바이어스에 대해서는 낮은 전압치이도록 할 수가 있다.

또한, 피제어회로에는 데이터 패스회로가 구비되어 있고, 제2의 전원전압 제어수단에 의해서 제어된 전원선의 데이터 패스회로 중에서의 최하층 금속배선층에 의한 전원네트와, 데이터 패스회로의 데이터 플로방향이 평행하여 있는 것도 바람직하다.

수치적인 예를 나타내면, 제l의 피제어회로를 구성하는 M0S 트랜지스터의 문턱치 전압이 0.5V이하이고, 제2의 상태인 때의 제1의 피제어회로의 전원전압은 1.0V이하이고 0.5V이상, 제2의 피제어회로를 구성하는 M0S 트랜지스터의 문턱치 전압이 0.5V이하이도록 구성할 수 있다.

또한, 제2의 전원전압 제어수단에 의해서 제어된 제2의 피제어회로의 전원선은, 제2의 상태인 때에 0.5V 이하이다. 제2의 전원전압 제어수단에 의해서 제어된 제2의 피제어회로의 전원선은, 제1의 상태인 때에 비교하여 제2의 상태인 때는 그 임피던스를 5배 이상 높게 하는 것이 바람직하다.

본 발명의 다른 관점에 의하면, MIS 트랜지스터를 포함하는 피제어회로와, MIS 트랜지스터의 기판 바이어스 전위를 제어하는 제1의 제어회로와, MlS 트랜지스터의 전원전압을 제어하는 제2의 제어회로와, 피제어회로의 상태를 제어하는 상태제어신호 입력수단을 가지고, 상태제어신호 입력수단으로부터 얻어지는 상태제어신호에 기초하여 형성되는 단일 또는 복수의 제어신호에 의해 제1 및 제2의 제어회로를 제어한다.

또한, MIS 트랜지스터를 포함하는 피제어회로와, MIS 트랜지스터의 기판 바이어스 전위를 제어하는 제1의 제어회로와, MIS 트랜지스터의 드레인·소스간 전압을 제어하는 제2의 제어회로를 가지고, 제1의 제어회로를 제1의 상태에 설치하는 것에 의해 M0S 트랜지스터의 드레인·소스 사이에 비교적 큰 전류가 흐르는 것을 허용하며, 제1의 제어회로를 제2의 상태에 설치하는 것에 의해 M0S 트랜지스터의 드레인·소스 사이에 비교적 큰 전류를 보다 작은 값으로 제어하고, 제2의 제어회로는 제1의 제어회로가 제2의 상태에 설치되어 있는 기간의 적어도 일부의 기간에 있어서 M0S 트랜지스터의 드레인·소스간 전압이 낮게 되도록 제어한다.

또한, 회로중의 배선에 착안하면, CM0S 트랜지스터 회로를 포함하는 반도체집적회로장치에 있어서, CM0S 트랜지스터 회로의 소스·드레인경로에 접속된 제1 및 제2의 가상전원 배선과, CM0S 트랜지스터 회로를 구성하는 PM0S 트랜지스터의 기판 바이어스 전위를 제어하는 제1의 기판 바이어스 배선과, CM0S 트랜지스터 회로를 구성하는 NM0S 트랜지스터의 기판 바이어스 전위를 제어하는 제2의 기판 바이어스 배선과, 제어회로를 구비하고, 제어회로는 소정의 기간 제1 및 제2의 가상전원 배선 사이의 전위차가 작게 되도록 제어함과 동시에, 제1 및 제2의 기판 바이어스 배선의 전위차가 커지도록 제어한다.

이 때, 제1의 가상전원 배선과 제1의 스위치를 통해 접속되고 제1의 기판 바이어스 배선과 제2의 스위치를 통해 접속된 제1의 전원배선과, 제2의 가상전원 배선과 제3의 스위치를 통해 접속되며 제3의 기판 바이어스 배선과 제4의 스위치를 통해 접속된 제2의 전원배선을 갖도록 구성할 수가 있다.

더 구체적인 레이아웃으로서는, 제1∼제4의 스위치를 포함하는 스위치셀과, CM0S 트랜지스터 회로를 포함하는 복수의 셀을 제1 및 제2의 가상전원 배선 및 제1 및 제2의 기판 바이어스 배선을 따라 배치할 수가 있다. 이 때, 제1 및 제2의 가상전원배선 및 제1 및 제2의 기판 바이어스 배선이 평행하게 배치되고, 제1 및 제2의 전원배선을 이들에 대하여 수직으로 배치하며, 스위치셀은 복수의 셀보다도 제1 및 제2의 전원배선에 가까운 위치에 배치할 수가 있다.

다른 예로서는, CM0S 트랜지스터 회로를 포함하는 반도체 집적회로장치로서, CM0S 트랜지스터 회로의 소스·드레인 경로에 접속된 제1 및 제2의 배선과, CM0S 트랜지스터 회로를 구성하는 PM0S 트랜지스터의 기판 바이어스 전위를 제어하는 제1의 기판 바이어스 배선과, CM0S 트랜지스터 회로를 구성하는 NM0S 트랜지스터의 기판 바이어스 전위를 제어하는 제2의 기판 바이어스 배선과, 제어회로를 구비하고, 제어회로는 소정의 기간 제1 및 제2의 배선 사이의 전위차가 작게 되도록 제어함과 동시에, 제1 및 제2의 기판 바이어스 배선의 전위차가 커지도록 제어한다.

별도의 예로서는, MlS 트랜지스터를 포함하는 반도체 집적회로장치의 제어방법으로서, MlS 트랜지스터의 기판 바이어스 전위를 제어하는 것에 의해 M0S 트랜지스터의 드레인·소스 사이에 흐르는 서브드레시홀드 리크전류를 저감하는 제1의 동작을 행함과 동시에, MlS 트랜지스터의 드레인·소스간 전압을 감소시키는 제2의 동작을 행하는 것이고, 제1의 동작을 행하는 기간과 제2의 동작을 행하는 기간의 적어도 일부가 중복하도록 제어된다.

더 발전한 예로서는, CM0S 트랜지스터 회로를 포함하는 제1 및 제2의 회로블록을 가지고, 각 회로블록은 CM0S 트랜지스터 회로의 소스·드레인 경로에 접속된 제1 및 제2의 배선과, CM0S 트랜지스터 회로를 구성하는 PM0S 트랜지스터의 기판 바이어스 전위를 제어하는 제1의 기판 바이어스 배선과, CM0S 트랜지스터 회로를 구성하는 NM0S 트랜지스터의 기판 바이어스 전위를 제어하는 제2의 기판 바이어스 배선을 가지며, 제1의 회로블록에 있어서는 소정의 기간 제1 및 제2의 배선중의 적어도 한쪽에 공급되는 전압이 변화함과 동시에, 제1 및 제2의 기판 바이어스 배선의 전위차가 커지도록 제어되며, 제2의 회로블록에 있어서는 소정의 기간 제1 및 제2의 배선중의 적어도 한쪽에 공급되는 전압이 차단된다.

본 발명의 상기 및 그외의 목적, 특징과 잇점은 첨부 도면과 함께 바람직한 실시예의 상세한 설명으로부터 더욱 명백해질 것이다.

도 1은 본 발명의 기본적인 실시예를 나타낸 것이다. vdd는 전원전압 전위, vss는 접지전위, vbp는 PM0S의 기판 바이어스 전위, vbn은 NM0S의 기판 바이어스 전위, 100은 M0S 트랜지스터를 포함하여 이루어지는 회로, 101은 전원전압 제어회로, 102는 기판 바이어스 제어회로, 103은 상태제어선이다.

상태제어선(103)이「L」인 때, 전원전압 제어회로(101)에 의해 vdd에는 1.8V, vss에는 0V가 인가된다. 또한, 기판 바이어스 제어회로(102)에 의해 vbp에는 l.8V, vbn에는 0V가 인가된다. 회로(100)는 액티브상태로 되고 고속동작이 가능하다.

한편 상태제어선(103)이「H」인 때, 전원전압 제어회로(101)에 의해 vdd에는 0.9V, vss에는 0V가 인가된다. 또한, 기판 바이어스 제어회로(102)에 의해 vbp에는 3.3V, vbn에는 -2.4V가 인가되고, 회로(100)는 스탠바이상태로 된다. 이 상태에서는,

l) 기판 바이어스 전위가 각 M0S 트랜지스터의 소스전위보다도 깊게 되기 때문에, 기판 바이어스 효과에 의해 회로(100) 중의 M0S 트랜지스터의 문턱치 전압이 높게 된다.

2) 드레인전압이 저하하기 때문에, DlBL(Drain lnduced Barrier Lowering) 현상에 의해 100 중의 M0S 트랜지스터의 문턱치 전압이 높게 된다. 고 하는 두개의 효과에 의해, 도 5의 종래예의 스탠바이상태보다도 서브드레시홀드 리크전류에 의한 소비전력증가를 대폭 억제할 수 있다. 게다가, DlBL 현상은 게이트 길이(Lg)가 짧아지는 만큼 커지기 때문에, 미세화가 진행하면 그만큼 효과가 증대된다고 하는 특징이 있다.

본원 발명은 전원전압의 제어와 기판 바이어스의 제어의 상승효과를 이용하고 있어, 드레인·소스간 전압이 작게 되는 상태와 기판 바이어스를 깊게 하는 상태가 중복되는 기간이 있으면, 그 범위에 있어서 서브드레시홀드 리크전류 저감의 효과를 얻을 수 있다. 각 상태로 이행할 때의, 전원전압치를 변화시키는 타이밍과 기판 바이어스치를 변화시키는 타이밍에 관하여는, 어느 쪽을 먼저 변화시키더라도 좋다.

유의점으로서는, 각 상태로 이행시키는 것으로 회로(100)가 오동작하지 않도록 하는 것이 바람직하다. 예를 들면, 회로(100)의 동작이 완전히 정지하고 나서 각 상태로 이행시킨다고 하는 제어도 유효하다. 이행중은 전원전압이나 기판 바이어스치가 변화하기 때문에, 회로(100)의 지연특성 등도 변화한다. 회로(100)의 동작마진이 그것들의 전압변동에 대하여 충분히 여유가 있는 것이면, 회로(100)를 동작시킨 채 각 상태로 천이시키는 것이 가능하지만, 통상은 동작중에 각 상태로 천이시키는 것은 오동작의 원인으로 될 우려가 있다.

또한, 회로(100)의 동작이 액티브시의 전원전압치와 기판 바이어스치로 밖에 보증되지 않는 경우에는, 스탠바이상태로부터 액티브상태로 천이한 때에 회로(100)를 동작하기 시작하는 것은 전원전압치와 기판 바이어스치가 액티브상태의 값으로 확정한 것을 검출하고 나서 할 필요가 있다. 이 검출은 각 전압치를 모니터하더라도 좋고, 타이머 등으로 각 전압치가 소정의 전압으로 되기까지의 시간만큼 기다린다고 하는 방법이라도 좋다. 어느 쪽의 방법에 의해서도 회로(100)의 오동작을 막을 수 있다.

도 2는 본 발명의 보다 구체적인 실시예이다. 여기서는 예로서, 회로(CKT0)는 고전압계 회로블록(CKTl)과 저전압계 회로블록(CKT2)을 포함한다. 고전압계 회로블록(CKT1)과 저전압계 회로블록(CKT2)에서는 액티브시의 동작전압이 다르다. 또한, 저전압계 회로(CKT2)를 구성하는 M0S 트랜지스터의 기판 바이어스 전위만을 제어할 수 있도록 구성하고, 고전압계 회로(CKT1)를 구성하는 MOS 트랜지스터의 기판 바이어스 전위는 제어하지 않는다.

vddq, vdd는 전원전압으로, 액티브시에는 여기에 3.3V 및 1.8V가 인가된다. vss는 접지전위, vbpq는 스탠바이시에 PM0S의 기판 바이어스에 인가하는 전압을 주는 전원전압으로, 특별히 한정하지 않지만 여기서는 vddq와 마찬가지로 3.3V이다. vbp는 PM0S의 기판 바이어스 전위, vbn은 NMOS의 기판 바이어스 전위이다. STBCl은 M0S 트랜지스터로 구성된 회로(CKT2)의 기판 바이어스를 제어하는 기판 바이어스 제어회로, BAT1은 전지, DC1, DC2는 DC-DC 컨버터, STBC2는 스탠바이 제어회로, Dl0∼D14는 다이오드이다.

우선 도 2의 전원계에 관해서 설명한다. 기판 바이어스 제어회로(STBC1)에는 스탠바이시의 기판 바이어스 전위를 발생시키기 위한 전원(vbpq)이 DC-DC 컨버터(DC1)에 의해 전지(BAT1)로부터 승압(昇壓)되어 공급되고 있다. 그 전위는 vddq의 전위와 같은 3.3V이다. 또한, 고전압계 회로(CKT1)는 3.3V에서 동작하는 회로로 이루어져 있고, vddq단자로부터 급전(給電)되고 있다. 게다가, 저전압계 회로(CKT2)의 전원은 vdd단자로부터 공급되고, vdd단자에는 DC-DC 컨버터(DC1)로 승압된 3.3V의 전원(V10)이 DC-DC 컨버터(DC2)로 강압(降厭)된 후, 다이오드(D10)를 통해서 공급되고 있다. DC-DC 컨버터(DC2)의 강압전위는 vdd의 값이 1.8V가 되도록 설정되어 있다. DC-DC 컨버터(DC2)와 다이오드(D10)로 이루어지는 패스와 병렬로 다이오드(D11∼ D14)로 구성되는 패스가 접속되어 있다.

다음에 기판 바이어스계에 관해서 설명한다. 회로(CKT2)중의 M0S 트랜지스터의 기판 바이어스(vbp, vbn)는, 기판 바이어스 제어회로(STBCl)에 의해 제어되고 있다. 또, 고전압계 회로(CKT1) 및 기판 바이어스 제어회로(STBC1)중의 M0S 트랜지스터의 기판 바이어스의 값은 특별히 한정하지 않는다.

또, 도 2에는 상기한 전원계 및 기판 바이어스계의 신호 이외의 신호배선 등은 특히 기술하지 않고 있지만, 그 구성은 특히 한정하지 않는다.

도 3은, 도 2의 실시예의 회로의 액티브시 및 스탠바이시에서의 제어방식을 나타낸다. 회로(CKT2)가 액티브상태인 때에는 회로(CKT2)의 전원단자(vdd)에 1.8V를 공급한다. 1.8V의 급전은 DC-DC 컨버터(DC2)에서 발생한 전압을 다이오드(DCl0)로 강압(降厭)한 후에 급전하는 것으로 행한다. 다이오드 1개분의 전압강하(Vf)는 약 0.6V이다. 따라서, 3개의 다이오드(D11∼Dl4)의 전압강하는 2.4V로 되고, V11의 전위가 1.8V가 되도록 DC-DC 컨버터(DC2)가 동작하면 다이오드(D1l∼D14)는 오프(off)상태가 된다. 한편, 회로(CKT2)를 구성하는 M0S 트랜지스터의 기판 바이어스(vbp, vbn)에는, 기판 바이어스 제어회로(STBCl)에 의해 각각 1.8V 및 0V가 인가된다.

회로(CKT2)가 스탠바이상태 1인 때에는, 회로(CKT2)의 전원단자(vdd)에 액티브상태와 마찬가지로 1.8V를 공급한다. 한편, 회로(CKT2)를 구성하는 M0S 트랜지스터의 기판 바이어스(vbp, vbn)에는, 기판 바이어스 제어회로(STBC1)에 의해 각각 3.3V 및 -1.5V가 인가된다. 기판 바이어스 효과에 의해 회로(CKT2)를 구성하고 있는 M0S 트랜지스터의 문턱치가 높아지기 때문에, 회로(CKT2)의 서브드레시홀드 리크전류에 의한 소비전력 증가를 억제할 수 있다.

또한 회로(CKT2)가 스탠바이상태 2인 때에는, 스탠바이 제어회로(STBC2)가 DC-DC 컨버터(DC2)를 오프(off)시키고, 다이오드(D10)를 통한 1.8V의 급전을 정지시킨다. 이것에 의해 V11의 전위가 저하하지만, 다이오드(D11∼Dl4)로 이루어지는 패스가 온(on)하는 것으로 V11의 전위는 0.9V(=3.3V-0.6V×4) 이하로는 내려 가지 않는다. 결과적으로는, CKT2의 전원단자(vdd)에는 0.9V가 공급된다. 한편, 회로(CKT2)를 구성하는 M0S 트랜지스터의 기판 바이어스(vbp, vbn)에는, 스탠바이상태 1인 때와 마찬가지로 기판 바이어스 제어회로에 의해 각각 3.3V 및 -1.5V가 인가된다.

먼저 기술한 바와 같이, 게이트 길이(Lg)가 짧은 M0S 트랜지스터의 서브드레시홀드 리크전류는,

(1) 게이트전압만이 아니라 드레인전압에 대하여도 지수함수적으로 변화한다.

(2) 기판 바이어스를 깊게 하면, 상기 드레인전압 의존성이 커지게 된다. 고 하는, 소위 DlBL(Drain lnduced Barrier Lowering)에 의한 특징을 나타낸다.

여기서, 도 3의 스탠바이상태 2에서는,

(1) 스탠바이상태 1과 비교하여, 회로(CKT2)중의 M0S 트랜지스터의 드레인전압이 낮게 되어 있다.

(2) PM0S의 기판 바이어스 전위가 스탠바이상태 1에서는 1.5V(=3.3V-1.8V)인데 대하여, 2.4V(=3.3V-0.9V)로 된다.

스탠바이상태 2에서는, 상기(1) 및 (2)에 의해 DIBL 현상의 효과가 크게 되고, 스탠바이상태 2에서는 스탠바이상태 1 보다도 서브드레시홀드 리크전류에 의한 회로(CKT2)의 소비전력증가를 억제할 수 있다. 또한, 도 19에 나타난 바와 같이 트랜지스터의 오프(off)시에 GIDL 전류가 흐르지 않는 것에 의해서도, 스탠바이상태 2에서는 리크전류의 삭감이 가능하게 되어 있다.

도 4는 다른 실시예를 나타내고 있다. 도 3에서는 스탠바이상태 2에서의 기판 바이어스 전위(vbp, vbn)의 값은 스탠바이상태 1과 같은 값으로 제어하고 있는데 대하여, 도 4의 스탠바이상태 3에서는 NM0S의 기판 바이어스 전위(vbn)를 스탠바이상태 2의 값(-l.5V) 보다도 깊은 값(-2.4V)이 되도록 제어한 실시예이다. 이 제어는 기판 바이어스 제어회로(STBC1)가 vdd 전위와 vbpq 전위를 모니터하여 기판 바이어스 전위(vbp, vbn)를 발생하도록 설계하면 실현된다. 이와 같이 하는 것으로, 도 4의 스탠바이상태 3에서는 도 3의 스탠바이상태 2인 때보다도, 보다 깊은 기판 바이어스가 인가된다. 여기서 도 4의 스탠바이상태 3에서는,

(l) 스탠바이상태 1과 비교하여, 회로(CKT2)중의 M0S 트랜지스터의 드레인전압이 낮게 되어 있다.

(2) PM0S의 기판 바이어스 전위가 스탠바이상태 1에서는 l.5V(=3.3V-1.8V)인데 대하여 2.4V(=3.3V-0.9V)로 되고, 게다가 NM0S의 기판 바이어스 전위가 스탠바이상태 1에서는 -1.5V인데 대하여 -2.4V로 된다.

스탠바이상태 3에서는, 상기(1) 및 (2)에 의해 도 3의 스탠바이상태 2 보다도 더 서브드레시홀드 리크전류에 의한 회로(CKT2)의 소비전력 증가를 억제할 수 있다.

특히 스탠바이상태 3에 있어서는, 상기 (2)와 같이 회로(CKT2) 중의 M0S 트랜지스터에는 스탠바이상태 1인 때 보다도 깊은 기판 바이어스가 인가되어 있지만, M0S 트랜지스터의 드레인·웰 또는 웰·웰간의 전압은 전원전압(vdd)이 감소하고 있기 때문에 스탠바이상태 1인 때와 같다. 따라서, 이 깊은 기판 바이어스의 인가에 의해서 M0S 트랜지스터의 드레인·웰 또는 웰·웰 사이에 큰 전위차를 생기게 하는 것이 아니다. 이것에 의해, pn접합에 흐르는 접합리크를 증가시키는 일 없이 기판 바이어스를 깊게 인가할 수 있다고 하는 효과가 있다.

도 2에서 회로(CKT1)는, 회로(CKT0)가 회로(CKT0)의 외부에 설치되어 있는 다른 디바이스와의 사이에서 신호의 교환을 할 때에 사용하는 I/O회로를 사용하는 것이 알맞다. I/O전압은 외부 디바이스와의 사이에서 결정된 어떤 범위내의 값으로 할 필요가 있기 때문에, I/O전압은 vdd전압이 스탠바이상태 2 또는 스탠바이상태 3에서 변화한 경우라도 어떤 결정된 값이 아니면 문제점이 생긴다. vddq전압 3.3V는, 상기 스탠바이상태 2 또는 스탠바이상태 3인 때라도 전압치가 변화하지 않기 때문에, I/O회로의 전원전압으로서 사용할 수 있다.

이상과 같이 본 발명에서는, 스탠바이시에 기판 바이어스를 액티브시 보다도 깊게 인가하고, 게다가 그 회로에 공급하는 전원전압을 낮게 한다. 종래예과 같이 단순히 기판 바이어스를 스탠바이시에 인가한 것과 비교하면, 상기 DIBL 현상에 의한 효과에 의해 서브드레시홀드 리크전류를 대폭 현상시킬 수 있다. 게다가, M0S 트랜지스터의 드레인·웰 또는 웰·웰 사이의 pn접합의 전위차를 그다지 크게 하지 않고(pn접합리크를 크게 하지 않고) 기판 바이어스를 종래 방식과 비교하여 깊게 할 수 있다. 또한, 기판 바이어스 효과에 의해 문턱치 전압을 높게 하여 서브드레시홀드 리크전류를 저감할 수 있는 것에 더하여, 이 깊은 기판 바이어스에 의해 상기 DlBL현상에의한 서브드레시홀드 리크전류 감소효과를 더욱 크게 할 수 있다. 또한, GIDL 전류에 의한 리크전류의 증대도 억제할 수 있다.

전원전압을 낮게 한 때의 기판 바이어스치에 관하여는, 그 값은 특별히 한정하지 않는다. 전원전압이 낮게 되는 스탠바이상태인 때에, 액티브상태인 때보다도 깊게 기판 바이어스가 인가되어 있으면 좋다.

스탠바이시에 전원전압을 낮게 할 때의 전원전압치에 관하여는, 그 전원전압이 인가되는 회로내의 메모리회로(래치나 SRAM 또는 레지스터 등의 정보를 기억하고 있는 회로)의 기억내용이 소거되지 않는 전원전압치이면 좋다. 또는, 소프트에러에 대하여 충분한 내성이 있는 전압치이면 좋다. 전원전압치가 너무 낮게 되면 상기 기억내용의 유지가 어렵게 되기 때문에, 도 1이나 도 2의 실시예에서는 0. 9V로 설정하였다. 이 최저 전압치는 회로를 구성하는 M0S 트랜지스터의 문턱치 전압에도 의존하기 때문에, 여기서는 특별히 한정하지 않는다.

메모리회로에 기억되어 있는 내용을 유지할 수 있는 전원전압치로 설정하는 것으로, 스탠바이상태 2나 스탠바이상태 3으로부터 액티브상태로 이행한 때에, 스탠바이상태로 이행하기 전의 상태로 완전히 복귀할 수가 있다. 스탠바이상태와 액티브상태의 천이시간을 짧게 할 수가 있다.

또한 게다가, 스탠바이상태 2 또는 스탠바이상태 3의 상태에서는 서브드레시홀드 리크전류 또는 pn접합 리크전류(GIDL 전류를 포함한다)가 작기 때문에, 전원(vdd)에 흐르는 전류치에 의해서 회로(CKT0)의 반도체 집적회로장치의 선별을 하는 IDDQ 테스트가 용이하게 된다고 하는 특징이 있다. 또, pn접합 리크전류의 영향을 해결하는 별도의 방법으로서, IDDQ 테스트에 따르는 전원전류측정을 전원전류의 측정과 동시에 기판에 흐르는 기판전류를 측정하여 연산에 의해 산출하는 방법도 생각되지만, 이하에 나타내는 본 발명의 수법으로 행하면 보다 간단히 IDDQ 테스트가 실현된다.

IDDQ 테스트란, 트랜지스터가 스위칭(switching)을 하고 있지 않는 정지시에 칩의 전원전류를 측정하여 고장의 유무를 검출하는 테스트 수법이다. 고장이 없으면, 정지시에는 약간의 전류가 흐를 뿐이다. 고장이 있으면, 큰 전류가 흐른다. LSI의 테스트수법으로서 주류의 기능 테스트(Function test)에 비하면, 적은 테스트 패턴으로 많은 고장을 검출할 수 있다고 하는 특징을 갖는다. 그러나 발명자에 의해, 종래의 IDDQ 테스트에는 이하와 같은 문제가 있는 것이 판명되었다.

(A) 저문턱치 트랜지스터로 구성된 LSI에서는, 트랜지스터가 스위칭을 하고 있지 않는 정지시에도 서브드레시홀드 리크전류에 의한 리크전류가 흐르기 때문에, 고장에 따른 전류와 상기 서브드레시홀드 리크전류에 의한 리크전류의 구별이 되지 않게 되어 IDDQ 테스트가 곤란하게 된다. 한편, IDDQ 테스트시에 기판 바이어스를 인가하여 상기 서브드레시홀드 리크전류에 의한 리크전류를 삭감하는 수법으로는, 이번에는 상기 pn접합 리크전류(GlDL 전류를 포함한다)에 의해서 IDDQ 테스트가 곤란하게 된다.

(B) 기능테스트와 비교하여, IDDQ 전류의 측정에 시간을 요하기 때문에 테스트 비용이 증가한다.

(A)의 문제는, IDDQ 테스트로 전류를 측정할 때에 본 발명의 스탠바이상태 2 또는 스탠바이상태 3의 상태에서 측정하는 (이하, 본 발명의 IDDQ 전류 측정방법이라고 부른다) 것으로 해결할 수 있다. 이 방법에 의해, 고장나 있는 경우에 전원(vdd)에 흐르는 전류와, 정상인 경우에 전원(vdd)에 흐르는 전류의 비가 커지기때문에 고장검출이 용이하게 된다.

한편, 에이징은 칩에 통상보다도 높은 전압 또는 때로는 낮은 전압을 인가하여, 칩에 대하여 지나친 조건을 부과하여 초기불량을 나타나게 하는 것이다. 에이징시의 온도조건등에 관하여는 특별히 여기서는 한정하지 않는다. 또한, 칩을 동작시켜 에이징을 하는 방법과, 동작시키지 않고 에이징을 하는 방법이 있지만, 여기서는 특별히 이것도 한정하지 않는다. 또한, 에이징을 가속테스트 또는 바잉이라고 하는 것은, 여기서는 동일한 것을 의미하는 것으로 한다.

게다가, 에이징시에 기판 바이어스를 인가하는 방법과 인가하지 않는 방법이 있지만, 특별히 그것도 한정하지 않는다. 서브드레시홀드 리크전류는 고온으로 되면 증가하는 경향이 있기 때문에, 고온에서 에이징하는 경우에는 서브드레시홀드 리크전류에 의한 열폭주의 위험성이 있다. 그래서, 기판 바이어스를 인가하여 에이징하면 서브드레시홀드 리크전류를 감소시킬 수 있어, 열폭주를 막을 수 있다.

이 에이징과 IDDQ 테스트의 관계에 관해서, 이하와 같은 2종류의 방법을 선택할 수 있다.

(1) 에이징을 행한 후에 칩의 전류치를 측정하여 불량선별을 한다.

(2) 에이징의 전후에서 칩의 전류치를 측정하여, 전류치의 차이에 의해서 불량선별을 한다.

(2)의 방법에서는 (1)의 방법과 비교하여 에이징에 의해서 잠재적 불량의 가속을 검출하기 쉽다고 하는 이점이 있다. 한편 (l)의 방법은 1회의 전류측정으로 불량선별이 가능하여, 테스트시간을 삭감할 수 있다고 하는 이점이 있다. 상기(1)(2)의 양쪽의 전류측정에서 본 발명의 IDDQ 전류측정 방법을 사용할 수 있다.

도 16에 (1)의 수법에 관해서, 그 플로의 일례를 플로우챠트로 나타낸다((2)의 수법에 관해서도 마찬가지로 행할 수 있기 때문에, 여기서는 설명을 생략한다). 우선 스텝(1601, 1602)에서 전원전압을 통상 동작전압인 1.8V보다도 높게 하여 에이징을 행하여, 고장을 나타나게 한다. 다음에 스텝(1603, 1604)에서, 전원전압을 통상 동작전압보다도 낮게 하고 게다가 기판 바이어스를 인가하여 전류측정을 한다(본 발명의 IDDQ 전류측정방법). 스텝(1605)에서, 측정한 전류치가 어떤 값보다도 크면 불량품으로서 선별한다. 그 후, 양품의 것은 스텝(1606, 1607)에서 칩에 통상 전원전압을 인가하고, 게다가 기판 바이어스를 인가하지 않고서 기능테스트(Function test)를 한다. 그 후 스텝(1608)에서 그 기능테스트 결과에 따라서 선별을 한다. 스텝(1601∼1607)의 주위온도 등의 환경에 관하여는 특별히 한정하지 않는다.

여기서, 스텝(1602)에서의 테스트 프로그램의 실행에 의해서, 칩의 선별을 하더라도 좋다. 또한, 이 테스트 프로그램의 실행에는, IDDQ 테스트에 앞서는 칩에의 테스트 패턴(test pattern) 입력을 포함하더라도 좋다. 어떤 종류의 스캔을 사용하여 테스트 패턴을 입력하는 경우에도 스텝(1602)에서 그 입력을 할 수 있다. 게다가, 스텝(1606)의 칩의 전원전압은 칩의 동작 전원전압 범위의 안에서, 가장 나쁜 조건(예를들면 vdd=l.6V)을 선택하여도 좋다.

게다가 또, 예컨대 스텝(1605)에서 선별하기 위해서는, 어떤 절대치보다도 큰 전류가 흐른 경우에 고장으로 판단하는 수법이라도 좋지만, 반도체 집적회로장치가 어떤 제조단위로 제조되어 있는 경우에는 그 제조단위(예컨대 로트 또는 웨이퍼 단위)안에서 통계를 잡아 제조단위내에서 통계적으로 표준치보다도 어긋난 전류치(예컨대 3σ이상 어긋난 전류치)를 나타낸 것을 불량으로서 판단하면 좋다. 또는 상기 두개의 방법 양쪽을 사용하여 판단하면 좋다. 리크전류는 M0S 트랜지스터의 문턱치 전압이 분산되면 크게 변화하기 때문에, 제조단위로 크게 분산된다. 그러나, 같은 제조단위내이면 비교적 균일한 특성을 나타내기 때문에, 상기 통계적인 불량판정이 유효하게 된다.

IDDQ 테스트의 두번째의 문제점인 (B)에 관하여는, 칩의 전원전류를 측정하는 IC 테스터(tester)등의 전류측정장치의 개량에 의해 어느 정도 해결되지만, IDDQ 테스트에 앞서 기판 바이어스를 변화시키는 경우에는, 기판을 구동하기 위한 시간이 새롭게 필요하다. 기판전압을 그 칩내부에서 발생시키는 경우(예를 들면 도 1에서, 기판 바이어스 제어회로(STBC1)내에 전압발생 회로가 있는 경우)에는, 일반적으로 칩내의 전압발생 회로의 구동능력은 크지 않기 때문에, 기판을 소망의 전압까지 구동하는데에는 비교적 긴 시간을 요한다.

이 과제를 해결하기 위해서, 도 17의 실시예에서는 기판 바이어스용의 전원을 칩 외부로부터라도 공급할 수 있도록 한다. 도 17에서, 1700은 칩을 나타내고 있다. 이 칩(1700)은 전원패드(1701, 1702)에 더하여, 기판패드(1703, 1704)를 가지고 있다.

전원패드(1701, 1702)는 회로의 전원단자에, 기판패드(1703, 1704)는 회로를 구성하고 있는 트랜지스터의 기판단자에 각각 접속되어 있다. 1706은 특별히 필요하지 않지만, 도 2의 기판 바이어스 제어회로(STBC1)에 상당하는 것으로, 칩내부에 있는 기판 바이어스 제어회로이다. 1705는 칩중의 회로의 예이지만, 여기서는 간단화를 위해 CM0S 인버터의 예를 도시하고 있다.

IDDQ 테스트시에는 칩외부에서 전원패드(1701, 1702)에 전압을 공급함과 동시에, 기판패드(1703, 1704)에도 전압을 공급한다. 일반적으로 칩외부의 장치(예컨대 IC 테스터 등)의 전압공급능력은 높기 때문에, 짧은시간에 전원전압과 기판 바이어스의 값의 양쪽의 값을 소망의 값으로 안정시킬수 있다.

또 이 칩을 패키징(packaging)할 때에는, 전원패드는 패키지의 핀에 본딩등으로 접속된다. 기판패드(1703, 1704)는 패키지의 핀에 본딩등으로 접속할 필요는 특별히 없지만, 예컨대 IDDQ 테스트의 전에 칩을 패키징하여 동작시킬 필요가 있는 경우는 접속하면 좋다.

그 밖의 본 발명의 해결책으로서는, 테스트시에 기판 바이어스를 고속으로 구동할 수 있도록, 칩내에 내장하는 전압발생회로를 구성하는 방법이 있다. 구체적인 하나의 방법은, 2종류 이상의 전압발생회로를 준비하여 한쪽을 IDDQ 테스트전용으로서 사용하는 방법이 있다. 그 전압발생회로의 소비전력은 신경쓰이지 않는 것을 이용하여, 고속으로 기판 바이어스를 어떤 값으로 안정화할 수 있는 회로구성으로 한다. 한편, 칩의 대기시 전류를 저감하기 위해서 사용하는 전압발생회로에 관하여는 저전력으로 되는 것 같은 구성으로 한다. 이와 같이, 용도에 따라서 전압발생회로를 구별지어 사용하는 것으로 상기 문제점(B)을 해결할 수 있다. 물론, 하나의 전압발생회로에서 복수의 동작상태를 갖게 하여, 용도마다 알맞은 동작방법으로 동작하도록 구성해도 좋다.

이상에서 설명한 본 발명의 IDDQ 전류측정방법을 사용한 IDDQ 테스트를 이용하면, 그것과 조합된 각종 테스트항목(에이징을 포함한다)에 의해서 여러가지 조합으로 칩의 테스트가 가능하다. 그러나, 본 발명에서는 적어도 IDDQ 테스트시에 전원전압을 칩의 통상 동작시의 전원전압(통상전압)보다도 낮게 하고, 더욱이 기판 바이어스를 칩의 통상동작시보다도 깊게 인가하여 전류측정을 행한다면, 그 조합은 특별히 한정하지 않는다. 또한 더욱이 본 발명의 IDDQ 전류측정방법시에, 기판 바이어스는 그대로이고, 전원전압만을 통상전압보다도 낮게 하여, 기판 바이어스는 인가하지 않고 측정하더라도 좋다. 요점은 칩의 선별 테스트시에 행하는 IDDQ 테스트시의 전류측정을, 칩의 전원사이에 흐르는 서브드레시홀드 리크전류나 pn접합 리크전류(GIDL 전류를 포함한다)가 작게 되도록 전원전압치와 기판 바이어스치를 조정하면 좋다.

상기 IDDQ 테스트시에 전원전압을 낮게 할 때의 전원전압치에 관하여는, 그 전원전압이 인가되는 칩내의 메모리회로(래치나 SRAM 또는 레지스터 등의 정보를 기억하고 있는 회로)의 기억내용이 소거되지 않는 전원전압치이면 좋다. 일반적으로는 전원전압치를 너무 낮게 하면, 상기 기억내용의 유지가 어렵게 되고, 더욱이 회로의 동작이 불안정하게 되어 서브드레시홀드 리크전류 이외의 별도의 요인인 전류가 전원단자 사이로 흐를 우려가 있다. 이 최저전압치는 회로를 구성하는 M0S 트랜지스터의 문턱치 전압에도 의존하기 때문에, 여기서는 특별히 한정하지 않는다. 고장을 판별할 수 있는 것이면 상기한 메모리회로의 기억내용이 소거되지 않는 최저전압보다도 더 낮은 전압치라도 좋다.

또한, 칩 중에는 통상동작시에 2종류 이상의 전원전압으로 동작하는 것이 있지만, 각각의 전원에 대하여 IDDQ 테스트를 하는 경우, 모든 전원의 전류를 상기한 본 발명의 여러가지의 방법을 사용하여 동시에 측정하더라도 좋고, 1개씩 또는 수개씩 차례대로 측정하더라도 좋다.

또한 더욱이, 칩의 안에는 정전류원 회로와 같은 통상 동작시에도 소량의 전류가 전원단자 사이에 흐르는 회로가 포함되어 있는 경우가 있다(이하, 이것들의 전류를 정상전류(定常電流)라고 부른다). 그 경우에는 고장에 의한 전류인지 정상전류인지를 구별할 수 없기 때문에, IDDQ 테스트가 정상으로 기능할 수 없다. 그 경우에는, 도 18과 같은 칩을 구성하면 좋다. 도 18에서 1800은 그와 같은 칩을 나타낸다. 회로군(1801)은 상기한 정상전류가 흐르는 회로군을, 회로군(1802)은 정상전류가 흐르지 않는 회로군을 나타낸다. 전원패드(1803과 1804)는 회로군(1801)에 접속되고, 전원패드(1805와 1806)는 회로군(1802)에 접속되어 있다. 1807과 1808은 반도체 스위치이다. 도 18에서는 각각 1개씩의 패드밖에 없지만, 이것은 도면을 간단히 하기 위해서 이고, 특별히 각각의 수는 한정하지 않는다. 또한, 기판 바이어스 관련 단자의 접속은 도 1부터 도 17까지와 마찬가지로 할 수 있기 때문에, 여기서는 생략한다.

IDDQ 테스트시에는 스위치(1807과 1808)를 오프(off)하고, 전원패드(1805와 1806)를 사용하여 본 발명의 IDDQ 전류측정방법을 행한다(당연히 그 때, 전원패드(1803와 1804)에도 소정의 전압을 인가한다). 정상전류가 흐르는 회로(1801)의 영향을 받지 않고서 칩(1800)의 IDDQ 테스트가 가능하게 된다.

한편, 이들의 테스트시 이외인 때에는 전원패드(1804와 1806)를 스위치(1808)를 온(on)시켜 접속하고, 전원패드(1803와 1805)를 스위치(1807)를 온(on)시켜 접속한다. 스위치(1807, 1808)를 사용하지 않고서, 칩 밖에서 전원패드(1804와 1806) 및 전원패드(1803과 1805)를 각각 본딩으로 접속하거나, 프린트기판(PCB) 위에서 그것들을 접속하여도 좋다. 그러나, 도 18과 같이 칩내부에서 스위치를 사용하여 저저항에 접속한 쪽이, 회로(1801)와 회로(1802)의 전원전압레벨이 노이즈등에 의해서 어긋나는 것을 막을 수 있어, 오동작이나 소비전력의 증가를 막을 수 있다.

스위치(1807이나 1808)의 구성방법은 특별히 한정하지 않지만, CM0S 스위치로 구성하더라도 좋다. 또한 전원패드(1803)가 양(正)전원측(vdd)이고 전원패드(1804)가 음(負)전원측(vss)이면, 스위치(1807)는 PM0S이고 스위치(1808)는 NM0S로 구성하는 것이 좋다. 그것들의 스위치의 제어방법도 특별히 한정하지 않는다.

도 2에서는 DC-DC 컨버터(DCl)로 승압한 전압을 DC-DC 컨버터(DC2)로 강압하여 vdd 전압으로서 공급하고 있다. 이것에 대하여 DC-DC 컨버터(DC2)는 전지(BAT1)로부터의 전압을 직접 강압 또는 승압하여 vdd 전압을 만들도록 하여도 좋다. 이 경우, 전지(BAT1)로부터 DC-DC 컨버터 1단에서 vdd 전압이 얻어지기 때문에 고효율인 전압변환이 가능하다.

도 13은 도 2와는 다른 별도의 실시예이다. BAT2는 전지이고, 도 2와의 차이는 스탠바이시의 vdd로의 전원공급을 DC-DC 컨버터(DCl)로부터가 아니고, 전지(BAT2)로부터 행하고 있는 점이다. 스탠바이시에는 전지(BAT1)와는 다른 전지로부터 회로(CKT0)의 전원이 공급된다. 전지의 개로전압(開路電壓)의 보다 작은 전지를 전지(BAT2)로 사용할 수가 있다. 전지(BAT2)는 특별히 한정하지 않지만, 니켈수소 전지나 니켈카드뮴 전지가 그 패로전압(閉路電厭)으로 바람직하다.

본 발명의 스탠바이상태 2 또는 스탠바이상태 3의 실현수단에 관하여는, 도 2나 도 13의 구성에 한정하지 않는다. 예를 들면 도 2의 DC-DC 컨버터(DC2)와 다이오드(D10)로 이루어지는 패스와, 다이오드(D11∼D14)로 이루어지는 패스를 사용한 전원전압의 전환방법에 관하여는, DC-DC 컨버터(DC2)에 출력전압 전환기능을 갖게하면 마찬가지의 것이 실현된다.

도 14에 이 실시예를 나타낸다. 도 14에서는 도 13에 나타낸 다이오드 스위치에 대신해서 전원전환기(PSW)를 사용하고 있다. 전원전환기(PSW)는 Vin의 전압이 어떤 기준전압보다도 높은 때에는 Vin과 Vout를 쇼트시킨다. 또한, 어떤 기준치보다도 작은 때에는 Vbat와 Vout를 쇼트시킨다. 이 방법에 의해서 전원전환을 다이오드 스위치를 사용한 경우와 마찬가지로 자동적으로 행하는 것이 가능하게 된다.

도 14(B)는 전원전환기(PSW)의 실시예이다. 301은 비교기(comparator), 302는 기준전압 발생기, 305와 306은 인버터, 307과 310은 PMOS 트랜지스터, 308과 309는 다이오드이다. Vin의 전압치와 기준전압 발생기(302)의 출력이 비교기(301)에서 비교되어, 비교결과를 304로 출력하고 있다. 이 비교결과에 의해 PM0S 트랜지스터(307과 310)의 어느 쪽인가를 온(on)한다. 다이오드(308, 309)는 PM0S 트랜지스터의 전류구동능력 이상의 전류가 흐른 때의 바이패스로서 사용되고 있다. PM0S 트랜지스터는 전류구동능력이 필요하게 되기 때문에, 프로세스적으로 사용가능하면 바이폴라 트랜지스터(bipolar transistor)를 사용하여도 좋다. 다이오드 스위치를 사용한 도 2의 방법에서는 다이오드의 전압 드롭(drop)(Vf)이 문제로 되지만, 도 14의 방식에서는 이 문제가 생기지 않는다.

도 15는 또다른 실시예이다. 여기서는 전지는 BAT1과 BAT3의 두개로 구성되고, 액티브시에는 전지 BAT1이 사용되며, 스탠바이시에는 전지 BAT3가 사용된다. 또한, 회로(CKT0)에는 스탠바이시의 회로(CKT2)의 전원전압을 발생하는 전원회로(320)가 내장되어 있다. 전원회로(320)는 연산증폭기(operational amplifier)(322)와 PM0S 트랜지스터(323) 및 기준전압 발생기(321)에 의해서 구성되어 있다. 여기서는 기준전압 발생기(321)의 출력전압은 0.9V이다. 324는 vdd 전위모니터이고, vdd가 0.9V이상이면 전원회로(320)의 동작이 오프(off)되고, 0.9V이상이면 전원회로(320)의 동작이 온(on)된다. 전원전환기(PSW)는 도 14(B)에 나타낸 것이다.

도 15에서는 도 2와 비교하면 스탠바이 제어회로(STBC2)가 없고, DC-DC 컨버터(DC1)로부터의 전원공급에 의하여 스탠바이 제어를 하고 있다. 즉, 액티브상태에서는 전지(BAT1)로부터의 전원이 DC-DC 컨버터(DC1)에 의해서 승압 또는 강압되어 3.3V로 안정화된 후에, 전원전환기(PSW)를 통해 vddq 및 vbpq에 공급된다. 또한, DC-DC 컨버터(DC1)의 출력은 DC-DC 컨버터(DC2)에도 입력되고, 거기서 1.8V로 강압되어 vdd로서 회로(CKT0)에 공급된다. vdd 전위모니터(324)는 vdd의 전위를 모니터하고, vdd가 0.9V 이상이기 때문에 전원회로(320)는 오프(off)되어 있다.

한편 스탠바이상태에서는, DC-DC 컨버터(DC1)로부터의 전원공급이 정지된다. 이것에 의해, 전원전환기(PSW)는 전지(BAT3)의 출력(Vbat과 Vout)을 쇼트하고, vddq 및 vdpq로 전지(BAT3)의 전원이 공급된다. 또한, DC-DC 컨버터(DC2)로는 전원이 공급되지 않게 되기 때문에, DC-DC 컨버터(DC2)에 의한 vdd로의 전원공급이 없어진다. vdd 전위모니터(324)는 vdd의 전위를 모니터하고, vdd가 0.9V이하로 되기 때문에 전원회로(320)를 온(on)한다. 이것에 의해서 vdd로는 기준전압 발생기(321)의 출력전압과 같은 전위 0.9V가 PM0S 트랜지스터(323)로부터 공급된다. 전지(BAT3)로는 특별히 한정하지 않지만, 리튬전지가 그 개로전압(開路電厭) 및 에너지밀도때문에 적합하다.

전원회로(320)는 코일등을 필요로 하지 않기 때문에 집적회로화하기 쉽다. 회로(CKT0)를 하나의 반도체 칩으로 하면, 회로(CKT0) 이외에 스탠바이시에 사용하기 위한 특별한 전원회로가 필요하지 않다고 하는 이점이 있다. 또한 도 14와 마찬가지로, 다이오드 스위치를 사용한 도 2의 방법과 비교하면 다이오드의 전압드롭(Vf)의 문제가 없다고 하는 이점이 있다.

도 2, 도 14에 있어서 스탠바이 제어회로(STBC2)는 회로(CKT0)의 외부로 기술되어 있지만, 회로(CKT0) 내에 설치하더라도 좋다. 그 경우, 회로(CKT0)로부터의 신호에 의해서 스스로의 전원전압을 변화시키는 것이 된다. 또한, 회로(CKT1)내에 내장하여도 좋다. 회로(CKT1)의 전원전위는 vdd 전위만큼 변동하지 않기 때문에, 회로(CKT1)의 회로설계를 용이하게 할 수 있다. 또한 당연히, 회로(CKT0)내에 있어서도 vdd와는 다른 계통의 전원이 스탠바이 제어회로(STBC2)에 공급되어 있더라도 좋다.

이상, 도 2, 도 13, 도 14, 도 15에서 나타낸 실시예 이외에도 여러가지의 구성이을 취할 수 있다. 이하, 도 2의 구성을 바탕으로 다른 실시예를 나타내지만, 기판 바이어스를 액티브시보다도 깊게 인가하고, 게다가 그 회로에 공급하는 전원전압을 낮게 한다고 하는 전력저감 모드를 구비하여 스탠바이시의 저전력화가 실현될 수 있으면 특별히 그 구성은 한정하지 않는다.

도 6는 도 2의 회로(CKT2)를, 스탠바이상태에서 전원을 오프(off)로 하면 회로내에 유지되어 있는 정보가 소거되어 전원전압의 복원에 의해서 액티브상태로 이행하는데 지장이 있는 회로(CKT3)와, 그렇지 않은 회로(CKT4)로 분리한 경우의 실시예이다.

스탠바이시에는, 전원을 소거하여도 지장이 없는 회로(CKT4)에는 전원스위치(SW1)를 통해 전원(vddc)이 공급되어 있다. 전원스위치(SWl)는 스탠바이 제어회로(STBC2)에 의해서 제어되고 있고, 스탠바이시에는 전원스위치(SW1)를 오프(off)로 하는 것으로 회로(CKT4)의 전원공급이 차단된다. 이것에 의해 회로(CKT4)에 흐르는 서브드레시홀드 리크전류에 의한 전력소비를 삭감할 수 있다.

스탠바이시에 회로(CKT3)의 전원을 오프(off)한 때, 통전(通電)되어 있는 회로(CKT3)가 오동작하지 않도록 회로(CKT3)와 회로(CKT4)사이에서의 인터페이스에 출력 고정회로나 입력 고정회로가 필요하지만, NAND나 N0R라고 한 CM0S 회로를 사용하면 간단히 실현할 수 있으므로 여기서는 생략하고 있다.

스탠바이시의 서브드레시홀드 리크전류를 본 발명의 도 1의 방법을 사용하여 삭감하고, 다시 도 6의 방식과 같이 전원을 끊더라도 지장이 없는 회로의 전원을 끊는다고 하는 방법을 조합시키는 것으로, 시스템 전체로서 보다 저전력화를 달성할 수 있다.

도 7은 도 6의 전원스위치(SWl)를 회로(CKT0)내에 설치한 경우의 실시예이다. STBC2는 스탠바이 전원제어회로이고, 회로(CKT4)의 전원전압(vdd_v 및 vss_v)을 제어한다. 스탠바이상태에서는 회로(CKT4)의 전원전압(vdd_v 및 vss_v)으로 예컨대 1.0V 및 0.8V가 인가되도록 한다. 0.2V의 전위차밖에 회로(CKT4)에는 공급되지 않기 때문에 회로(CKT4)내에 기억된 정보는 기억되지 않지만, 회로(CKT4)내에 흐르는 서브드레시홀드 리크전류를 대폭으로 저감할 수 있다. 물론, 도 6의 경우와 같이 vdd_v, vss_v로 0.9V를 인가하여 전원을 완전히 차단하여도 좋다.

도 8은 회로(CKT4) 및 스탠바이 전원제어회로(STBC2)의 실현방법의 실시예를 나타낸 것이다. ncell1∼ncelln은 CM0S 논리회로이고, 그 기판 바이어스는 vbp 및 vbn에 접속되어 있다. 또한, 각각의 셀의 전원단자는 가상전원(假想電源)(vdd_v 및 vss_v)에 접속되어 있다. CM0S 논리회로(표준셀)(ncell)의 1개 또는 그것들의 조합이 회로(CKT4)에 상당하고, 또한 스위치셀(전원전압 제어수단)(swcell)은 스탠바이 전원제어회로(STBC2)의 일부를 구성한다.

스위치셀(swcell)에 있어서, PM0S 기판 바이어스(vbp) 및 NM0S 기판 바이어스(vbn)는 각각 M0S 트랜지스터(MP1 및 MNl)를 통해 전원(vdd 및 vss)에 접속되어 있다. 따라서, PM0S 기판 제어신호(cbp) 및 NM0S 기판 제어신호(cbn)가 각각 'L' 및 'H'인 때에는 기판 바이어스(vbp, vbn)에는 전원전위가 인가되는 것으로 된다. 또한, PM0S 기판 제어신호(cbp) 및 NM0S 기판 제어신호(cbn)가 각각 'H' 및 'L'인 때에는, 도 8에 나타내고 있지 않은 외부의 회로로부터 vbp 및 vbn 전위가 공급된다.

한편, 가상전원(vdd_v 및 vss_v)은 각각 M0S 트랜지스터(MP2 및 MN2)를 통하여 전원(vdd 및 vss)에 접속되어 있다. 따라서, 전원절환신호(電源切換信號)(pwsw)가 'H'인 때에는 가상전원(vdd_v 및 vss_v)은 각각 전원(vdd 및 vss)에 접속되는 것이 된다. 또한, 전원절환신호(pwsw)가 'L'인 때에는 가상전원(vdd_v 및 vss_v)은 하이 임피던스(high impedance) 상태가 되고, 그 전위는 가상전원(vdd_v 및 vss_v) 사이에 접속되어 있는 회로의 리크전류 등에 의해 결정되는 값으로 된다.

도 8에서 CP1과 CP2는 전원전압 변동을 적게 하기 위해서 사용하고 있는 소위 바이패스 콘덴서이지만, 특별히 없더라도 좋지만 바이패스 콘덴서(CP1)는 vdd_v 및 vss_v의 AC적인 임피던스를 내리는데 효과적이다.

도 9는 동작파형의 실시예를 나타내고 있다. 액티브상태에서는 PM0S 기판 제어신호(cbp) 및 NM0S 기판제어신호(cbn)는 각각 0V, 1.8V로 되고, 기판 바이어스 (vbp, vbn)는 전원전위 1.8V 및 0V가 인가된다. 이 때, 전원절환신호(pwsw)는 1.8V이고 가상전원(vdd_v 및 vss_v)으로는 각각 전원 1.8V 및 0V가 공급된다.

스탠바이상태 4 에서는 PM0S 기판제어신호(cbp) 및 NM0S 기판 제어신호(cbn)로는 3.3V 및 -1.5V가 인가되고, vbp 및 vbn로는 각각 3.3V 및 -1.5V가 인가된다. 표준셀(ncell1∼ ncelln)의 회로중의 M0S 트랜지스터의 기판 바이어스는 깊게 되고, 기판 바이어스 효과에 의해 문턱치가 높게 되어 서브드레시홀드 리크전류를 저감할 수 있다.

스탠바이상태 5에서는 스탠바이상태 4의 상태에 더하여, 전원절환신호(pwsw)가 0V로 된다. 이것에 의해, 가상전원(vdd_v 및 vss_v)은 전원(vdd 및 vss)으로부터 분리된다. 그것에 의하여, 가상전원(vdd_v 및 vss_v)의 전위는 리크등에 의해서 결정되는 어떤 값(여기서는 1.0V 및 0.8V)이 된다. 표준셀(ncell1∼ncelln)의 회로중의 M0S 트랜지스터의 기판 바이어스는 깊게 되고, 기판 바이어스 효과에 의해 문턱치가 높게 되는데 더하여, DIBL 현상에 의해서(ncell1∼ nce11n)의 회로중의 M0S 트랜지스터의 문턱치는 꽤 높게 된다. 이것에 의해 서브드레시홀드 리크전류를 대폭으로 저감할 수 있다.

M0S 트랜지스터(MP1, MP2, MN1, MN2)의 문턱치 전압에 관하여는, 특별히 한정하지 않지만 저문턱치로 설정하면 리크전류가 흐르기 때문에 전체로서 저전력화를 도모하기 어렵게 된다. 그 때문에 고문턱치의 M0S 트랜지스터를 사용하는 것이 좋다. 단지, M0S 트랜지스터(MP2 및 MN2)에 관하여는 스탠바이시에는 그 기판 바이어스가 깊게 인가되기 때문에, MP2와 MN2의 문턱치 전압은 높게 된다. 따라서, M0S 트랜지스터(MP2, MN2)로는 저문턱치 M0S 트랜지스터를 사용할 수 있다.

M0S 트랜지스터의 산화막 두께에 관하여는, 스탠바이시에 고전압이 게이트·소스 또는 게이트·드레인 사이에 인가되기 때문에, M0S 트랜지스터(MP1 및 MN1)의 산화막은 표준셀(ncell1) 중의 M0S 트랜지스터의 산화막보다도 두껍게 할 필요가 있다. 한편, M0S 트랜지스터(MP2 및 MN2)의 산화막에 관하여는, 게이트·소스 또는 게이트·드레인 사이에 고전압이 인가되는 것이 아니기 때문에, 표준셀(ncell1) 중의 M0S 트랜지스터의 산화막과 같은 산화막 두께로 좋다.

도 8의 스위치 셀(swcell1)을 다수 설치하는 것으로, 액티브시에 기판 바이어스(vbp 및 vbn)와 가상전원(vdd_v 및 vss_v)을 각각 저임피던스로 전원(vdd, vss)에 접속할 수 있다.

도 10 및 도 11은 스위치셀(swcell1)의 배치방법의 실시예이다. 가상전원(vdd_v 및 vss_v)은 ncell1∼ncelln에 있어서 전원선이 되기 때문에, 고속동작를 위해서는 그 임피던스는 될 수 있는 한 작게 할 필요가 있다. 스위치 셀(swcell1)을 다수배치하면 그만큼 저임피던스가 되지만, 수에는 한계가 있고, 게다가 다수의 swcell1의 배치는 면적증가를 초래한다.

도 10은 효율적인 스위치 셀(swcell1)의 배치방법을 나타낸 것이다. 도 10에서는 처리되는 신호의 흐름이 도면에 나타낸 X방향인 것으로 한다. 도 10에서 ncell2와 ncell5 또는 ncell1과 ncell4는 동시에 동작하지만, ncell2와 ncell1 및 ncell5와 ncell4는 동시에는 동작하지 않는다. 따라서, 하나의 가상전원(vdd_v 및 vss_v)에 접속된 회로의 중에서 동시에 동작하는 회로수는 적어진다.

도 11은 다른 예를 나타낸다. 도 11에서는 처리되는 신호의 흐름이 도면에 나타내는 Y 방향인 것으로 한다. 도 11에서 ncell2와 ncell3 또는 ncell4와 ncell5는 동시에 동작할 가능성이 높다. 따라서, 하나의 가상전원(vdd_v 및 vss_v)에 접속된 CM0S회로가 동시에 다수 동작한다.

하나의 가상전원에 접속된 회로가 동시에 다수 동작하지 않도록 신호의 흐름 방향과 가상전원의 방향을 평행하게 되도록 설계하는 것으로, 가상전원에 흐르는 전류피크를 억제할 수 있다. 전류피크가 낮게 되면 같은 전원 임피던스의 경우에는 발생하는 전원 범프량을 줄이게 하는 것으로 되기 때문에, 실효적으로는 가상전원을 저임피던스로 한 것과 등가로 된다. 이 관점에서는 도 11은 도 10보다도 비효율적인 swcell1의 배치방법이라고 할 수 있다.

도 10의 전원네트와 신호의 흐름 설계는, 예를 들면 데이터패스의 설계로 용이하게 실현된다. 데이터패스의 신호의 흐름은 규칙적이기 때문에, 용이하게 가상전원을 평행하게 되도록 설계할 수 있다.

도 12는 전원 배선(vdd, vss), 기판 바이어스 제어선(vbp, vbn, cbp, cbn) 및 전원절환선(電源切換線)(pwsw)의 레이아웃예이다. 도면의 횡방향에는 M1(제1층메탈배선)으로 배선된 vdd, vss, vbp, vbn이 평행하게 배선되어 있다. 종방향에는 M2(제2층 메탈배선)로 배선된 vdd, vss, vbp, vbn, cbp, cbn, pwsw가 swcell상에 배선되어 있고, Ml과 M2의 교점에서, 각각 vdd, vss, vbp, vbn이 메시(mesh) 모양으로 접속되어 있다. 데이터패스의 신호의 흐름을 도면의 신호흐름의 화살표방향으로 하는 것으로, 하나의 가상전원에 접속된 회로의 동시 동작수를 억제할 수 있다. 도면 중의 부호는 도 11 이전에 나타낸 것과 같은 것을 나타낸다.

본 발명의 방법의 주된 효과는 이하와 같다.

(1) 기판 바이어스 효과와 DIBL 현상에 의한 문턱치 전압의 변화에 의해, 스탠바이상태에서의 서브드레시홀드 리크전류에 의한 소비전력증가를 억제할 수 있다.

(2) M0S 트랜지스터의 드레인·웰 또는 웰·웰 사이의 전압을 크게 하는 일없이, 실효적으로 깊은 기판 바이어스를 M0S 트랜지스터에 인가할 수가 있다.

본 발명은 바람직한 실시예와 관련하여 기술되었지만, 기술분야에 있어서 당업자는 이 발명으로부터 상기 실시예에 다양한 변형을 할 수 있을 것이고, 이는 여전히 첨부된 클레임에 정의된 것으로서 본 발명의 범위와 정신에 속하는 것이다.

Claims

PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 회로와,

상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터에 전원전압을 공급하는 전원전압 제어회로와,

상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터에 기판 바이어스 전압을 공급하는 기판 바이어스 제어회로를 구비하고,

상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 게이트산화막 두께는 각각 5nm이하이며,

제1의 상태에서, 상기 기판 바이어스 제어회로는 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터에 각각 기판 바이어스 전압을 공급하고, 상기 전원전압 제어회로는 제1의 전원전압과 상기 제1의 전원전압의 전압치보다도 저전위인 제2의 전원전압을 공급하고,

제2의 상태에서, 상기 기판 바이어스 제어회로는 상기 PMOS 트랜지스터에 공급하는 기판 바이어스 전압을 상기 제1의 상태에서 상기 PMOS 트랜지스터에 공급되는 기판 바이어스치보다도 고전위로, 상기 NMOS 트랜지스터에 공급하는 기판 바이어스 전압을 상기 제1의 상태에서 상기 NMOS 트랜지스터에 공급되는 기판 바이어스치보다도 저전위로 제어하고, 상기 전원전압 제어회로는 상기 제1의 전원전압의 전압치를 상기 제1의 상태에서 공급되는 전압치보다 저전위로 제어하는 것을 특징으로 하는 반도체장치.
제 1 항에 있어서,

상기 제2의 상태에서, 상기 전원전압 제어회로는 상기 제1의 상태에서의 상기 제2의 전원전압의 전압치를 유지하는 것을 특징으로 하는 반도체장치.
PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 회로와,

상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터에 전원전압을 공급하는 전원전압 제어회로와,

상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터에 기판 바이어스 전압을 공급하는 기판 바이어스 제어회로를 구비하고,

제1의 상태에서, 상기 기판 바이어스 제어회로는 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터에 각각 기판 바이어스 전압을 공급하며, 상기 전원전압 제어회로는 제1의 전원전압과 상기 제1의 전원전압의 전압치보다도 저전위인 제2의 전원전압을 공급하고,

제2의 상태에서, 상기 기판 바이어스 제어회로는 상기 PMOS 트랜지스터에 공급하는 기판 바이어스 전압을 상기 제1의 상태에서 상기 PMOS 트랜지스터에 공급되는 기판 바이어스치보다도 고전위로, 상기 NMOS 트랜지스터에 공급하는 기판 바이어스 전압을 상기 제1의 상태에서 상기 NMOS 트랜지스터에 공급되는 기판 바이어스치보다도 저전위로 제어하여 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 서브드레시홀드 리크전류를 저감함과 동시에, 상기 전원전압 제어회로는 상기 제1의 전원전압의 전압치를 상기 제1의 상태에서 공급되는 전압치보다 저전위로 제어하는 것에 의해 DIBL 효과에 의해 상기 서브드레시홀드 리크전류를 더욱 저감시키는 것을 특징으로 하는 반도체장치.
제 3 항에 있어서,

상기 제2의 상태에서, 상기 전원전압 제어회로는 상기 제1의 전원전압의 전압치를 상기 제1의 상태에서 공급되는 전압치보다 저전위로 제어하는 것에 의해 접합 리크전류를 저감시키는 것을 특징으로 하는 반도체장치.
PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 회로와,

상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터에 전원전압을 공급하는 전원전압 제어회로와,

상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터에 기판 바이어스 전압을 공급하는 기판 바이어스 제어회로를 구비하고,

제1의 상태에서, 상기 기판 바이어스 제어회로는 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터에 각각 기판 바이어스 전압을 공급하며, 상기 전원전압 제어회로는 제1의 전원전압과 상기 제1의 전원전압의 전압치보다도 저전위인 제2의 전원전압을 공급하고,

제2의 상태에서, 상기 기판 바이어스 제어회로는 상기 PMOS 트랜지스터에 공급하는 기판 바이어스 전압을 상기 제1의 상태에서 상기 PMOS 트랜지스터에 공급되는 기판 바이어스치보다도 고전위로, 상기 NMOS 트랜지스터에 공급하는 기판 바이어스 전압을 상기 제1의 상태에서 상기 NMOS 트랜지스터에 공급되는 기판 바이어스치보다도 저전위로 제어하며,

제3의 상태에서, 상기 기판 바이어스 제어회로는 상기 제2의 상태에서 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터에 공급되는 기판 바이어스치를 유지하고, 상기 전원전압 제어회로는 상기 제1의 전원전압의 전압치를 상기 제1의 상태에서 공급되는 전압치보다 저전위로 제어하는 것을 특징으로 하는 반도체장치.
제 5 항에 있어서,

상기 전원전압 제어회로는, 제1의 전지로부터 공급되는 전압을 레벨변환하는 레벨변환회로를 포함하는 제1의 패스와, 상기 제1의 패스와 병렬접속되어 상기 제1의 전지로부터 공급되는 전압을 소정의 전위까지 전압효과시키는 다이오드를 포함하는 제2의 패스를 가지고,

상기 레벨변환회로의 동작/ 비동작에 의해, 그 공급하는 상기 제1의 전원전압의 전압치를 제어하는 것을 특징으로 하는 반도체장치.
제 5 항에 있어서,

상기 전원전압 제어회로는 제1의 전지로부터 공급되는 전압과 제2의 전지로부터 공급되는 전압을 절환하는 셀렉터를 가지고,

상기 셀렉터의 절환(切換)에 의해, 그 공급하는 상기 제1의 전원전압의 전압치를 제어하는 것을 특징으로 하는 반도체장치.
PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 회로와,

상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터에 전원전압을 공급하는 전원전압 제어회로와,

상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터에 기판 바이어스 전압을 공급하는 기판 바이어스 제어회로를 구비하고,

제1의 상태에서, 상기 기판 바이어스 제어회로는 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터에 각각 기판 바이어스 전압을 공급하며, 상기 전원전압 제어회로는 제1의 전원전압과 상기 제1의 전원전압의 전압치보다도 저전위인 제2의 전원전압을 공급하고,

제2의 상태에서, 상기 기판 바이어스 제어회로는 상기 PMOS 트랜지스터에 공급하는 기판 바이어스 전압을 상기 제1의 상태에서 상기 PMOS 트랜지스터에 공급되는 기판 바이어스치보다도 고전위로, 상기 NMOS 트랜지스터에 공급하는 기판 바이어스 전압을 상기 제1의 상태에서 상기 NMOS 트랜지스터에 공급되는 기판 바이어스치보다도 저전위로 제어하며,

제3의 상태에서, 상기 기판 바이어스 제어회로는 상기 NMOS 트랜지스터에 공급하는 기판 바이어스 전압을 상기 제2의 상태에서 상기 NMOS 트랜지스터에 공급되는 기판 바이어스치보다도 저전위로 제어하고, 상기 전원전압 제어회로는 상기 제1의 전원전압의 전압치를 상기 제1의 상태에서 공급되는 전압치보다 저전위로 제어하는 것을 특징으로 하는 반도체장치.
제 8 항에 있어서,

상기 제2의 상태로부터 제3의 상태로 천이(遷移)할 때에, 상기 NMOS 트랜지스터에 공급되는 기판 바이어스치의 변화량은 상기 제1의 전원전압의 전압치의 변화량 이하인 것을 특징으로 하는 반도체장치.
제 7 항 또는 제 8 항에 있어서,

상기 전원전압 제어회로는, 제1의 전지로부터 공급되는 전압을 레벨변환하는 레벨변환회로를 포함하는 제1의 패스와, 상기 제1의 패스와 병렬접속되어 상기 제1의 전지로부터 공급되는 전압을 소정의 전위까지 전압효과시키는 다이오드를 포함하는 제2의 패스를 가지고,

상기 레벨변환회로의 동작/비동작에 의해, 그 공급하는 상기 제1의 전원전압의 전압치를 제어하는 것을 특징으로 하는 반도체장치.
제 7 항 또는 제 8 항에 있어서,

상기 전원전압 제어회로는, 제1의 전지로부터 공급되는 전압과 제2의 전지로부터 공급되는 전압을 절환하는 셀렉터를 가지고,

상기 셀렉터의 절환(切換)에 의해, 그 공급하는 상기 제1의 전원전압의 전압치를 제어하는 것을 특징으로 하는 반도체장치.
제1의 전원전압과 상기 제1의 전원전압의 전압치보다도 저전위인 제2의 전원전압이 공급되는 제1의 회로와,

상기 제1의 전원전압의 전압치보다도 고전위인 제3의 전원전압과 상기 제3의 전원전압보다도 저전위인 제4의 전원전압이 공급되는 제2의 회로와,

상기 제1의 회로에 포함되는 PMOS 트랜지스터 및 NMOS 트랜지스터에 공급하는 기판 바이어스 전압을 제어하는 기판 바이어스 제어회로를 구비하고,

제1의 상태에서, 상기 기판 바이어스 제어회로는 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터에 각각 기판 바이어스 전압을 공급하며,

제2의 상태에서, 상기 기판 바이어스 제어회로는 상기 PMOS 트랜지스터에 공급하는 기판 바이어스 전압을 상기 제1의 상태에서 상기 PMOS 트랜지스터에 공급되는 기판 바이어스치보다도 고전위로, 상기 NMOS 트랜지스터에 공급하는 기판 바이어스 전압을 상기 제1의 상태에서 상기 NMOS 트랜지스터에 공급되는 기판 바이어스치보다도 저전위로 제어하고,

상기 제2의 상태에서, 상기 제l의 회로에 공급되는 상기 제1의 전원전압은 상기 제1의 상태에서의 전압치보다도 저전압으로 제어되며, 상기 제2의 회로에 공급되는 상기 제3의 전원전압은 상기 제1의 상태에서의 전압치로 유지되는 것을 특징으로 하는 반도체장치.
제 12항에 있어서,

상기 제2의 회로에는 입출력회로가 포함되는 것을 특징으로 하는 반도체장치.
제 12 항 또는 제 13 항에 있어서,

상기 제1의 회로, 상기 제2의 회로 및 상기 기판 바이어스 제어회로에 전원전압을 공급하는 전원전압 제어회로를 가지는 것을 특징으로 하는 반도체장치.
제 12 항 내지 제 14 항 중 어느 한 항에 있어서,

상기 전원전압 제어회로는, 상기 제3의 전원전압의 전압치를 상기 제2의 회로 및 상기 기판 바이어스 제어회로에 공급하고,

상기 기판 바이어스 제어회로는, 상기 제2의 상태에서 상기 제3의 전원전압의 전압치를 기판 바이어스치로 하는 기판 바이어스 전압을 상기 PMOS 트랜지스터에 공급하는 것을 특징으로 하는 반도체장치.
제 12 항 내지 제 15 항 중 어느 한 항에 있어서,

상기 전원전압 제어회로는, PM0S 트랜지스터와 연산증폭기(operational amplifier)와 기준전압 발생회로를 포함하는 전원전압 발생수단이 더 구비되어 있고,

상기 제2의 상태에서, 상기 전원전압 발생수단으로부터 상기 제1의 회로에 상기 제1의 전원전압이 공급되는 것을 특징으로 하는 반도체장치.
제1의 전원전압과 상기 제1의 전원전압의 전압치보다도 저전위인 제2의 전원전압이 공급되는 제1의 회로 및 제2의 회로와,

상기 회로에 포함되는 PMOS 트랜지스터 및 NMOS 트랜지스터에 공급하는 기판 바이어스 전압을 제어하는 기판 바이어스 제어회로를 구비하고,

제1의 상태에서, 상기 기판 바이어스 제어회로는 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터에 각각 기판 바이어스 전압을 공급하며,

제2의 상태에서, 상기 기판 바이어스 제어회로는 상기 PMOS 트랜지스터에 공급하는 기판 바이어스 전압을 상기 제1의 상태에서 상기 PMOS 트랜지스터에 공급되는 기판 바이어스치보다도 고전위로, 상기 NMOS 트랜지스터에 공급하는 기판 바이어스 전압을 상기 제1의 상태에서 상기 NMOS 트랜지스터에 공급되는 기판 바이어스치보다도 저전위로 제어하고,

상기 제2의 상태에서, 상기 제1의 회로에 공급되는 상기 제1의 전원전압은 상기 제1의 상태에서의 전압치보다도 저전압으로 제어되며, 상기 제2의 회로에 공급되는 상기 제1의 전원전압은 상기 제2의 상태에서 상기 제1의 회로에 공급되고 있는 전압치보다도 더 저전압으로 제어되는 것을 특징으로 하는 반도체장치.
제 17 항에 있어서,

상기 제2의 상태에서, 상기 제1의 회로는 그 회로내에 유지되어 있는 정보가 소거되지 않고서 유지되며, 상기 제2의 회로는 그 회로내에 유지되어 있는 정보가 소거되는 것을 특징으로 하는 반도체장치.
PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 표준셀과,

제1의 전원전압이 공급되는 제1 전원선과,

상기 제1의 전원전압의 전압치보다도 저전위인 제2의 전원전압이 공급되는 제2 전원선과,

상기 표준셀에 제3의 전원전압을 공급하는 제1 가상전원선과,

상기 표준셀에 제4의 전원전압을 공급하는 제2 가상전원선과,

상기 표준셀에의 상기 제1 가상전원선에 의한 상기 제3의 전원전압의 공급과 상기 제2 가상전원선에 의한 상기 제4의 전원전압의 공급을 제어하는 스위치셀을 가지고,

제1의 상태에서는, 상기 스위치 셀은 상기 제1 전원선과 상기 제1 가상전원선을 접속하고 상기 제2 전원선과 상기 제2 가상전원선을 접속하는 것에 의해, 상기 표준셀에 상기 제1의 전원전압과 상기 제2의 전원전압을 공급하며,

제2의 상태에서는, 상기 스위치셀은 상기 제1의 상태에서의 상기 제1 전원선과 상기 제1 가상전원선의 접속 및 상기 제2 전원선과 상기 가상전원선의 접속을 따로 떼어내는 것을 특징으로 하는 반도체장치.
제 19 항에 있어서,

상기 PMOS 트랜지스터로의 기판 바이어스 전압을 공급하는 제1의 기판 바이어스공급선과,

상기 NMOS 트랜지스터로의 기판 바이어스 전압을 공급하는 제2의 기판 바이어스공급선을 가지고,

상기 스위치셀은 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터로의 기판 바이어스 전압의 공급을 제어하며,

상기 제1의 상태에서는, 상기 스위치셀은 상기 제1의 기판 바이어스 공급선과 상기 제1 전원선을 접속하고, 상기 제2의 기판 바이어스 공급선과 상기 제2 전원선을 접속하며,

상기 제2의 상태에서는, 상기 스위치셀은 상기 제1의 기판 바이어스 공급선과 상기 제1 전원선의 접속 및 상기 제2의 기판 바이어스 공급선과 상기 제2 전원선의 접속을 따로 떼어내는 것을 특징으로 하는 반도체장치.
적어도 하나의 MOS 트랜지스터를 포함하는 제1의 피제어회로와,

상기 MOS 트랜지스터의 기판 바이어스 전위를 발생하는 기판 바이어스 제어수단을 구비하고,

상기 기판 바이어스 제어수단을 제1의 상태에 설치하는 것에 의해, 상기 MOS 트랜지스터의 드레인·소스사이에 비교적 큰 제1의 전류가 흐르는 것을 허용하며,

상기 기판 바이어스 제어수단을 제2의 상태에 설치하는 것에 의해, 상기 MOS 트랜지스터의 드레인·소스사이에 상기 비교적 큰 제1의 전류를 보다 작은 제2의 전류로 제어하는 반도체 집적회로장치에 있어서,

상기 제2의 상태인 때에 상기 제1의 피제어회로에 주는 기판 바이어스의 값이 상기 제1의 상태인 때보다도, PMOS 트랜지스터의 기판 바이어스에 대해서는 높은 전압치이고, NMOS 트랜지스터의 기판 바이어스에 대해서는 낮은 전압치이며,

상기 제2의 상태인 때에 상기 제1의 피제어회로에 주는 전원전압이 상기 제1의 상태인 때보다도 작은 값인 것을 특징으로 하는 반도체 집적회로.
제 21 항에 있어서,

제2의 피제어회로와,

상기 제2의 피제어회로의 전원전압을 제어하는 제2의 전원전압 제어수단을 구비하고,

상기 제1의 상태인 때에는, 상기 제2의 전원전압 제어수단은 상기 제2의 피제어회로 중의 MOS 트랜지스터의 드레인·소스사이에 비교적 큰 제3의 전류가 흐르는 것을 허용하며,

상기 제2의 상태인 때에는, 상기 제2의 전원전압 제어수단은 상기 제2의 피제어회로 중의 MOS 트랜지스터의 드레인·소스사이에 상기 비교적 큰 제3의 전류를보다 작은 제4의 전류로 제어하고,

상기 제2의 상태인 때에 상기 제2의 피제어회로에 주는 전원전압이 상기 제1의 상태인 때보다도 작은 값인 것을 특징으로 하는 반도체 집적회로.
제 21 항에 있어서,

상기 피제어회로에는 데이터 패스회로가 구비되어 있고,

상기 제2의 전원전압 제어수단에 의해서 제어된 전원선의 상기 데이터 패스회로 중에서의 최하층 금속배선층에 의한 전원네트와,

상기 데이터 패스회로의 데이터 플로(data flow)방향이 평행하여 있는 것을 특징으로 하는 반도체 집적회로장치.
제 23 항에 있어서,

상기 전원네트에는 디커플링 콘덴서가 전원과 접지사이에 더 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
제 21 항 내지 제 24 항 중 어느 한 항에 있어서,

상기 제l의 피제어회로를 구성하는 M0S 트랜지스터의 문턱치 전압이 0.5V 이하인 것을 특징으로 하는 반도체 집적회로장치.
제 21 항 내지 제 25 항 중 어느 한 항에 있어서,

상기 제2의 상태인 때의 제1의 피제어회로의 전원전압은, 1.0V 이하이고 0.5V 이상인 것을 특징으로 하는 반도체 집적회로장치.
제 22 항 내지 제 26 항 중 어느 한 항에 있어서,

상기 제2의 피제어회로를 구성하는 M0S 트랜지스터의 문턱치 전압이 0.5V 이하인 것을 특징으로 하는 반도체 집적회로장치.
제 22 항 내지 제 27 항 중 어느 한 항에 있어서,

상기 제2의 전원전압 제어수단에 의해서 제어된 제2의 피제어회로의 전원선은, 제2의 상태인 때에 0.5V 이하인 것을 특징으로 하는 반도체 집적회로장치.
제 22 항 내지 제 28 항 중 어느 한 항에 있어서,

상기 제2의 전원전압 제어수단에 의해서 제어된 상기 제2의 피제어회로의 전원선은, 제1의 상태인 때에 비교하여 제2의 상태인 때는 그 임피던스가 5배 이상 높은 것을 특징으로 하는 반도체 집적회로장치.
CMOS 트랜지스터 회로를 포함하는 반도체 집적회로장치에 있어서,

상기 CMOS 트랜지스터 회로의 소스·드레인경로에 접속된 제1 및 제2의 가상전원 배선과,

상기 CMOS 트랜지스터 회로를 구성하는 PMOS 트랜지스터의 기판 바이어스 전위를 제어하는 제1의 기판 바이어스 배선과,

상기 CMOS 트랜지스터 회로를 구성하는 NMOS 트랜지스터의 기판 바이어스 전위를 제어하는 제2의 기판 바이어스 배선과,

제어회로와,

상기 제1의 가상전원배선과 제l의 스위치를 통해 접속되고, 상기 제1의 기판 바이어스 배선과 제2의 스위치를 통해 접속된 제1의 전원배선과,

상기 제2의 가상전원배선과 제3의 스위치를 통해 접속되고, 상기 제3의 기판 바이어스 배선과 제4의 스위치를 통해 접속된 제2의 전원배선을 가지며,

상기 제어회로는, 소정의 기간 상기 제1 및 제2의 가상전원배선 사이의 전위차가 작게 되도록 제어함과 동시에 상기 제1 및 제2의 기판 바이어스 배선의 전위차가 커지도록 제어하는 것을 특징으로 하는 반도체 집적회로장치.
제 30 항에 있어서,

상기 제1 내지 제4의 스위치를 포함하는 스위치셀과 상기 CM0S 트랜지스터 회로를 포함하는 복수의 셀이, 제1 및 제2의 상기 가상전원배선 및 제1 및 제2의 기판 바이어스 배선을 따라 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
제 30 항 또는 제 31항에 있어서,

상기 제1 및 제2의 가상전원배선 및 제1 및 제2의 기판 바이어스 배선이 평행하게 배치되어 있고, 상기 제1 및 제2의 전원배선이 이들에 대해서 수직으로 배치되어 있으며, 상기 스위치셀은 상기 복수의 셀보다도 상기 제1 및 제2의 전원배선에 가까운 위치에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
CM0S 트랜지스터 회로를 포함하는 제1 및 제2의 회로블록을 가지고,

각 회로블록은

상기 CM0S 트랜지스터 회로의 소스·드레인경로에 접속된 제1 및 제2의 배선과,

상기 CM0S 트랜지스터 회로를 구성하는 PM0S 트랜지스터의 기판 바이어스 전위를 제어하는 제1의 기판 바이어스 배선과,

상기 CM0S 트랜지스터 회로를 구성하는 NM0S 트랜지스터의 기판 바이어스 전위를 제어하는 제2의 기판 바이어스 배선을 가지며,

상기 제1의 회로블록에 있어서는, 소정의 기간 상기 제1 및 제2의 배선중의 적어도 한쪽에 공급되는 전압이 변화함과 동시에, 상기 제1 및 제2의 기판 바이어스 배선의 전위차가 커지도록 제어되고,

상기 제2의 회로블록에 있어서는, 소정의 기간 상기 제1 및 제2의 배선중의 적어도 한쪽에 공급되는 전압이 차단되는 것을 특징으로 하는 반도체 집적회로장치.
적어도 하나의 M0S 트랜지스터를 포함하는 제1의 피제어회로와,

상기 M0S 트랜지스터의 기판 바이어스 전위를 발생하는 기판 바이어스 제어수단을 구비하고,

상기 기판 바이어스 제어수단을 제l의 상태에 설치하는 것에 의해, 상기 M0S 트랜지스터의 드레인·소스사이에 비교적 큰 제1의 전류가 흐르는 것을 허용하며, 상기 기판 바이어스 제어수단을 제2의 상태에 설치하는 것에 의해, 상기 M0S 트랜지스터의 드레인·소스사이에 상기 비교적 큰 전류 제1의 전류를 보다 작은 제2의 전류로 제어하는 반도체 집적회로장치의 검사방법에 있어서,

상기 제2의 상태인 때에 상기 제1의 피제어회로에 주는 기판 바이어스의 값이 상기 제1의 상태인 때보다도, PM0S 트랜지스터의 기판 바이어스에 대해서는 같거나 높은 전압치이고,

NM0S 트랜지스터의 기판 바이어스에 대해서는 같거가 낮은 전압치이며,

상기 제2의 상태인 때에 상기 제1의 피제어회로에 주는 전원전압이 상기 제l의 상태인 때보다도 작은 값이고,

상기 제2의 상태인 때의 상기 M0S 트랜지스터의 드레인·소스사이에 흐르는 전류치에 근거하여 상기 반도체 집적회로장치를 선별하는 것을 특징으로 하는 상기 반도체 집적회로장치의 검사방법.
제 34 항에 있어서,

상기 반도체 집적회로장치가, PM0S 트랜지스터의 기판 바이어스를 인가할 수 있는 제1의 패드와 NM0S 트랜지스터의 기판 바이어스를 인가할 수 있는 제2의 패드를 구비하고 있는 것을 특징으로 하는 반도체 집적회로장치의 검사방법.
제 35 항에 있어서,

선별시에는 제1과 제2의 패드로부터 기판 바이어스 전위를 공급하는 것을 특징으로 하는 반도체 집적회로장치의 검사방법.
제 34 항 내지 제 36 항 중 어느 한 항에 있어서,

상기 반도체 집적회로장치는 적어도 하나의 M0S 트랜지스터로 이루어지는 제3의 피제어회로와,

상기 제1의 피제어회로의 전원을 공급하는 적어도 하나의 제3의 패드와,

상기 제3의 피제어회로의 전원을 공급하는 적어도 하나의 제4의 패드와,

적어도 하나의 스위치 장치를 더 구비하고 있고,

상기 스위치 장치는 제3의 패드와 제4의 패드의 사이에 접속되어 있으며,

상기 선별시에는, 상기 스위치 장치는 상기 제3과 제4의 패드사이를 전기적으로 차단하는 기간이 있고,

비선별시에는, 상기 스위치 장치는 상기 제3과 제4의 패드사이를 전기적으로 접속하는 기간이 있는 것을 특징으로 하는 반도체 집적회로장치의 검사방법.
제 34 항 내지 제 37 항 중 어느 한 항에 있어서,

상기 제2의 상태인 때의 상기 제l의 피제어회로의 전원전압은, 1.0V 이하인 것을 특징으로 하는 반도체 집적회로장치의 검사방법.
제 34 항 내지 제 38 항 중 어느 한 항에 있어서,

상기 제1의 피제어회로 또는 상기 제3의 피제어회로를 구성하는 M0S 트랜지스터 문턱치 전압이 0.5V 이하인 것을 특징으로 하는 반도체 집적회로장치의 검사방법.
제 34 항 내지 제 39 항 중 어느 한 항에 있어서,

상기 제1의 피제어회로를 구성하는 M0S 트랜지스터의 수가 100만개 이상인 것을 특징으로 하는 반도체 집적회로장치의 검사방법.
제 37 항에 있어서,

상기 제3의 피제어회로는, 적어도 하나의 정전류원 회로(定電流源回路)를 구비하고 있는 것을 특징으로 하는 반도체 집적회로장치의 검사방법.
복수의 M0S 트랜지스터로 이루어지는 반도체 집적회로장치에 있어서,

상기 반도체 집적회로는 제1의 상태와, 제2의 상태와, 제3의 상태를 구비하고,

상기 제2의 상태인 때에 상기 M0S 트랜지스터에 주는 기판 바이어스의 값이 상기 제1의 상태인 때보다도, PM0S 트랜지스터의 기판 바이어스에 대해서는 같거나 높은 전압치이며,

NM0S 트랜지스터의 기판 바이어스에 대해서는 같거나 낮은 전압치이고,

상기 제2의 상태인 때에 상기 M0S 트랜지스터에 주는 전원전압이, 상기 제1의 상태인 때보다도 작은 값이며,

상기 제3의 상태인 때에 상기 M0S트랜지스터에 주는 전원전압이, 상기 제l의 상태인 때보다도 큰 값인 것을 특징으로 하는 상기 반도체 집적회로장치.
제 42 항에 있어서,

상기 제3의 상태인 때에 상기 M0S 트랜지스터에 주는 기판 바이어스의 값이 상기 제1의 상태인 때보다도, PM0S 트랜지스터의 기판 바이어스에 대해서는 같거나 높은 전압치이고,

NM0S 트랜지스터의 기판 바이어스에 대해서는 같거나 낮은 전압치인 것을 특징으로 하는 반도체 집적회로장치.
제 42 항 또는 제 43 항에 있어서,

상기 제2의 상태인 때의 상기 M0S 트랜지스터의 전원에 흐르는 전류치에 기초해서 선별되어 있는 것을 특징으로 하는 반도체 집적회로장치.
제 42 항 내지 제 44 항 중 어느 한 항에 있어서,

상기 제3의 상태로 일정 시간 천이시킨 후, 상기 제2의 상태인 때의 상기 M0S 트랜지스터의 전원에 흐르는 전류치에 기초해서 선별한 것을 특징으로 하는 반도체 집적회로장치.
제 42항 내지 제 45항 중 어느 한 항에 있어서,

상기 제3의 상태로 천이시키기 전의, 상기 제2의 상태인 때의 상기 M0S 트랜지스터의 전원에 흐르는 제1의 전류치와,

상기 제3의 상태로 일정 시간 천이시킨 후의, 상기 제2의 상태인 때의 상기 M0S 트랜지스터의 전원에 흐르는 제2의 전류치에 기초해서 선별한 것을 특징으로 하는 반도체 집적회로장치.
복수의 M0S 트랜지스터로 구성되어 있는 반도체 집적회로장치에 있어서, 상기 반도체 집적회로는 제1의 상태와 제2의 상태를 구비하고 있고,

상기 제1의 상태인 때보다도 상기 제2의 상태인 때의 쪽이,

상기 M0S 트랜지스터의 전원에 흐르는 서브드레시홀드 리크전류와,

상기 M0S 트랜지스터의 전원에 흐르는 GlDL 전류를 포함하는 pn접합전류에 기인한 리크전류의 양쪽이 적은 것을 특징으로 하는 반도체 집적회로장치.
제 47 항에 있어서,

상기 제2인 때의 상기 M0S 트랜지스터의 전원에 흐르는 전류가 100μA 이하 인 것을 특징으로 하는 반도체 집적회로장치.
제 47 항 또는 제 48 항에 있어서,

상기 제2의 상태인 때의, 상기 M0S 트랜지스터의 전원에 흐르는 전류치에 기초해서 선별한 것을 특징으로 하는 반도체 집적회로장치.
제 47 항 내지 제 49 항 중 어느 한 항에 있어서,

선별을 행하는 상기 전류치가, 상기 제2의 상태인 때의 상기 M0S 트랜지스터에 흐르는 서브드레시홀드 리크전류나, GlDL 전류를 포함하는 pn접합 전류에 기인한 리크전류보다도 큰 값인 것을 특징으로 하는 반도체 집적회로장치의 검사방법.
적어도 하나의 M0S 트랜지스터를 포함하는 제1의 피제어회로와,

상기 M0S 트랜지스터의 기판 바이어스 전위를 적어도 제1의 상태와 제2의 상태로 설정가능한 기판 바이어스 제어수단을 구비하고,

상기 제2의 상태인 때에 상기 제1의 피제어회로에 주는 기판 바이어스의 값이 상기 제1의 상태인 때보다도, PM0S 트랜지스터의 기판 바이어스에 대해서는 같거나 높은 전압치이며,

NM0S 트랜지스터의 기판 바이어스에 대해서는 같거나 낮은 전압치이고,

상기 제2의 상태인 때에 상기 제1의 피제어회로에 주는 전원전압이 상기 제1의 상태인 때보다도 작은 값이며,

상기 제2의 상태인 때의 상기 M0S 트랜지스터의 드레인·소스사이에 흐르는 전류치를 측정하는 것에 의해 선별이 가능한 것을 특징으로 하는 반도체 집적회로장치.
제 51 항에 있어서,

상기 반도체 집적회로장치가, PM0S 트랜지스터의 기판 바이어스를 인가할 수 있는 제1의 패드와, NM0S 트랜지스터의 기판 바이어스를 인가할 수 있는 제2의 패드를 구비하고있는 것을 특징으로 하는 반도체 집적회로장치.
제 51 항 또는 제 52 항에 있어서,

상기 반도체 집적회로장치는 적어도 하나의 M0S 트랜지스터로 이루어지는 제3의 피제어회로와,

상기 제l의 피제어회로의 전원을 공급하는 적어도 하나의 제3의 패드와,

상기 제3의 피제어회로의 전원을 공급하는 적어도 하나의 제4의 패드와,

적어도 하나의 스위치 장치를 더 구비하고 있고,

상기 스위치 장치는 제3의 패드와 제4의 패드의 사이에 접속되어 있으며,

상기 선별시에는, 상기 스위치 장치는 상기 제3과 제4의 패드사이를 전기적으로 차단하는 기간이 있고,

비선별시에는, 상기 스위치 장치는 상기 제3과 제4의 패드간을 전기적으로 접속하는 기간이 있는 것을 특징으로 하는 반도체 집적회로장치의 검사방법.